JP6152420B2 - パッケージ・オン・パッケージアーキテクチャ用の埋込構造 - Google Patents

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Description

本開示は、パッケージ・オン・パッケージアーキテクチャ用の埋込構造に関する。
電子デバイスがますます小さくされるとき、パッケージングアーキテクチャにおける進歩は、１つ以上のダイ構造のパッケージ基板へのマウント、又はパッケージ・オン・パッケージ（ＰＯＰ）アセンブリ（組立体）における１つのパッケージ基板の別のパッケージ基板へのマウントを含む。このようなアセンブリは、多様なパッケージ基板構造を用いて形成され得る。１つの種類のパッケージ基板構造は、はんだバンプを使用せずにダイをパッケージ基板に取り付けるパッケージング技術であるバンプレスビルドアップレイヤ（ＢＢＵＬ）構造である。ダイが表面上に位置付けられ、そして、ダイの周りに誘電体の層及び導電材料（例えば、金属）の層がビルドアップされる。
基板を含んだ電子アセンブリ及びその製造法が開示される。
一態様によれば、アセンブリは、多層基板内の誘電体層に埋め込まれたダイと、多層基板内の前記誘電体層に埋め込まれた誘電体領域とを含む。多層基板はダイ面及びランド面を含み、前記誘電体領域及び前記誘電体層はダイ面まで延在している。ダイ面のパッドまで延在する複数のビアが、前記誘電体領域内に位置付けられる。
必ずしも縮尺通りに描かれたものではない添付の図面を参照して、例として実施形態を説明する。
特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込ダイ及びＰＯＰビアを含むアセンブリを形成するためのプロセス処理を例示する図である。 特定の実施形態に従った、埋込誘電体領域内に埋込ダイ及びＰＯＰビアを含むアセンブリを例示する断面図である。 特定の実施形態に従った、埋込誘電体領域内に埋込ダイ及びＰＯＰビアを含むアセンブリを例示する断面図である。 特定の実施形態に従った、アセンブリを形成するためのプロセス処理を例示するフローチャートである。 実施形態が適用され得る電子システム構成を例示する図である。
以下、図面を参照する。図面において、同様の構造には同様の参照符号を付すことがある。様々な実施形態の構造を最も明瞭に示すため、ここに含められる図面は、電子デバイスを図形的に表現したものを含んでいる。故に、製造される構造の実際の外観は、図示される実施形態の主張構造を依然として組み入れながらも、異なって見えることがある。また、図面は、図示される実施形態を理解するために必要な構造のみを示していることがある。技術的に知られた付加的な構造は、図面の明瞭さを維持するために含められていない。
特定の実施形態は、埋込ダイ構造の形成に関する。そのような埋込ダイ構造は、一般的に、高アスペクト比のパッケージ・オン・パッケージ（ＰＯＰ）ビアを必要としてきた。特定の実施形態は、パッケージ基板の表面への相互接続を形成するために、スタックト（積み重ねられた）ＰＯＰビアを形成する。
スタックトＰＯＰビアは、例えば約１．５対１より大きいといった、大きいアスペクト比のＰＯＰビアの存在を必要とする厚さを埋込ダイが有するときに利用され得る。例えば、約１２０ミクロン（μｍ）の厚さを有する埋込ダイの場合、特定の実施形態におけるＰＯＰビア深さは、約１６０−２００μｍ深さになるはずである。しかしながら、ＰＯＰビア深さが約８０−９０μｍを超えるとき、剥離や亀裂が観察されている。さらに、そのような高アスペクト比のＰＯＰビアに関して、完全にめっきされた（充填された）ＰＯＰビアを形成することは困難であることが分かっている。スタックトＰＯＰビア構造においては、より小さいアスペクト比を各々が有した、より短い幾つかのＰＯＰビアが、互いに積み重ねられることで、より高い信頼性で形成されることが可能な、より深いＰＯＰビア構造が作り出される。これは、埋込誘電体領域を、パッケージ構造内のより大きい誘電体層内に形成することによって行われ得る。
図１Ａ−１Ｎは、特定の実施形態に従った、コアレス基板内に埋込ダイを含むアセンブリを形成するための処理を例示している。特定の実施形態において、２つの相等しい埋込ダイアセンブリが背中合わせ（バックツーバック）的に形成され得る。これは、接着剤を用いてそれらのアセンブリを対にすることによって遂行される。例えば、図１Ａに示すように、キャリア（担体）構造が、例えばプリプレグ材料１０などの材料を含み、その上で、その上側部分上に例えば短い銅（Ｃｕ）箔１２などの金属層が位置付けられる。背中合わせでのアセンブリ形成を可能にするため、図１に示すように、例えば短いＣｕ箔１２などのもう１つの金属層が、プリプレグ材料１０の下側部分上に位置付けられる。図１Ａ−１Ｋに示すように、プリプレグ材料１０の上と下とに、同じアセンブリが形成される。単純化のため、図１Ａのプリプレグ材料１０の上側へのアセンブリの形成を参照して説明することとする。例えば長いＣｕ箔１４などの金属層が、短いＣｕ箔１２に結合される。長いＣｕ箔１４は、後の処理中に除去される犠牲層とし得る。図示するアセンブリは、複数の同じ背中合わせ構造を備えた、より大きいパネル状のアセンブリの一部とし得る。特定の実施形態において、単一のパネルから何千個ものアセンブリが形成され得る。アセンブリは、背中合わせの個々の基板アセンブリの大判パネルの一部として形成され得る。このパネルは、短いＣｕ箔１２がパネルエッジまで延在せずに、長いＣｕ箔１４が短いＣｕ箔１２の外側まで延在するようにして形成され得る。短いＣｕ箔１２が存在しないところである端部において、長いＣｕ箔１４が（例えば、プリプレグ材料内のエポキシにより）プリプレグ１０に接合される。長いＣｕ箔１４とプリプレグ１０との間のこの接合は、アセンブリをまとめて保持するように作用する。パネル処理が完了すると、長いＣｕ箔１４がプリプレグ１０に接合されている端部領域が切断される。パネルの残りの全長に沿って、長いＣｕ箔を短いＣｕ箔に対して保持する物は存在しない。そして、後のプロセス処理にて、長いＣｕ箔がアセンブリからエッチングされる。
図１Ｂに示すように、長いＣｕ箔１４の上に、パッケージ・オン・パッケージ（ＰＯＰ）パッド１６が形成される。ＰＯＰパッド１６には、以下に限られないが、金（Ａｕ）及びニッケル（Ｎｉ）を有する第１の層１６ａと、Ｃｕを有する第２の層１６ｂとを含んだ多層（マルチレイヤ）構造を含め、如何なる好適材料が用いられてもよい。第１の層１６ａは、その上に別部品が結合され得る表面にあることになる表面仕上げ層を構成し得る。ＰＯＰパッド１６は、以下に限られないが、堆積、マスキング及びエッチングの処理を含め、如何なる好適プロセスを用いて形成されてもよい。
図１Ｃは、長いＣｕ箔１４及びＰＯＰパッド１６の上への誘電体層１８の形成を示している。誘電体層１８は、以下に限られないが、高分子材料を含め、如何なる好適な誘電体材料で形成されてもよい。誘電体層１８は、例えばポリマーなどの材料を用いたＢＢＵＬプロセスを用いて形成され得る。好適材料の一例は、味の素ファインテクノ社から入手可能な、味の素ビルドアップフィルム（ＡＢＦ）として知られた、高分子型エポキシフィルムである。図１Ｄに示すように、誘電体層１８をパターニングすることで、ＰＯＰパッド１６を覆う１つ以上の誘電体領域２０が形成され得るとともに、誘電体領域２０間にキャビティ（穴）又は開口２１が形成される。これは、以下に限られないが、ドライフィルムレジスト（ＤＦＲ）リソグラフィ及びそれに続くサンドブラストとその後のＤＦＲ除去を含め、如何なる好適プロセスを用いて行われてもよい。誘電体領域２０は、特定の実施形態において、キャビティ２１の一部又は全ての周囲に延在する単一の誘電体領域２０とし得る。他の実施形態において、誘電体領域２０は、互いから距離を置いた別々の誘電体領域２０を含み得る。
図１Ｅに示すように、長いＣｕ箔１４上で、ＰＯＰパッド１６間のキャビティ２１内にダイ２２がマウントされ得る。以下に限られないが、シリコン貫通ビア（ＴＳＶ）を有するか有しないかのシリコンダイ構造を含め、多様なダイ構造が利用され得る。ダイ２２と長いＣｕ箔１４との間にダイボンディングフィルム２４が位置付けられ得る。ダイボンディングフィルム２４は、以下に限られないが、高分子接着剤を含め、如何なる好適材料であってもよい。図１Ｅに示されるように、ダイはその上面に複数のダイパッド２６を含み得る。２つのパッド２６が図示されているが、如何なる個数が存在してもよい。
図１Ｆは、誘電体領域２０を貫いてＰＯＰパッド１６まで延在するＰＯＰビア開口２８の形成を示している。開口２８は、以下に限られないが、レーザドリル加工を含め、如何なる好適手法を用いて形成されてもよい。特定の実施形態において、ビア２８の形成は、ダイ２２のマウントに先立って行われてもよい。
図１Ｇは、以下に限られないが金属を含む導電材料での開口２８の充填を示している。好適材料の一例はＣｕであり、これは、以下に限られないが、無電解析出及びそれに続くドライフィルムレジスト（ＤＦＲ）パターニングと、それに続く電解めっき、ＤＦＲ剥離及びフラッシュＣｕシードエッチングとの組み合わせを含め、如何なる好適プロセスを用いてＰＯＰビア開口２８内に堆積されてもよい。結果として得られる構造は、誘電体領域２０の表面上に延在する頂部ランディングパッド３２を備えた導電ＰＯＰビア３０を含む。望ましい場合には、頂部ランディングパッド３２は、導電ＰＯＰビア３０の形成とは別の処理で形成されてもよい。特定の実施形態において、ランディングパッド３２は省略されてもよい。
特定の実施形態において、ダイ２２のマウント（図１Ｅ）は、ＰＯＰビア開口２８の形成に先立って行われ得る。他の実施形態において、ダイのマウントはＰＯＰビア開口２８の形成後に行われ得る。
図２に関連して更に詳細に後述するように、ＰＯＰパッド１６に達するように誘電体材料（１つ以上の埋込誘電体領域を含む）を貫通するビアのスタックが、特定の実施形態において、例えば、より厚いダイ及び／又は更なる配線を収容するために使用され得る。
図１Ｈに示すように、誘電体領域２０、充填されたＰＯＰビア３０上のランディングパッド３２、ダイ２２及びダイパッド２６の上と、長いＣｕ箔１４の上とに、更なる誘電体層３４が形成される。更なる誘電体層３４は、以下に限られないが、アセンブリにラミネートされるフィラーを中に有するＡＢＦを含め、如何なる好適な誘電体材料であってもよい。結果として得られる構造は、更なる誘電体層３４の中に埋め込まれた誘電体領域２０を含む。図１Ｉに示すように、ＰＯＰビアパッド３２と接触する更なるＰＯＰビア３６を形成するように、更なる誘電体層３４内に開口が形成される。ダイ２２上のパッド２６に接触する開口３８も、更なる誘電体層３４内に形成される。開口３６、３８は、以下に限られないが、レーザドリル加工を含め、如何なる好適プロセスを用いて形成されてもよい。特定の実施形態において、更なるＰＯＰビア開口３６、及びダイパッド２６と接触する開口３８は、同一の処理で形成され得る。他の実施形態において、開口３６及び開口３８は別々の処理で形成され得る。図１Ｊに示すように、例えば、上述のようなパターニング及びめっき処理を用いて、例えば１つ以上の金属などの導電材料が開口３６、３８内に位置付けられて、導電ビア４０及び４２が形成され得る。
図１Ｋに示すように、例えば、誘電体層５０、６０、７０と、金属層５２、６２、７２、８２と、金属層５２、６２、７２、８２間の導電ビア５４、６４、７４とを含んだ、更なるＢＢＵＬ層が形成され得る。表面層８０も形成されることができ、表面層８０は、例えば印刷回路基板などの別構造への電気的な相互接続を形成するために使用され得るこの構造のランド側の金属層８２上のパッド領域、を露出させる開口８６を含む。表面層８０は、（例えばボールグリッドアレイ（ＢＧＡ）構成を用いた）別構造への後の取付けのために開口が中にパターニングされた例えばはんだレジスト材料などの材料とし得る。
個々のパッケージを形成するよう、プリプレグ材料１０上の短いＣｕ箔１２からアセンブリが取り外され得る。長い犠牲Ｃｕ箔１４が、以下に限られないがエッチングを含む何らかの好適プロセスを用いて除去されることで、図１Ｌ（図１Ｋの眺めをひっくり返した１つのアセンブリを示している）に示すようなダイ面３及びランド面５を含むパッケージ構造２が残され得る。
図１Ｍは、例えばダイ９０などの別部品のダイ２２への結合を示している。ダイボンディングフィルム２４が除去されて、ダイ９０がダイ２２の上に位置付けられている。ダイボンディングフィルムは、以下に限られないが、ドライ（プラズマ）エッチング又はウェットエッチングを含め、如何なる好適手法を用いて除去されてもよい。ダイ９０をダイ２２に結合することには、以下に限られないが、ダイ９０上及びダイ２２上のパッドに結合されるはんだバンプ９０の使用を含め、如何なる好適手法が使用されてもよい。ダイ２２には、如何なる種類の好適ダイ９０が結合されてもよい。特定の実施形態において、ダイ９０はメモリ及び／又はロジックダイとすることができ、ダイ２２は中央演算処理ユニット（ＣＰＵ）とすることができる。
図１Ｎは、特定の実施形態において存在し得る特定の更なる機構を備えた、図１Ｌに示したパッケージ２を例示している。図１Ｎに示すダイ２２は、その中に位置付けられたる複数のシリコン貫通ビア（ＴＳＶ）９４を含んでいる。ＴＳＶ９４は、半導体ダイ２２の厚さを貫いて延在し得る。また、例えば印刷回路基板（ＰＣＢ）などの別構造へのランド面５の電気接続が、以下に限られないが、はんだバンプ９６、及びはんだバンプをＰＣＢに結合するためのリフロー法の使用を含め、何らかの好適な構造及び方法を用いて作製され得る。
例えば上述したものなどのアセンブリ構造は、埋込誘電体領域２０内に形成される導電ＰＯＰビア３０と、埋込誘電体領域２０上のランディングパッド３２まで延在する導電ＰＯＰビア４０と、を含むスタックトＰＯＰビアの使用により、ＢＢＵＬ完全埋込式の高アスペクト比のＰＯＰアーキテクチャを可能にし得る。特定の実施形態において、ランディングパッド３２はオプションであり、そのような構造においては、導電ＰＯＰビア３０及び４０が互いに直接的に連通する。
上述のパッケージ構造及びその形成には、数多くの変更が可能である。例えば、ダイは、信頼性ある構造を作製するためにもっと多くのスタックトＰＯＰビアを必要とする厚さを有し得る。また、設計の融通性に関し、埋込ダイの高さ（“ｚプレーン”）内で信号を再経路付け（リルーティング）できることが、追加マージン及び設計柔軟性を提供するのに有用となり得る。これは、ＰＯＰビアのランディングパッド層のパターン形成を制御して、ダイのｚプレーン内に好適な再配線層（ＲＤＬ）領域を形成することによって遂行され得る。図２は、特定の実施形態に従った、更なる埋込誘電体領域を形成して更なるＰＯＰビアを形成することと、パッケージ構造内のＰＯＰビアに更なるＰＯＰビアを電気的に結合する経路を含んだＲＤＬ領域を形成することとを含む機構を例示している。
図２は、図１Ｎに関して上述したパッケージ２と幾分同様の構造を有するパッケージ１０２を示しているが、パッケージ１０２は、導電ビア１３０ａ、１３０ｂを内部に有する積層された埋込誘電体領域１２０ａ、１２０ｂの存在を含むという特定の違いを有するとともに、積層された埋込誘電体領域１２０ａ、１２０の中及びパッケージ１０２の他の層の中の何れにおいても、ルーティング構造に違いを含んでいる。
誘電体層１１８内の積層された埋込誘電体領域１２０ａ、１２０ｂは、ダイ１２４が比較的大きい厚さ（高さ）を有するときに使用され得る。結果として、導電ビア１３０ａ、１３０ｂを備えた積層埋込ＰＯＰ誘電体領域１２０ａ、１２０ｂが使用される。ビア１３０ａ、１３０ｂは各々、信頼性ある形成を可能にするのに好適なアスペクト比のものである。更なる積層埋込ＰＯＰ誘電体領域及びビアを形成することによって、（ダイ１２４の高さに依存する）更なる垂直高さを収容し得る。
図２はまた、ＰＯＰビア１３０ａのランディングパッドとしての役割も果たす層１３２ａを含んだＲＤＬ領域の形成を示している。ＲＤＬ層１３２ａ、１３２ｂは、基板の中又は上のその他のデバイスに結合されるように電気経路を導く（あるいは再配線する）ために使用可能な領域であり、さもなければダイ階層より下に必要とされるであろう１つ以上の誘電体及び金属の層をこれらＲＤＬ領域内でルーティング経路に再配線することができるように、十分なルーティングを提供可能にされ得る。層１３２ｂは、更なるＰＯＰビア１３０ｂのランディングパッドとしての役割を果たすように位置付けられ、また、上述のもののようなＲＤＬ層でもある。図２に示すように、ビア１３０ａ、１３０ｂは、互いからオフセットされるように形成され得る。他の実施形態において、これらのビアは互いに整列（アライメント）されてもよい。ビア１３０ａ、１３０ｂを通る電気経路は、パッド１１６（これは、表面仕上げパッド層１１６ａとその下地のパッド層１１６ｂとを含み得る）の位置でダイ面１０３まで延在している。
図３は、誘電体層２１８内の積層埋込誘電体領域２２０ａ、２２０ｂの存在を含んだ、図２に示した実施形態と幾分同様の構造を有するパッケージ２０２を示している。パッケージ２０２は、埋込誘電体領域２２０ａ内に位置するライナー型のビア２３０ａ、２３１ａと、埋込誘電体領域２２０ｂ内に位置するライナー（裏打ち）型のビア２３０ｂ、２３１ｂとを含んでいる。埋込誘電体領域２２０ａ内のライナービア２３０ａ、２３１ａと、埋込誘電体領域２２０ｂ内のライナービア２３０ｂ、２３１ｂとは、図３に示すように互いにオフセットされて（形成においてジグザグ状にされて）、ＲＤＬ構造と接続して形成され得る。他の実施形態において、これらのビアは互いに整列されてもよい。ビア２３０ａ、２３０ｂ、２３１ａ、２３１ｂを通る電気経路は、パッド２１６（これは、表面仕上げパッド層２１６ａとその下地のパッド層２１６ｂとを含み得る）の位置でダイ面２０３まで延在している。
図４は、特定の実施形態に従った、内部にＰＯＰビアを有する埋込誘電体領域を用いて埋込ダイを含んだアセンブリを形成するための処理のフローチャートを例示している。ボックス３０１は、例えば、上述のような、プリプレグ材料などのコアと、短いＣｕ箔及び長いＣｕ箔などの金属層とを用いた、コアレスキャリアの形成を含む。ボックス３０３が、金属層の上に、離間した複数のＰＯＰパッドを形成する。ＰＯＰパッドは、複数のサブレイヤから形成されてもよい。ボックス３０５が、金属層及びＰＯＰランドの上に、例えばラミネートＡＢＦ層などの誘電体層を形成する。ボックス３０７が、誘電体層内のダイキャビティと、ＰＯＰビアが貫通形成されることになる側方誘電体領域（ダイキャビティの両側）とを画成する。キャビティは金属層を露出させ得る。ボックス３０９が、ＡＢＦ層のキャビティ内にダイを位置付ける。ダイと金属層との間にダイボンディングフィルム層が位置付けられ得る。ボックス３１１が、例えばレーザドリル加工を用いて、側方誘電体領域を貫くＰＯＰビアを形成する。ボックス３１３が、例えばめっきＣｕを含む導電材料でＰＯＰビアを充填する。充填されたＰＯＰビアの上に、ランディングパッドも形成され得る。ボックス３１５は、例えばラミネートＡＢＦ層などの更なる誘電体層の形成である。ボックス３１７が、更なる側方誘電体領域が必要であるかを決定する。例えば、比較的厚いダイがキャビティ内にマウントされた場合、更なる側方誘電体領域の使用は、先に形成されたＰＯＰビアに結合される更なるＰＯＰビアの形成を可能にする。スタックトＰＯＰビアの使用は、より小さいアスペクト比のビアを使用することを可能にする。スタックトビアがないと、高いアスペクト比を有する個別のいっそう高背のＰＯＰビアを使用しなければならないことになるが、そのような高アスペクト比ビアは金属で適切に充填することが難しいことが分かっている。結果として、複数の側方誘電体領域を貫いて延在するスタックトＰＯＰビアは、高品質の充填ＰＯＰビアの形成を可能にし、また、比較的厚いダイ構造を基板に埋め込むことを可能にする。
ボックス３１７は、更なる側方誘電体領域が必要であるかを決定する。そうである場合、更なる側方誘電体領域（ひいては更なるＰＯＰビア）が必要であり、ボックス３１９が、更なるＡＢＦ層内に更なる側方誘電体領域を画成する。ボックス３２１が、更なる側方誘電体領域を貫く更なるＰＯＰビアをレーザドリル加工する。ボックス３２３が、更なるＰＯＰビアを金属で充填して、下に位置するＰＯＰビアへの電気接続を形成する。そして、この方法は、更なる誘電体層（例えば、ＡＢＦ）形成のためにボックス３１５に戻る。再び、ボックス３１７が、更なる側方誘電体領域が必要であるかを決定する。そうである場合、ボックス３１５に戻る。そうでない場合、更なる側方誘電体領域は必要なく、ボックス３２５が、更なる誘電体層を貫く更なるビアを形成し、ボックス３２７が、該ビアを金属で充填して、電気的相互接続のための更なる金属経路を形成する。ボックス３２９が、所望数の層が基板内に形成されたかを決定する。そうでない場合、このプロセスは、更なる誘電体層形成のためにボックス３１５に戻る。そのような層が、ＢＢＵＬプロセスを用いて形成され得る。所望数の層が存在する場合、ボックス３３１が、最も外側の層の上に、例えばボールグリッドアレイ（ＢＧＡ）などのランド面接続を形成するための開口を有するパターニングされたフォトレジスト層を形成する。ボックス３３３が、コアレスキャリアを除去する。ボックス３３５が、ダイ背面フィルムを除去して、別部品への結合のためのダイ表面を露出させる。ボックス３３７が、例えばはんだバンプ接続を用いて、別部品をダイに結合する。ボックス３３９が、埋込ダイとそれに結合された部品とを有する基板を含んだアセンブリを、該基板のランド面で、例えばＰＣＢなどの別構造に結合する。
理解されるべきことには、図４に関して説明した上述の処理には、様々な実施形態の範囲内で、様々な付加、削除、及び／又は変更が為され得る。例えば、ボックス３１１の処理は、ボックス３０９の処理に先立って行われてもよい。他の一例において、積層された側方誘電体領域（及びスタックトＰＯＰビア）が形成される場合、特定の実施形態において、ダイマウント処理は、積層側方誘電体領域の形成後に行われてもよい。他の一例において、複数のダイキャビティが形成されて、複数のダイ構造が基板内に位置付けられてもよい。また、特定の実施形態は、図４に規定された他の処理とは独立した、図４に規定された処理の部分集合に関係し得る。
ここに記載される実施形態は、以下の利点のうちの１つ以上を提供し得る。第１に、積み重ねられた、より小さいビアを用いて、高アスペクト比のＰＯＰビア（例えば、２：１のアスペクト比より大きい）を作り出すことができることは、様々な厚さの埋込ダイ構造とともに使用されるＢＢＵＬ完全埋込アーキテクチャを可能にする。例えば、図１Ｌに示したように、高アスペクト比のＰＯＰビア構造は、誘電体領域３４内に埋め込まれた側方誘電体領域２０の中に位置付けられた充填ビア３０と、充填ビア３０（及び、必要に応じてのランディングパッド３２）の上で誘電体領域３４の中に位置付けられた充填ビア４０とを有した、積み重ねられた充填ビア３０、４０を含む。第２に、各ビアの小さめのアスペクト比により、ライナーめっきされたビアに代えて、より良好な性能をハイパワー信号及び高帯域信号に提供するものであるフル充填されたビアが形成され得る。第３に、特定の実施形態において、ＰＯＰビアパッドに加えて、あるいは代わりに、埋込誘電体領域のダイ面の表面に、埋込ダイレベルの微小パッドが形成され得る。このような微小パッドは、一般にＰＯＰパッドより小さく、例えば、特定の電気試験手順で使用され得る。
第４に、埋込誘電体領域（例えば、誘電体層３４内の埋込側方誘電体領域２０など）の形成は、基板構造にわたる厚さ変動がより小さい、より平坦な表面の形成を可能にする。第５に、例えば埋込側方誘電体領域２０などの更なる埋込誘電体領域はまた、埋込誘電体ダミー領域を形成することによる予め設計された体積変位を用いた更なる厚さ制御を提供するために、ビアが必要でない位置にも形成され得る。第６に、埋込側方誘電体領域の使用は、例えば、ビア１３０ａと１３０ｂとを電気的に結合するランディングパッド層又は再配線層（ＲＤＬ）を例示している図２に示されるように、互いからオフセットされ且つランディングパッドを用いて電気的に結合されたスタックトＰＯＰビアが可能なことにより、ダイ厚さのｚプレーン（高さ）内で信号を再経路付けする際の改善された設計マージン及び柔軟性を提供する。さらに、ダイの高さ内で埋込誘電体領域とともに形成されるＲＤＬ配線の中で信号を経路付けることにより、基板の全体高さを低減することも可能であり得る。
上述の実施形態に記載されるように形成されるコンポーネントを含んだアセンブリは、多様な電子部品に用途を見い出し得る。図５は、記載した実施形態の態様が具現化され得る電子システム環境の一例を模式的に示している。他の実施形態は、図５に規定される機構の全てを含む必要はなく、また、図５には規定されない代わりの機構を含んでもよい。
図５のシステム４０１は、例えば基板４２１などのコンポーネントが上に位置付けられた集積回路パッケージ基板４０２を含み得る。基板４２１は、以下に限られないが、１つ以上のダイ構造を収容したパッケージ基板、又は、パッケージ基板若しくはその他の構造が結合され得るインターポーザを含め、如何なる好適な基板であってもよい。図５に示すように、基板４２１の一部は、埋込誘電体領域４２０（ハッチングによって指し示されている）とパッケージ基板４２１のダイ面上に位置するダイ４９０とを例示するために切り取られている。パッケージ基板４０２は、ダイ４９０が上に位置付けられて電気的に結合される埋込ダイ（図５には図示せず）を含んでいる。この構造は、埋込ダイ２２とその上に位置付けられた更なるダイ９０とを示している図１Ｍの構造と幾らか同様とし得る。図５に示す実施形態において、複数のパッドが埋込誘電体領域４２０内に位置付けられ、それらのパッドは、以下に限られないが、パッケージ基板４２１が結合されるＰＯＰパッドを含む。図示のように、埋込誘電体領域は、ダイ４９０が上に位置付けられた埋込ダイの周りに延在した、基板４０２内の領域を画成する。基板４０２内の埋込ダイは、例えば、ＣＰＵ／マイクロプロセッサとし得る。ダイ４９０は、以下に限られないが、メモリ、ＣＰＵ／マイクロプロセッサ、チップセット、グラフィックスデバイス、無線デバイス、又はその他のコンポーネントを含め、如何なる好適なコンポーネントを有していてもよい。基板４０２は、この実施形態においてはマザーボードとし得る印刷回路基板４０７に結合され得る。どのようなコンポーネントが基板４０２の中又は上に含められるかに応じて、以下に限られないが、後述のメモリ及びその他のコンポーネントを含め、多様な他のシステムコンポーネントもまた、上述の実施形態に従って形成された構造を含み得る。
基板４０２の中又は上に含められたコンポーネントに加えて、システム４０１は更に、やはりマザーボード４０７の上に配置されたメモリ４０９及び１つ以上のコントローラ４１１ａ、４１１ｂ、…、４１１ｎを含み得る。マザーボード４０７は、基板４０２内の回路とマザーボード４０７にマウントされたその他のコンポーネントとの間での通信を提供する複数の導電配線を有する多層基板又は単層基板とし得る。メモリ４０９内のプログラム及びデータが、メモリ管理処理の一部としてストレージ４１３に移され得る。これらの様々なコンポーネントのうちの１つ以上が、これに代えて、例えばドーターカード又は拡張カードなどの他のカード上に配置されてもよい。様々なコンポーネントが、個々のソケットに取り付けられ、あるいは印刷回路基板に直接的に接続され得る。ディスプレイ４１５も含められ得る。
システム４０１は、以下に限られないが、メインフレーム、サーバ、パーソナルコンピュータ、ワークステーション、ラップトップコンピュータ、手持ち式コンピュータ、手持ち式ゲーム装置、手持ち式娯楽装置（例えば、ＭＰ３（ＭＰＥＧレイヤ３オーディオ）プレーヤ）、ＰＤＡ（携帯情報端末）、スマートフォン若しくはその他の電話通信装置（無線若しくは有線）、ネットワーク家電機器、仮想化装置、ストレージコントローラ、ネットワークコントローラ、ルータなどを含め、如何なる好適なコンピューティング装置を有していてもよい。
コントローラ４１１ａ、４１１ｂ、…、４１１ｎは、システムコントローラ、周辺機器コントローラ、メモリコントローラ、ハブコントローラ、Ｉ／Ｏ（入力／出力）バスコントローラ、ビデオコントローラ、ネットワークコントローラ、ストレージコントローラ、通信コントローラなどのうちの１つ以上を含み得る。
例えば、ストレージコントローラは、ストレージプロトコルレイヤに従ったストレージ４１３からのデータの読み出し及びストレージ４１３へのデータの書き込みを制御することができる。そのレイヤのストレージプロトコルは、数ある既知のストレージプロトコルのうちの何れともし得る。ストレージ４１３に書き込まれる、あるいはそれから読み出されるデータは、既知のキャッシュ技術に従ってキャッシュされ得る。ネットワークコントローラは、遠隔装置との間でのネットワーク４１７上でのネットワークパケットの送信及び受信のために、１つ以上のプロトコルレイヤを含むことができる。ネットワーク４１７は、ローカルエリアネットワーク（ＬＡＮ）、インターネット、ワイドエリアネットワーク（ＷＡＮ）、ストレージエリアネットワーク（ＳＡＮ）などを有し得る。実施形態は、無線ネットワーク又は無線接続上でデータの送信及び受信を行うように構成され得る。特定の実施形態において、ネットワークコントローラ及び様々なプロトコルレイヤは、シールドなしツイストペア線上イーサネット（登録商標）プロトコル、トークンリングプロトコル、ファイバチャネルプロトコルなど、又はその他の好適なネットワーク通信プロトコルを採用してもよい。
特定の典型的な実施形態を上述し、添付の図面に示してきたが、理解されるべきことには、これらの実施形態は限定的なものではなく単に例示的なものであり、当業者には変更が思い当たるのであるから、実施形態はこれら特定の構築及び構成に限定されるものではない。
また、例えば“第１の”、“第２の”、及びこれらに類するものなどの用語は、ここで使用される場合、必ずしも何らかの特定の順序、量、又は重要性を表すのではなく、１つの要素の別の要素から区別するために使用されている。例えば“頂部”、“底部”、“上側”、“下側”、“最上部”、“最下部”、及びこれらに類するものなどの用語は、ここで使用される場合、記述目的で使用されており、限定するものとして解釈されるべきでない。実施形態は、多様な位置及び向きで製造され、使用され、収容され得る。
以上の詳細な説明においては、この開示を効率化する目的で、様々な機構が共に集められている。この開示方法は、発明の特許請求される実施形態が各請求項に明示的に記載されるより多くの機構を必要とするという意図を映すものとして解釈されるべきではない。むしろ、以下の請求項が映すように、発明的事項は、単一の開示された実施形態の全ての機構よりも少ないものにあり得る。故に、以下の請求項は、各請求項が別個の好適実施形態として自立しているよう、詳細な説明に組み込まれる。

Claims (20)

  1. アセンブリであって、
    多層基板内の誘電体層に埋め込まれたダイと、
    前記多層基板内の前記誘電体層に埋め込まれた誘電体領域と、
    ダイ面及びランド面を含む前記多層基板であり、前記誘電体領域及び前記誘電体層が前記ダイ面まで延在している、前記多層基板と、
    前記誘電体領域内の複数のビアであり、前記ダイ面のパッドまで延在しているビアと、
    前記誘電体領域内の前記ビアに電気的に結合された前記誘電体層内の複数のビアと、
    前記ダイの複数のダイパッドに接続された前記誘電体層内の複数の更なるビアと、
    を有し、
    前記誘電体領域は第１の誘電体領域であり、当該アセンブリは更に、前記誘電体層に埋め込まれた第２の誘電体領域を有し、前記第２の誘電体領域は、前記第１の誘電体領域によって前記ダイ面から離隔されている、
    アセンブリ。
  2. 前記誘電体層に埋め込まれた前記ダイは第１のダイであり、当該アセンブリは更に、前記多層基板の前記ダイ面上で前記第１のダイ上に位置付けられた第２のダイを有する、請求項１に記載のアセンブリ。
  3. 当該アセンブリは更に、前記パッドに結合された基板を有し、該基板は前記第２のダイの上に延在している、請求項２に記載のアセンブリ。
  4. 前記パッドに結合された基板、を更に有する請求項１に記載のアセンブリ。
  5. 前記第１及び第２の誘電体領域は、前記誘電体層内で前記ダイを囲んで延在している、請求項１に記載のアセンブリ。
  6. 前記第１及び第２の誘電体領域は、複数の離間された誘電体領域を有する、請求項１に記載のアセンブリ。
  7. 前記多層基板はコアレス構造を有する、請求項１に記載のアセンブリ。
  8. 前記ダイは、シリコン貫通ビアを含んだシリコンダイを有する、請求項１に記載のアセンブリ。
  9. 前記第１の誘電体領域内の前記ビアは第１のビアであり、前記第２の誘電体領域は、その中に複数の第２のビアを含み、前記第２のビアの少なくとも一部は、前記第１のビアの少なくとも一部からオフセットされ且つそれに電気的に結合されている、請求項１に記載のアセンブリ。
  10. ランド面及びダイ面を含む多層基板と、
    前記多層基板の第１の誘電体層に埋め込まれた第１のダイであり、前記第１の誘電体層は複数の更なる誘電体層によって前記ランド面から離隔されている、第１のダイと、
    前記第１の誘電体層に埋め込まれた第１の誘電体領域と、
    前記第１の誘電体領域内の複数の第１のビアであり、前記ダイ面のパッドに電気的に結合された第１のビアと、
    前記第１の誘電体層に埋め込まれた第２の誘電体領域であり、前記第１の誘電体領域が、当該第２の誘電体領域と前記ダイ面との間に位置する、第２の誘電体領域と、
    前記第１の誘電体領域内の前記第１のビアに電気的に結合された、前記第２の誘電体領域内の複数の第２のビアと、
    前記第２の誘電体領域内の前記第２のビアに電気的に結合された前記第１の誘電体層内の複数のビアと、
    前記第１のダイの複数のダイパッドに接続された前記第１の誘電体層内の複数の更なるビアと
    を有するアセンブリ。
  11. 前記ダイ面の前記パッドに結合された基板、を更に有する請求項１０に記載のアセンブリ。
  12. 前記ダイ面上で前記第１のダイに結合された第２のダイ、を更に有する請求項１０に記載のアセンブリ。
  13. 当該アセンブリは更に、前記ダイ面の前記パッドに結合された基板を有し、前記第２のダイは該基板と前記ダイ面との間に位置する、請求項１２に記載のアセンブリ。
  14. コアレスキャリアを用意し、
    前記コアレスキャリア上に複数の金属パッドを形成し、
    前記コアレスキャリア上及び前記金属パッド上に第１の誘電体層を形成し、
    前記第１の誘電体層をパターニングして、前記金属パッドを覆う第１の誘電体領域を形成するとともに、前記コアレスキャリアを露出させるキャビティを形成し、前記キャビティは、ダイを受け入れる大きさにされ、
    前記キャビティ内にダイを配置し、
    前記第１の誘電体領域を貫いて前記金属パッドの表面を露出させる開口を形成し、
    前記開口を金属で充填し、且つ
    前記ダイ上及び前記第１の誘電体領域上に第２の誘電体層を形成し、それにより、前記ダイ及び前記第１の誘電体領域が前記第２の誘電体層に埋め込まれる、
    ことを有する方法。
  15. 前記第２の誘電体層を形成することの後に、前記第２の誘電体層を貫く開口を形成し、且つ該開口内に金属を堆積し、
    複数の更なる誘電体層及びその中の金属経路を形成し、且つ
    前記コアレスキャリアを除去する、
    ことを更に有する請求項１４に記載の方法。
  16. 前記コアレスキャリアを除去することの後に、前記金属パッドに基板を結合する、ことを更に有する請求項１５に記載の方法。
  17. 前記コアレスキャリアを除去することの後に、前記第２の誘電体層に埋め込まれた前記ダイに更なるダイを結合する、ことを更に有する請求項１５に記載の方法。
  18. 当該方法は更に、前記金属パッドに電子デバイスを結合することを有し、前記電子デバイスは、前記更なるダイを覆うように位置付けられる、請求項１７に記載の方法。
  19. 前記開口を前記金属で充填することの後、且つ前記キャビティ内に前記ダイを配置することに先立って、
    前記第１の誘電体領域上及び前記金属上に追加の誘電体層を形成し、
    前記追加の誘電体層をパターニングして、前記第１の誘電体領域の上に第２の誘電体領域を形成し、
    前記第２の誘電体領域に第２の開口を形成し、且つ
    前記第２の開口を金属で充填する、
    ことを更に有する請求項１４に記載の方法。
  20. 前記第２の誘電体領域内の前記第２の開口を、前記第１の誘電体領域内の前記開口からオフセットされるように位置付ける、ことを更に有する請求項１９に記載の方法。
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