CN113658873A - 半导体***封装及其制造方法 - Google Patents

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local
layer
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forming
backside
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吴俊毅
余振华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本揭露是有关于一种半导体***封装及其制造方法。所述方法包括：通过形成嵌置在钝化材料中的导电迹线的堆叠来形成局部有机内连线；在钝化材料之上形成第一局部接触件及第二局部接触件，第二局部接触件通过所述堆叠的第一导电迹线电耦合到第一局部接触件。所述方法还包括在局部有机内连线的相对侧上形成背侧重布线层及前侧重布线层，其中模塑穿孔将背侧重布线层与前侧重布线层电耦合到彼此。在背侧重布线层之上形成第一外部接触件及第二外部接触件，以用于安装半导体器件，第一外部接触件与第二外部接触件通过局部有机内连线电连接到彼此。将内连结构贴合到前侧重布线层，以用于进一步布线。多个外部连接件电耦合到背侧重布线层处的外部接触件。

Description

半导体***封装及其制造方法
技术领域
本揭露实施例是有关于一种半导体***封装及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善，半导体行业已经历快速发展。在很大程度上，集成密度的改善来自于最小特征大小(feature size)的不断减小，这使得更多的组件能够集成到给定面积内。随着对缩小电子器件的需求已增加，亟需更小且更具创造性的半导体管芯的封装技术。这种封装***的实例是叠层封装(Package-on-Package，PoP)技术。在PoP器件中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高集成水平及组件密度。PoP技术一般能够生产功能性得到增强且在印刷电路板(printed circuit board，PCB)上占用空间小的半导体器件。
发明内容
本揭露实施例提供一种形成半导体***封装的方法，所述方法包括：在第一载体衬底之上形成多个导电垫；将局部有机内连线接合到所述多个导电垫，其中所述局部有机内连线包括第二载体衬底；将所述局部有机内连线及所述多个导电垫包封在模塑化合物中；通过将所述模塑化合物与所述局部有机内连线的钝化材料平坦化来移除所述第二载体衬底；形成与所述模塑化合物相邻的第一重布线层；形成与所述第一重布线层相邻的第一外部连接件；以及在所述第一重布线层之上形成第二外部连接件，所述第二外部连接件通过局部重布线走线电耦合到所述第一外部连接件，所述局部重布线走线嵌置在所述局部有机内连线的所述钝化材料内。
附图说明
接合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的***封装的剖视图。
图2示出根据一些实施例的***封装的俯视图。
图3到图5根据一些实施例示出在形成***封装的局部有机内连线(localorganic interconnect，LOI)的工艺期间的中间步骤的剖视图。
图6到图14根据一些实施例示出在使用局部有机内连线形成集成衬底结构(integrated substrate structure)的工艺期间的中间步骤的剖视图。
图15A及图15B分别示出根据一些实施例的制造集成衬底结构的晶片形式(waferform)工艺及面板形式(panel form)工艺。
图16到图18根据一些实施例示出在使用集成衬底结构形成器件重布线模块(device redistribution module)的工艺期间的中间步骤的剖视图。
图19及图20根据一些实施例示出在形成***封装的中间步骤中安装半导体器件及贴合外部封装连接件的剖视图。
图21示出根据另一实施例的使用局部有机内连线的***封装的区段(section)的剖视图。
图22示出根据另一实施例的局部有机内连线的剖视图。
[符号的说明]
100：***封装
101：***器件
103：存储器器件
105：输入/输出器件
106：半导体器件
107：局部内连线
111：集成衬底结构
113：内连结构
115：区段
301：第一载体衬底
303：第一隔离层
305：局部重布线迹线
401：局部重布线层堆叠
403：第一导通孔
405：单体化间隙
407：外部组件接触件
409：第一凸块下金属
501：第二载体衬底
503：第一释放膜
505：定位垫
601：第一模塑穿孔
801：第一底部填充胶
901：包封体
1101：前侧重布线层堆叠
1103：第二导通孔
1105：前侧重布线迹线
1107：第二隔离层
1107a：第一介电材料
1107b：第二介电材料
1201：第三载体衬底
1203：第二释放膜
1401：背侧重布线层
1403：第三导通孔
1405：背侧重布线迹线
1407：第三隔离层
1409：第二凸块下金属
1411：外部器件连接件
1501：圆形晶片
1601：载带
1701：核心衬底
1703：布线结构
1705：穿孔
1707：布线层
1709：层间介电层
1711：通孔芯体
1713：钝化层
1715：外部结构连接件
1800：器件重布线模块
1801：第二底部填充胶
1901：外部接触件
2001：第三底部填充胶
2003：外部封装连接件
2201：第四隔离层
2203：第二模塑穿孔
CD1：第一临界尺寸
CD2：第二临界尺寸
DIM1、DIM2：侧向尺寸
H1：第一高度
H2：第二高度
H3：第三高度
H4：第四高度
H5：第五高度
H6：第六高度
LW1：第一线宽
P1：第一节距
S1：第一间距
Th1：第一厚度
具体实施方式
以下公开内容提供用于实施本揭露的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1示出根据一些实施例的***封装100(例如集成衬底上***(system onintegrated substrate，SoIS))的剖视图。***封装100包括一个或多个半导体器件106，所述一个或多个半导体器件106以叠层封装(PoP)布置堆叠在集成衬底结构111的顶部上(例如，集成衬底上***(SoIS))。半导体器件106可包括例如以下器件：***器件101(例如***芯片(system-on-chip，SoC))、存储器器件103(例如高带宽存储器(high-bandwidthmemory，HBM))及输入/输出器件105(例如I/O芯片(input/output device，I/O chip))(未在图1的精确横截面中示出，但以下方图2进行例示)。***封装100的叠层封装(PoP)布置会提供高***集成及高组件密度。集成衬底结构111包括将***器件101、存储器器件103及输入/输出器件105电连接到彼此的一个或多个局部内连线(local interconnect)107。图1进一步示出区段115，区段115强调地显示半导体器件106中的两者之间通过局部内连线107中的一者电耦合到彼此的布置。此外，图1示出贴合到集成衬底结构111以用于对***封装100进行外部连接的内连结构(interconnect structure)113。
另外，图1示出根据特定实施例的***器件101、存储器器件103及输入/输出器件105的第一布置。***器件101、存储器器件103及输入/输出器件105可以任何合适的模式布置且局部内连线107可在***器件101、存储器器件103及输入/输出器件105中的相邻器件的任何合适的组合之间连接。此外，局部内连线107在本文中也可被称为局部有机内连线(local organic interconnect，LOI)、嵌置式局部有机内连线(embedded local organicinterconnect，eLOI)、有机总线(organic bus，ORG-bus)或嵌置式有机总线(embeddedorganic bus，eORG-bus)。在一些实施例中，局部内连线107可包括其他集成器件，例如集成无源器件(integrated passive device，IPD)、集成电压调节器(integrated voltageregulator，IVR)、静态随机存取存储器(static random access memory，SRAM)、这些器件的组合等。在其他实施例中，局部内连线107可实质上不包括这种器件。
图2示出根据特定实施例的***封装100的俯视图。***封装100包括***器件101、存储器器件103及输入/输出器件105，所述***器件101、存储器器件103及输入/输出器件105以提供高***集成及高组件密度的叠层封装(PoP)设计堆叠在集成衬底结构111的顶部上。在图2中，***器件101、存储器器件103及输入/输出器件105被例示为透明的，以示出将相邻器件连接到彼此的局部内连线107。此外，图2示出根据特定实施例的***器件101、存储器器件103及输入/输出器件105的布置。
在一些实施例中，局部内连线107用于在封装中的其他器件(如上所述，例如半导体器件、管芯、芯片等)之间形成内连(interconnection)或附加布线(additionalrouting)。在一些实施例中，局部内连线107包括一个或多个有源器件(例如晶体管、二极管等)和/或一个或多个无源器件(例如电容器、电阻器、电感器等)。然而，在其他实施例中，局部内连线107包括一层或多层附加布线且实质上不包括有源器件或无源器件。在一些实施例中，局部内连线107可具有处于约2mm×3mm与约50mm×80mm之间的侧向尺寸(DIM1×DIM2)。然而，局部内连线107可具有任何合适的侧向尺寸(lateral dimension)。
在一些实施例中，局部内连线107内部的电布线(electrical routing)可包括具有小于约1μm的节距的精细节距重布线层(fine-pitch redistribution layer，fine-pitch RDL)。通过形成具有精细节距的电布线，可增大局部内连线107中的电布线的密度，因此会提高局部内连线107的布线能力。在一些情况下，局部内连线107中的电布线的更高密度可使得能够在封装中的其他地方形成更少量的布线。这可减小封装的大小、降低封装的处理成本、或者通过减小封装内的布线距离来改善性能。在一些情况下，使用精细节距形成工艺(例如，镶嵌(damascene)工艺或双镶嵌(dual damascene)工艺)可使得能够改善局部内连线107内的导电及连接可靠性。在一些情况下，在高速操作(例如，大于约2Gbit/sec)期间，电信号可在导电组件的表面附近传导。比起其他类型的布线，精细节距布线可具有小表面粗糙度，且因此可减小高速信号所经受的电阻且还减小高速操作期间的信号损耗(例如，***损耗(insertion loss))。这可改善高速操作的性能，例如，“串行器/解串行器(Serializer/Deserializer，Ser/Des)”电路或者可以较高速度操作的其他类型的电路的性能。
参照图3，此图示出根据一些实施例，在形成局部内连线107的中间阶段中在第一载体衬底301之上形成重布线层(RDL)的剖视图。第一载体衬底301在本文中可被称为支撑载体、支撑晶片或处理晶片(handling wafer)，且可为例如玻璃载体、硅载体、陶瓷载体、有机载体等载体。根据一些实施例，第一载体衬底301具有处于约2mm与约31mm之间的厚度。然而，可使用任何合适的厚度。
图3进一步示出使用例如以下一种或多种合适的钝化材料(passivationmaterial，PM)来形成第一隔离层303的层：钝化材料涂层、聚苯并恶唑(polybenzoxazole，PBO)、聚合物材料、聚酰亚胺材料、聚酰亚胺衍生物、氧化物、氮化物、模塑化合物、类似材料、或它们的组合。可通过旋转涂布(spin coating)、层压(lamination)、化学气相沉积(chemical vapor deposition，CVD)、类似工艺、或它们的组合来形成第一隔离层303的层。在一些实施例中，第一隔离层303的层可具有处于约0.5μm与约15μm之间的厚度。
图3进一步示出在第一隔离层303的层之上形成多个局部重布线迹线(localredistribution trace)305。根据一些实施例，局部重布线迹线305可包括重布线走线(redistribution line)、微凸块垫镀覆层(micro-bump pad plating layer)、或它们的组合等。局部重布线迹线305在本文中也可被称为局部迹线、局部RDL迹线、局部RDL走线、局部走线、导电线、导电特征。可通过最初在第一隔离层303的层之上形成金属晶种层来形成局部重布线迹线305。根据一些实施例，晶种层可包括粘合层及含铜层。粘合层可由钛、氮化钛、钽、氮化钽等形成。含铜层可由实质上纯的铜或铜合金形成。可使用物理气相沉积(Physical Vapor Deposition，PVD)、等离子体增强型化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)、原子层沉积(Atomic Layer Deposition，ALD)等来形成金属晶种层。一旦已形成金属晶种层，便可在金属晶种层之上形成镀覆掩模(例如，光刻胶)，其中向镀覆掩模中图案化出多个开口以暴露出金属晶种层的一些部分。接下来，例如使用电化学镀覆技术在镀覆掩模的开口中形成局部重布线迹线305。局部重布线迹线305可由铜、铝、镍、钯、它们的合金、它们的组合等形成。在一些实施例中，局部重布线迹线305的部分被形成为处于约0.5μm与约10μm之间的第一厚度Th1。在一些实施例中，局部重布线迹线305被形成为处于约0.5μm与约10μm之间的第一线宽LW1。此外，根据一些实施例，局部重布线迹线305之间的间距可为约0.5μm与约10μm之间的第一间距S1。然而，可使用任何合适的厚度、宽度及间距来形成局部重布线迹线305。
在已形成局部重布线迹线305之后，通过例如使用氧等离子体(oxygen plasma)等进行灰化(ashing)或化学剥除(chemical stripping)工艺来移除镀覆掩模，且暴露出金属晶种层的多个下伏部分。一旦已移除镀覆掩模，便将被暴露出的金属晶种层的部分刻蚀掉。
图4A示出根据一些实施例，在形成局部内连线107的中间步骤中形成局部重布线层堆叠401。根据一些实施例，局部重布线层堆叠401包括多个局部重布线迹线305、多个第一隔离层303、以及多个第一导通孔403。通过重复所述工艺(如以下针对图4B进一步阐述般)，第一导通孔403穿过第一隔离层303的层将局部重布线迹线305连接到彼此。局部重布线迹线305的所述多个层及所述多个第一导通孔403在本文中可被统称为局部金属化层、局部金属化层堆叠、局部导电层、局部导电层堆叠、局部导电重布线层或局部重布线层。所述多个第一隔离层303在本文中可被统称为局部层间钝化层、局部层间隔离层、局部层间介电层、局部钝化层堆叠、局部隔离层堆叠或局部介电层堆叠。局部重布线层堆叠401在本文中也可被称为局部RDL堆叠、局部重布线层或局部内连线堆叠。根据一些实施例，局部重布线层堆叠401可具有处于约10μm与约100μm之间的第一高度H1。一旦已形成局部重布线层堆叠401，便形成用于对局部内连线107进行外部连接的多个外部组件接触件407。外部组件接触件407在本文中可被称为局部内连接触件、局部接触件或外部接触件。
一旦形成，便可使用合适的单体化工艺(例如晶片锯切、激光烧蚀、光刻及刻蚀工艺、或它们的组合等)将局部重布线层堆叠401单体化成局部内连线107的分立组件(discrete component)。举例来说，可最初通过激光烧蚀穿过局部重布线层堆叠401并进入到第一载体衬底301中和/或穿过第一载体衬底301来形成多个单体化间隙405。在已执行激光烧蚀之后，可使用合适的刻蚀工艺(例如湿式刻蚀)来移除第一载体衬底301的位于单体化间隙405的底部处的材料，以完成局部内连线107的单体化。然而，可使用任何合适的单体化工艺和/或多个单体化工艺的组合。
图4B示出根据特定实施例，在局部重布线层堆叠401的单体化之后的局部内连线107中的一者。具体来说，图4B示出局部内连线107由局部重布线迹线305的四个层形成，局部重布线迹线305的所述四个层通过第一隔离层303的层彼此隔开且通过第一导通孔403电连接到彼此。尽管图4A及图4B被示出为具有四个层，但也可在局部重布线层堆叠401中且因此在局部内连线107中形成任何合适数目的局部重布线迹线305的层。
一旦已形成局部重布线迹线305的第一层，便可通过最初在局部重布线迹线305之上形成第一隔离层303的另一层而在局部重布线迹线305的第一层之上且多个期望位置中形成第一导通孔403。然后在第一隔离层303中形成多个开口，以暴露出局部重布线迹线305的处于第一导通孔403的所述多个期望位置中的区域。根据一些实施例，通过使用合适的光刻(例如，沉积及图案化光刻胶)以形成掩模且使用合适的刻蚀工艺(例如，湿式刻蚀、干式刻蚀、或它们的组合等)对第一隔离层303进行刻蚀，在第一隔离层303中形成开口。在将聚合物材料用于第一隔离层303的实施例中，可在例如反应性离子刻蚀(reactive ionetching，RIE)工艺中使用刻蚀化学品(例如，碳氟化合物(CF4)、氢氟烃(CHF3)等)，以在第一隔离层303中形成开口。
一旦已形成开口且已暴露出局部重布线迹线305的多个区域，便可通过开口、在被暴露出的区域之上以及在第一隔离层303的层之上形成晶种层。可在晶种层的顶部上且第一导通孔403的期望位置和/或将在钝化材料之上形成的局部重布线迹线305的附加层的期望位置中形成光刻胶且将光刻胶图案化。然后可使用例如镀覆工艺在光刻胶的图案化开口中形成导电材料，以填充和/或过度填充(overfill)钝化材料中的开口和/或以形成局部重布线迹线305的附加层。然后可通过灰化移除光刻胶且可通过刻蚀移除晶种层的被暴露出的部分。这样一来，第一导通孔403被形成为穿过第一隔离层303且与局部重布线迹线305的下伏层连接和/或局部重布线迹线305的附加层被形成为位于第一隔离层303之上且与第一导通孔403中的一者或多者连接。根据一些实施例，第一导通孔403可具有处于约2μm与约55μm之间的第一临界尺寸CD1。此外，第一导通孔403可具有处于约0.5μm与约30μm之间的第二高度H2。
可以层叠方式形成第一隔离层303的其他层、第一导通孔403、以及局部重布线迹线305的其他层，直到已形成期望的局部重布线层堆叠401的最顶层。一旦已形成最顶层，便可在最顶层之上形成用于对局部内连线107进行外部连接的多个外部组件接触件407和/或多个第一凸块下金属(under-bump metallization，UBM)409。在一些实施例中，第一凸块下金属409被形成为延伸穿过局部重布线层堆叠401的最顶层且与第一导通孔403和/或局部重布线迹线305形成电连接。在此种实施例中，可通过例如以下方法来形成第一凸块下金属409：在局部重布线层堆叠401的最顶层的第一隔离层303中形成开口且然后在开口内以及在第一隔离层303之上形成第一凸块下金属409的导电材料。在一些实施例中，可通过以下方法来形成第一隔离层303中的开口：在第一隔离层303的最顶层之上形成光刻胶；将光刻胶图案化；以及使用合适的刻蚀工艺(例如，湿式刻蚀工艺和/或干式刻蚀工艺)通过图案化光刻胶对第一隔离层303进行刻蚀。
在一些实施例中，第一凸块下金属409包括三层导电材料，例如钛层、铜层及镍层。可利用材料及层的其他布置(例如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置、或者铜/镍/金的布置)来形成第一凸块下金属409。可用于第一凸块下金属409的任何合适的材料或材料的层都完全旨在包括在当前应用的范围内。可使用一种或多种镀覆工艺(例如电镀工艺或无电镀覆工艺)来形成第一凸块下金属409的导电材料，但也可使用其他形成工艺，例如溅镀、蒸镀或PECVD工艺。一旦已形成第一凸块下金属409的导电材料，便可然后通过合适的光刻掩模及刻蚀工艺移除导电材料的部分，以移除不期望的材料。剩余的导电材料形成第一凸块下金属409。在一些实施例中，第一凸块下金属409可具有处于约2μm与约55μm之间的第二临界尺寸CD2。根据一些实施例，第一凸块下金属409可具有处于约20μm与约80μm之间的第一节距P1。再此外，在一些实施例中，第一凸块下金属409可具有处于约2μm与约30μm之间的第三高度H3。
继续参照图4B，根据一些实施例，在第一凸块下金属409之上形成外部组件接触件407。在一些实施例中，外部组件接触件407可为微凸块(μbump)、球栅阵列(ball gridarray，BGA)连接件、焊料球、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersiongold technique，ENEPIG)形成的凸块等。外部组件接触件407可包含导电材料，例如铜、焊料、铝、金、镍、银、钯、锡、类似材料、或它们的组合。在一些实施例中，通过最初通过蒸镀、电镀、印刷、焊料转移、植球等形成焊料层来形成外部组件接触件407。一旦已在第一凸块下金属409上形成焊料层，便可执行回焊，以将材料成形为期望的形状。在外部组件接触件407被形成为铜微凸块的实施例中，外部组件接触件407可具有处于约2μm与约50μm之间的第四高度H4。在外部组件接触件407被形成为焊料微凸块的实施例中，外部组件接触件407可具有处于约2μm与约30μm之间的第四高度H4。然而，任何合适的高度都可用于外部组件接触件407。根据一些实施例，局部内连线107中的每一者包括将外部组件接触件407中的两者或更多者电耦合到彼此的形成在局部内连线107内的局部重布线迹线305和/或第一导通孔403中的一者或多者。
转到图5，此图示出根据一些实施例，在形成集成衬底结构111的中间阶段中的剖视图。根据一些实施例，第二载体衬底501具有涂布在第二载体衬底501的顶表面的第一释放膜503。在一些实施例中，第二载体衬底501由透明材料形成，且可为玻璃载体、陶瓷载体、有机载体等。第一释放膜503可由在涂布工艺中施加到第二载体衬底501的光热转换(Light-To-Heat-Conversion，LTHC)涂布材料形成。一旦施加，LTHC涂布材料便能够在光/辐射(例如激光)的热量下分解，且因此可从形成在其上的结构释放第二载体衬底501。
图5进一步示出在第一释放膜503之上形成多个定位垫505(例如，微凸块定位垫(μbump capture pads))。根据一些实施例，定位垫505可包括晶种层、微凸块垫镀覆层、铜镀覆层、焊料镀覆层、或它们的组合等。可通过最初在第一释放膜503之上形成金属晶种层来形成定位垫505。根据一些实施例，晶种层可包括粘合层及含铜层。粘合层可由钛、氮化钛、钽、氮化钽等形成。含铜层可由实质上纯的铜或铜合金形成。可使用物理气相沉积(PVD)、等离子体增强型化学气相沉积(PECVD)、原子层沉积(ALD)等来形成金属晶种层。一旦已形成金属晶种层，便可在金属晶种层之上形成镀覆掩模(例如，光刻胶)，其中向镀覆掩模中图案化出多个开口以暴露出金属晶种层的一些部分。接下来，例如使用电化学镀覆技术在镀覆掩模的开口中形成定位垫505。定位垫505可由铜、铝、镍、钯、它们的合金、或它们的组合等形成。定位垫505在本文中可被称为导电垫、镀覆垫、凸块垫、或垫。
在已形成定位垫505之后，例如通过例如使用氧等离子体等进行灰化或化学剥除工艺来移除镀覆掩模，且暴露出金属晶种层的下伏部分。一旦已移除镀覆掩模，便将金属晶种层的被暴露出的部分刻蚀掉。
继续参照图6，根据一些实施例，在第一释放膜503之上形成多个第一模塑穿孔(through-molding via，TMV)601。可通过最初在第一释放膜503及定位垫505之上形成第二晶种层(其可类似于金属晶种层)来形成第一模塑穿孔601。一旦已形成第二晶种层，便在第二晶种层之上且因此在第一释放膜503及定位垫505之上沉积第二镀覆掩模(例如光刻胶)(未示出)。一旦已形成第二镀覆掩模，便可将第二镀覆掩模图案化以暴露出第一释放膜503的位于随后将形成第一模塑穿孔601的位置的那些部分。在其中第二镀覆掩模是光刻胶的实施例中，可通过以下方式完成第二镀覆掩模的图案化：在第一模塑穿孔601的多个期望位置中对光刻胶进行曝光且对光刻胶进行显影以移除光刻胶的被暴露出的部分或未被暴露出的部分。然而，可使用任何合适的图案化工艺来将第二镀覆掩模图案化。
一旦已将第二镀覆掩模图案化，便可在第一释放膜503上形成导电材料。导电材料可为例如铜、钛、钨、铝、另一种金属、类似材料、或它们的组合等材料。可通过例如电镀、无电镀覆等沉积工艺形成导电材料。然而，尽管所论述的材料及方法适于形成导电材料，但这些仅为实例。还可使用任何其他合适的材料或任何其他合适的形成工艺(例如CVD或PVD)来形成第一模塑穿孔601。一旦已形成导电材料，便可通过例如使用氧等离子体等进行合适的移除工艺(例如灰化工艺或化学剥除工艺)来移除第二镀覆掩模，且暴露出第二晶种层的下伏部分。一旦已移除第二镀覆掩模，便可将第二晶种层的被暴露出的部分刻蚀掉。在一些实施例中，第一模塑穿孔601可具有处于约5μm与约100μm之间的第五高度H5。然而，任何合适的高度都可用于第一模塑穿孔601。
转到图7，此图示出根据一些实施例的将局部内连线107中的两者放置及贴合到两组定位垫505。然而，可对第一释放膜503形成任何合适数目的定位垫505且可贴合任何合适数目的局部内连线107。在一些实施例中仅贴合一个局部内连线107，且在其他实施例中贴合多于两个局部内连线107。此外，可贴合多于一种类型的局部内连线107。举例来说，所贴合的局部内连线107中的一者或多者可具有多于或可具有少于四个局部重布线迹线305。作为另一实例，所贴合的局部内连线107中的一者或多者可包括一个或多个集成器件，所述一个或多个集成器件与局部内连线107中的其他贴合的局部内连线107中包含的集成器件不同。
可举例来说使用例如拾取及放置工艺将局部内连线107放置在第二载体衬底501上。在一些实施例中，一旦外部组件接触件407的焊料材料与定位垫505进行实体接触，便可执行回焊工艺以将外部组件接触件407的焊料材料接合到定位垫505，且因此将局部内连线107贴合到第二载体衬底501。
然而，尽管上述工艺阐述了使用焊料接合技术来连接局部内连线107，但这旨在为例示性的而非旨在进行限制。相反，可利用任何合适的接合方法(例如金属到金属接合(metal-to-metal bonding)、混合接合(hybrid bonding)、熔合接合(fusion bonding)、这些工艺的组合等)来连接局部内连线107。所有这些方法都完全旨在包括在实施例的范围内。
转到图8，一旦已贴合局部内连线107，便可在局部内连线107中的每一者与第一释放膜503之间的间隙中沉积第一底部填充胶801。第一底部填充胶801可为例如底部填充材料、模塑底部填充胶(molding underfill，MUF)、模塑化合物、环氧树脂、树脂等材料。第一底部填充胶801保护外部组件接触件407及第一凸块下金属409且为局部内连线107提供结构支撑。在一些实施例中，可在沉积之后将第一底部填充胶801固化。
继续参照图9，此图示出根据一些实施例使用包封体901来包封局部内连线107及第一模塑穿孔601。可使用模塑器件来执行包封，或者可使用另一种技术来沉积包封体901。包封体901可为例如模塑化合物，例如环氧模塑化合物(epoxy molding compound，EMC)、树脂、聚酰亚胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚***(PES)、另一种材料、类似材料、或它们的组合。包封体901可环绕和/或覆盖局部内连线107及第一模塑穿孔601。
图10示出根据一些实施例对图9中所示的中间结构执行的平坦化工艺。根据一些实施例，可执行平坦化工艺以从包封体901、局部内连线107和/或第一模塑穿孔601移除多余的材料。可例如使用机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺、或它们的组合等来执行平坦化工艺。平坦化工艺从局部内连线107的背侧移除包封体901的多余部分、第一载体衬底301的多余材料，和/或暴露出第一模塑穿孔601。在平坦化工艺之后，包封体901的表面在处于约5μm与约100μm之间的第六高度H6处与第一模塑穿孔601的表面和/或局部内连线107的表面共面。然而，可使用任何合适的高度。此外，在一些实施例中，在平坦化工艺之后，可在共面表面处暴露出局部内连线107内的局部重布线迹线305和/或第一导通孔403中的一者或多者。在其他实施例中，在共面表面处暴露出局部内连件107的背侧处的第一隔离层303和/或第一载体衬底301的剩余材料。
图11示出根据一些实施例，在形成集成衬底结构111的中间步骤中形成前侧重布线层堆叠1101。在一些实施例中，前侧重布线层堆叠1101包括多个前侧重布线迹线1105、多个第二隔离层1107以及多个第二导通孔1103，第二导通孔1103穿过第二隔离层1107的层将前侧重布线迹线1105连接到彼此。在所示实施例中，前侧重布线层堆叠1101包括由第二隔离层1107的七个层隔开的前侧重布线迹线1105的七个层且包括穿过第二隔离层1107连接前侧重布线迹线1105的第二导通孔1103的六个层。然而，前侧重布线层堆叠1101可包括任何合适数目的前侧重布线迹线1105、第二隔离层1107及第二导通孔1103。可如以上针对局部内连线107所述，使用适于形成局部重布线迹线305、第一隔离层303及第一导通孔403的材料及工艺中的任意者来形成前侧重布线迹线1105、第二隔离层1107及第二导通孔1103。此外，第二隔离层1107的介电材料可都为相同的介电材料或者它们可为不同的介电材料。根据一些实施例，前侧重布线迹线1105在本文中可被称为前侧重布线走线、前侧导电迹线、前侧导电线、或前侧走线。
在图11中所示的实施例中，第二隔离层1107的三个层包含第一介电材料(例如(PBO))(标记为1107a)且第二隔离层1107的四个层包含第二介电材料(例如，模塑化合物)(标记为1107b)。然而，可使用介电材料的任何合适的组合及任何合适的沉积工艺来形成第二隔离层1107。
根据一些实施例，使用第一介电材料(例如，(PBO))且使用沉积工艺(例如旋转涂布工艺)，在包封体901、第一模塑穿孔601和/或局部内连线107的共面表面之上形成第二隔离层1107的第一层。然而，可使用任何合适的材料及工艺来形成第二隔离层1107的第一层。在一些实施例中，使用与第一隔离层303相同的介电材料来形成第二隔离层1107。这样一来，第二隔离层1107的热膨胀系数可与局部内连线107的热膨胀系数大约相同。在其他实施例中，使用与用于形成第一隔离层303的介电材料(例如，PBO)不同的介电材料(例如，模塑化合物)来形成第二隔离层1107。根据一些实施例，第二隔离层1107可具有处于约5μm与约100μm之间的厚度。
可使用如上所述适于在第一隔离层303中形成开口的工艺(例如光刻掩模及刻蚀)中的任意者在第二导通孔1103的多个期望位置中穿过第二隔离层1107形成多个开口。然而，也可使用任何其他合适的工艺(例如激光钻孔)在第二隔离层1107中形成开口。一旦已在第二隔离层1107的第一层中形成开口，便通过开口暴露出第一模塑穿孔601的接触区域和/或局部内连线107背侧处的接触区域。
根据一些实施例，可通过最初在开口中以及在第二隔离层1107的第一层之上形成第三晶种层来形成第二导通孔1103的第一层和/或前侧重布线迹线1105的第一层。可使用如上所述用于形成第二晶种层的材料(例如铜、钛、或它们的组合等)及沉积工艺(例如PVD、CVD、或它们的组合等)中的任意者来形成第三晶种层。一旦已形成第三晶种层，便可使用适于形成第二镀覆掩模的材料(例如光刻胶)及工艺(例如将光刻胶曝光及显影)中的任意者在第三晶种层之上形成第三镀覆掩模且将第三镀覆掩模图案化。第三镀覆掩模被图案化成暴露出第三晶种层的将随后形成第二导通孔1103的第一层和/或前侧重布线迹线1105的第一层的地方的那些部分。然而，可使用任何合适的图案化工艺来将第三镀覆掩模图案化。
一旦已将第三镀覆掩模图案化，便可在开口中以及在第三晶种层的被暴露出的部分之上形成导电材料。导电材料可为例如铜、钛、钨、铝、另一种金属、类似材料、或它们的组合等材料。可通过例如电镀、无电镀覆等沉积工艺形成导电材料。然而，尽管所论述的材料及方法适于形成导电材料，但这些仅为实例。也可使用任何其他合适的材料或任何其他合适的形成工艺(例如CVD或PVD)来形成第二导通孔1103及前侧重布线迹线1105。一旦已形成第二导通孔1103的第一层和/或前侧重布线迹线1105的第一层，便可通过如上所述适于移除镀覆掩模中的任意者的移除工艺(例如，灰化工艺)中的任意者来移除第三镀覆掩模。
一旦已移除第三镀覆掩模，便将第三金属晶种层的被暴露出的部分刻蚀掉，从而穿过第二隔离层1107的第一层和/或在第二隔离层1107的第一层之上且在期望位置中留下第二导通孔1103的第一层和/或前侧重布线迹线1105的第一层。根据一些实施例，第二导通孔1103可具有处于约5μm与约100μm之间的临界尺寸。然而，任何合适的尺寸都可用于第二导通孔1103。在一些实施例中，前侧重布线迹线1105可具有处于约1μm与约100μm之间的临界尺寸。然而，任何合适的尺寸都可用于前侧重布线迹线1105。
一旦已形成第二导通孔1103的第一层和/或前侧重布线迹线1105的第一层，便可以层叠方式形成第二隔离层1107、第二导通孔1103和/或前侧重布线迹线1105的其他层，直到已形成期望的前侧重布线层堆叠1101的最顶层。这样一来，第一模塑穿孔601通过前侧重布线层堆叠1101电耦合到第二导通孔1103和/或前侧重布线迹线1105的最顶层。前侧重布线层堆叠1101的最顶层可为第二隔离层1107的层、前侧重布线迹线1105的层或者第二导通孔1103的层。在图11中所示的实施例中，前侧重布线层堆叠1101的最顶层是前侧重布线迹线1105的层，且第二隔离层1107的最顶两个层是使用第一介电材料(例如(PBO))(标记为1107a)形成。
转到图12，此图示出从图11中所示的中间结构剥离第二载体衬底501以及将中间结构贴合到第三载体衬底1201。根据一些实施例，在第二载体衬底501的剥离之前或之后，将中间结构翻转并接合到第三载体衬底1201，以用于进一步处理。剥离包括在第二载体衬底501之上且在第一释放膜503上投射例如激光或UV光等光，使得第一释放膜503在光的热量下分解，且可移除第二载体衬底501。可在第三载体衬底1201上形成第二释放膜1203，以有利于将前侧重布线层堆叠1101贴合到第三载体衬底1201。第三载体衬底1201及第二释放膜1203可类似于以上针对第二载体衬底501及第一释放膜503的阐述内容。
继续参照图13，此图示出对中间结构执行减薄工艺。减薄工艺通过移除包封体901、第一模塑穿孔601、第一底部填充胶801、定位垫505、外部组件接触件407和/或第一凸块下金属409的材料来减薄中间结构。根据一些实施例，通过减薄工艺移除定位垫505及外部组件接触件407，且通过减薄工艺将包封体901、第一模塑穿孔601、第一底部填充胶801及第一凸块下金属409平坦化，以在中间结构的前侧处形成共面表面。可使用例如以下一种或多种工艺来执行减薄工艺：研磨、化学机械平坦化(CMP)、湿式刻蚀、干式刻蚀、或它们的组合等。在图13中所示的实施例中，移除定位垫505及外部组件接触件407且在中间结构的前侧处暴露出第一凸块下金属409。
图14示出根据一些实施例的用于对集成衬底结构111进行外部连接的背侧重布线层1401的形成。在一些实施例中，背侧重布线层1401包括多个背侧重布线迹线1405、多个第三隔离层1407、以及多个第三导通孔1403，第三导通孔1403穿过第三隔离层1407的层将背侧重布线迹线1405连接到彼此。在所示实施例中，背侧重布线层1401包括由第三隔离层1407的三个层隔开的背侧重布线迹线1405的两个层且包括穿过第三隔离层1407连接背侧重布线迹线1405的第三导通孔1403的两个层。然而，背侧重布线层1401可包括任何合适数目的背侧重布线迹线1405、第三隔离层1407及第三导通孔1403。可使用如上所述适于形成前侧重布线迹线1105、第二隔离层1107及第二导通孔1103的材料及工艺中的任意者来形成背侧重布线迹线1405、第三隔离层1407及第三导通孔1403。根据一些实施例，背侧重布线迹线1405在本文中可被称为背侧重布线走线、背侧导电迹线、背侧迹线、背侧导电线、背侧走线、背侧金属化层、导电特征或导电线。
在图14中所示的实施例中，第三隔离层1407可包含例如第一介电材料(例如(PBO))。根据一些实施例，第三隔离层1407可具有处于约2μm与约50μm之间的厚度。然而，可使用任何合适的材料及任何合适的沉积工艺来形成第三隔离层1407。
根据一些实施例，使用第一介电材料(例如，(PBO))且使用沉积工艺(例如旋转涂布工艺)，在包封体901、第一模塑穿孔601、第一底部填充胶801、第一凸块下金属409的共面表面之上形成第三隔离层1407的第一层。然而，可使用任何合适的材料及工艺来形成第三隔离层1407的第一层。在一些实施例中，使用与局部内连线107的第一隔离层303相同的介电材料来形成第三隔离层1407。这样一来，第三隔离层1407的热膨胀系数可与局部内连线107的热膨胀系数大约相同。在其他实施例中，使用与用于形成第一隔离层303的第一介电材料(例如，PBO)不同的第二介电材料(例如，聚合物材料)来形成第三隔离层1407。根据一些实施例，第三隔离层1407可具有处于约2μm与约50μm之间的厚度。
可使用如上所述适于在隔离层中的任意者中形成开口的工艺(例如光刻掩模及刻蚀)中的任意者在第三导通孔1403的多个期望位置中穿过第三隔离层1407形成多个开口。然而，也可使用任何其他合适的工艺在第三隔离层1407中形成开口。这样一来，通过开口暴露出第一模塑穿孔601及用于对局部内连线107进行外部连接的接触区域(例如，定位垫505、外部组件接触件407或第一凸块下金属409)。在所示实施例中，由于在上述减薄工艺中已移除定位垫505及外部组件接触件407，因此通过开口暴露出局部内连线107的第一凸块下金属409。
根据一些实施例，可通过最初在开口中以及在第三隔离层1407的第一层之上形成第四晶种层来形成第三导通孔1403的第一层和/或背侧重布线迹线1405的第一层。可使用如上所述用于形成晶种层中的任意者的材料(例如铜、钛、或它们的组合等)及沉积工艺(例如PVD、CVD、或它们的组合等)中的任意者来形成第四晶种层。一旦已形成第四晶种层，便可使用适于形成上述镀覆掩模中的任意者的材料(例如光刻胶)及工艺(例如将光刻胶曝光及显影)中的任意者在第四晶种层之上形成第四镀覆掩模且将第四镀覆掩模图案化。第四镀覆掩模被图案化成暴露出第四晶种层的将随后形成第三导通孔1403的第一层和/或背侧重布线迹线1405的第一层的地方的那些部分。然而，可使用任何合适的图案化工艺来将第四镀覆掩模图案化。
一旦已将第四镀覆掩模图案化，便可在开口中以及在第四晶种层的被暴露出的部分之上形成导电材料。导电材料可为例如铜、钛、钨、铝、另一种金属、类似材料、或它们的组合等材料。可通过例如电镀、无电镀覆等沉积工艺来形成导电材料。然而，尽管所论述的材料及方法适于形成导电材料，但这些仅为实例。也可使用任何其他合适的材料或任何其他合适的形成工艺(例如CVD或PVD)来形成第三导通孔1403及背侧重布线迹线1405。一旦已形成第三导通孔1403的第一层和/或背侧重布线迹线1405的第一层，便可通过如上所述适于移除镀覆掩模中的任意者的移除工艺(例如，灰化工艺)中的任意者来移除第四镀覆掩模。
一旦已移除第四镀覆掩模，便将第四晶种层的被暴露出的部分刻蚀掉，从而穿过第三隔离层1407的第一层和/或在第三隔离层1407的第一层之上且在期望位置中留下第三导通孔1403的第一层和/或背侧重布线迹线1405的第一层。这样一来，在通往第一模塑穿孔601及用于对局部内连线107进行外部连接的接触区域的开口内形成第三导通孔1403和/或背侧重布线迹线1405的第一层。在所示实施例中，由于已移除定位垫505及外部组件接触件407，因此第三导通孔1403被形成为直接通往局部内连线107的第一凸块下金属409。这样一来，在第一凸块下金属409与第三导通孔1403之间形成低电阻接触接合(low resistancecontact bond)。根据一些实施例，第三导通孔1403可具有处于约2μm与约55μm之间的临界尺寸。然而，任何合适的尺寸都可用于第三导通孔1403。在一些实施例中，背侧重布线迹线1405可具有处于约0.5μm与约10μm之间的临界尺寸。然而，任何合适的尺寸都可用于背侧重布线迹线1405。
一旦已形成第三导通孔1403的第一层和/或背侧重布线迹线1405的第一层，便可以层叠方式形成第三隔离层1407、第三导通孔1403和/或背侧重布线迹线1405的其他层，直到已形成期望的背侧重布线层1401的最顶层。背侧重布线层1401的最顶层可为第三隔离层1407的层、背侧重布线迹线1405的层或者第三导通孔1403的层。在图14中所示的实施例中，背侧重布线层1401的最顶层是背侧重布线迹线1405的层，且第三隔离层1407的最顶两个层是使用第一介电材料(例如(PBO))形成。
根据一些实施例，一旦已形成第三隔离层1407的最顶层，便在背侧重布线层1401上形成多个第二凸块下金属(UBM)1409及多个外部器件连接件(external deviceconnectors)1411。第二凸块下金属1409延伸穿过第三隔离层1407的最顶层且与第三导通孔1403和/或背侧重布线迹线1405形成电连接。在一些实施例中，可通过例如以下方法来形成第二凸块下金属1409：在第三隔离层1407的最顶层中形成多个开口且然后在第三隔离层1407之上以及在第三隔离层1407中的开口内形成第二凸块下金属1409的导电材料。在一些实施例中，可通过以下方法来形成第三隔离层1407中的开口：在第三隔离层1407之上形成光刻胶；将光刻胶图案化；以及通过使用合适的刻蚀工艺(例如，湿式刻蚀工艺和/或干式刻蚀工艺)对光刻胶图案化来对第三隔离层1407进行刻蚀。
在一些实施例中，第二凸块下金属1409包括三层导电材料，例如钛层、铜层及镍层。可利用材料及层的其它布置(例如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置、或铜/镍/金的布置)来形成第二凸块下金属1409。可用于第二凸块下金属1409的任何合适的材料或材料的层都完全旨在包括在当前应用的范围内。可使用一种或多种镀覆工艺(例如电镀工艺或无电镀覆工艺)来形成第二凸块下金属1409的导电材料，但也可使用其他形成工艺，例如溅镀、蒸镀或PECVD工艺。一旦已形成第二凸块下金属1409的导电材料，便可然后通过合适的光刻掩蔽及刻蚀工艺移除导电材料的部分，以移除不期望的材料。剩余的导电材料形成第二凸块下金属1409。
继续参照图14，根据一些实施例，在第二凸块下金属1409之上形成外部器件连接件1411。在一些实施例中，外部器件连接件1411可为混合凸块(hybrid bump)构造，所述混合凸块构造包括任何期望数目及任何期望的组合的球栅阵列(BGA)连接件、焊料球、受控塌陷芯片连接(C4)凸块、微凸块(例如，μbump)、无电镀镍钯浸金技术(ENEPIG)形成的凸块等。外部器件连接件1411可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似材料、或它们的组合。根据一些实施例，1411可具有处于约20μm与约80μm之间的节距。在一些实施例中，通过最初通过蒸镀、电镀、印刷、焊料转移、植球等形成焊料的层来形成外部器件连接件1411。一旦已在第二凸块下金属1409上形成焊料层，便可执行回焊，以将材料成形为期望的形状。这样一来，根据一些实施例，局部内连线107将外部器件连接件1411中的两者或更多者电耦合到彼此。根据一些实施例，第一模塑穿孔601将位于集成衬底结构111的一侧处的外部器件连接件1411电耦合到位于集成衬底结构111的相对侧处的前侧重布线迹线1105。在一些实施例中，背侧重布线层1401及第一模塑穿孔601将局部内连线107电耦合到位于集成衬底结构111的相对侧处的前侧重布线迹线1105。
转到图15A，此图示出根据一些实施例的晶片形式工艺中的集成衬底结构111的形成。具体来说，图15A以俯视图示出晶片形式工艺可利用圆形晶片1501来形成多个集成衬底结构111。根据一些实施例，可使用晶片级处理技术来形成多个集成衬底结构111。在所示实施例中，在单个晶片中在第三载体衬底1201之上形成四个集成衬底结构111，且稍后将所述四个集成衬底结构111单体化成各别结构。尽管在图15A中示出在单个晶片中形成四个集成衬底结构111的实例，但也可使用任何合适的数目。
图15B示出其中第三载体衬底1201是面板结构的实施例。根据一些实施例，在第三载体衬底1201上形成多个集成衬底结构111。在一些实施例中，可在面板结构中形成九个集成衬底结构111。一旦形成，便可进一步处理面板结构且随后将面板结构单体化成集成衬底结构111的各别结构。一旦单体化，便可将集成衬底结构111用于形成封装器件。在所示实施例中，面板结构可被单体化成九个集成衬底结构111。然而，可在面板结构中形成任何合适数目的集成衬底结构111。在一些实施例中，集成衬底结构111可在进一步处理(例如晶片到晶片接合(wafer-to-wafer bonding)和/或晶片级封装)期间维持晶片形式或面板形式。
继续参照图16，此图示出剥离第三载体衬底1201以及将集成衬底结构111贴合到载带1601(例如，蓝色带(blue tape)、UV膜等)。根据一些实施例，在剥离第三载体衬底1201之前或之后将集成衬底结构111翻转并接合到载带1601，以用于进一步处理。可类似于如上所述用于移除载体衬底中的任意者的工艺来剥离第三载体衬底1201。举例来说，可通过将光投射在第二释放膜1203上来剥离第三载体衬底1201，使得第二释放膜1203在光的热量下分解，且可移除第三载体衬底1201。可在剥离之前或之后将集成衬底结构111翻转并贴合到载带1601。载带1601为背侧重布线层1401的经贴合的表面提供粘合及保护作用两者且使得能够在集成衬底结构111的背侧处进行进一步处理。在一些实施例中，可将集成衬底结构111的晶片或面板翻转并接合到载带1601，以用于进一步处理。
图17示出将内连结构113贴合到集成衬底结构111。内连结构113为集成衬底结构111提供附加布线及稳定性。举例来说，内连结构113可减少集成衬底结构111的翘曲，对于具有大面积(例如，大于约70mm2)的内连结构113尤其如此。
根据一些实施例，内连结构113可为例如中介层(interposer)或“半成品衬底(semi-finished substrate)”，且可不包括有源器件。在一些实施例中，内连结构113包括形成在核心衬底(core substrate)1701上的布线层。核心衬底1701可包含例如味之素构成膜(Ajinomoto build-up film，ABF)、预浸渍复合纤维(pre-impregnated compositefiber)(预浸料(prepreg))材料、环氧树脂、模塑化合物、环氧模塑化合物、玻璃纤维增强树脂材料、印刷电路板(PCB)材料、二氧化硅填料、聚合物材料、聚酰亚胺材料、纸、玻璃纤维、无纺玻璃布(non-woven glass fabric)、玻璃、陶瓷、其他层压物、类似材料、或它们的组合等材料。在一些实施例中，核心衬底1701可为双侧覆铜箔层压(copper-clad laminate，CCL)衬底等。根据一些实施例，核心衬底1701可具有处于约30μm与约2000μm之间的厚度，例如约500μm或约1200μm。
内连结构113可具有形成在核心衬底1701的每一侧上的一个或多个布线结构(routing structure)1703及延伸穿过核心衬底1701的多个穿孔1705。布线结构1703及穿孔1705提供附加的电布线及内连。布线结构1703可包括一个或多个布线层1707及一个或多个层间介电层1709。在一些实施例中，布线层1707和/或穿孔1705可包括一层或多层铜、镍、铝、其他导电材料、类似材料、或它们的组合。在一些实施例中，层间介电层1709可包含例如积层(build-up)材料、ABF、预浸料材料、层压材料、类似于以上针对核心衬底1701所述的材料的另一种材料、类似材料、或它们的组合。尽管内连结构113的所示实施例包括两个布线结构1703且布线结构1703中的每一者包括四个布线层1707，但布线结构1703可包括多于或少于四个布线层1707。根据一些实施例，布线结构1703中的一者可包括比布线结构1703中的另一者多的布线层1707。
在一些实施例中，穿孔1705可包括由导电材料环绕的通孔芯体(via core)1711。通孔芯体1711可为为穿孔1705的导电材料提供结构支撑及保护的填料材料。在一些实施例中，填料材料可为例如模塑材料、环氧树脂、环氧模塑化合物、树脂、包含单体或低聚物的材料(例如丙烯酸酯化氨基甲酸酯(acrylated urethane)、橡胶改性的丙烯酸酯化环氧树脂(rubber-modified acrylated epoxy resin)或多功能单体(multifunctionalmonomer))、类似材料、或它们的组合。在一些实施例中，填料材料可包括颜料或染料(例如，用于染色)或改变流变性(rheology)、改善粘合性或影响通孔芯体1711的其他性质的其他填料及添加剂。在一些实施例中，穿孔1705的导电材料可完全填充穿孔1705，从而省略填料材料。
在一些实施例中，内连结构113可包括形成在内连结构113的一个或多个侧上的钝化层1713。钝化层1713可为例如氮化物、氧化物、聚酰亚胺、低温聚酰亚胺、阻焊剂、或它们的组合等材料。一旦形成，便可将钝化层1713图案化(例如，使用合适的光刻及刻蚀工艺)以暴露出布线层1707的多个部分。
图17进一步示出根据一些实施例，将内连结构113放置成与集成衬底结构111电连接。在实施例中，内连结构113被放置成与已被放置在集成衬底结构111上的多个外部结构连接件1715(external structure connectors)(例如，可回焊凸块)实体接触。可使用例如拾取及放置工艺来放置内连结构113。一旦实体接触，便可利用回焊工艺将集成衬底结构111的外部结构连接件1715接合到内连结构113。在一些实施例中，代替或者除了在集成衬底结构111上形成外部结构连接件1715外，在内连结构113上形成多个外部结构连接件1715。在一些实施例中，不在集成衬底结构111上形成外部结构连接件1715，且使用例如热压接合技术(thermo-compression bonding technique)等直接接合技术将内连结构113接合到集成衬底结构111。然而，可使用任何合适的接合技术。
一旦集成衬底结构111与内连结构113已通过外部结构连接件1715接合在一起，内连结构113便为集成衬底结构111提供额外布线。根据一些实施例，背向集成衬底结构111的多个接触垫通过内连结构113及外部结构连接件1715电耦合到集成衬底结构111。此外，根据一些实施例，面向载带1601的外部器件连接件1411中的一者或多者可通过集成衬底结构111及内连结构113电耦合到背向集成衬底结构111的接触垫中的一者或多者。
在一些实施例中，例如在重构晶片工艺中，将内连结构113贴合到集成衬底结构111的晶片或面板。在其他实施例中，内连结构113维持晶片形式或面板形式，且在晶片到晶片工艺中贴合到集成衬底结构111的晶片或面板。
转到图18，此图示出根据一些实施例的器件重布线模块(device redistributionmodule)1800的形成。一旦已贴合内连结构113，便可通过最初在载带1601之上、沿集成衬底结构111的侧壁、沿内连结构113的侧壁、以及在内连结构113与集成衬底结构111之间的间隙中沉积第二底部填充胶1801来形成器件重布线模块1800。第二底部填充胶1801的实例包括但并不仅限于底部填充材料，例如被暴露出的模塑底部填充胶(exposed moldedunderfill，eMUF)、与被暴露出的模塑化合物结合的底部填充胶、可分配的模塑底部填充胶、模塑化合物、环氧树脂、树脂、或它们的组合等。第二底部填充胶1801可保护外部结构连接件1715且为集成衬底结构111提供结构支撑。在一些实施例中，第二底部填充胶1801可在沉积之后固化和/或可在沉积之后减薄。可例如使用机械研磨或CMP工艺来执行减薄。在一些实施例中，第二底部填充胶1801可沉积在背向集成衬底结构111的布线结构1703之上，所述减薄可暴露出背向集成衬底结构111的钝化层1713的最顶层，且进行刻蚀工艺以暴露出布线层1707。
在当集成衬底结构111是晶片或面板的一部分时内连结构113被贴合到集成衬底结构111的实施例中，可在将结构单体化成多个器件重布线模块1800之前形成第二底部填充胶1801，从而使得第二底部填充胶1801与集成衬底结构111成平面。在内连结构113维持晶片形式或面板形式且在晶片到晶片工艺中被贴合到集成衬底结构111的晶片或面板的实施例中，可通过最初将所述结构单体化成多个分立组件且在分立组件中的一者或两者之上形成第二底部填充胶1801来形成器件重布线模块1800。可利用步骤的任何合适的组合。
图19示出根据一些实施例的将器件重布线模块1800从载带1601单体化及拆卸且进一步示出在器件重布线模块1800之上放置多个半导体器件106。一旦从载带1601移除，便可翻转结构且将结构单体化(例如，通过晶片锯切、激光钻孔、刻蚀、或它们的组合等)成多个器件重布线模块1800。
在一些实施例中，通过拾取及放置工艺将半导体器件106放置在外部器件连接件1411之上。可在将器件重布线模块1800从晶片单体化之后放置半导体器件106。然而，在其他实施例中，也可在晶片的单体化之前，放置且贴合半导体器件106。
图20示出根据一些实施例的***封装100的半导体器件106的接合、第三底部填充胶2001的形成、以及多个外部封装连接件(external package connectors)2003的贴合。半导体器件106可被放置成使得半导体器件106的多个外部接触件1901(例如，接触垫、导电连接件、焊料凸块等)与外部器件连接件1411中的对应的外部器件连接件1411对准。一旦实体接触，便可利用回焊工艺将半导体器件106的外部接触件1901接合到器件重布线模块1800。在一些实施例中，代替或除了在集成衬底结构111的第二凸块下金属1409上形成外部器件连接件1411外，在半导体器件106的外部接触件1901上形成外部器件连接件1411。
在一些实施例中，外部器件连接件1411不形成在集成衬底结构111上，且使用例如热压接合技术等直接接合技术将半导体器件106接合到集成衬底结构111。然而，可使用任何合适的接合技术。图20进一步示出区段115，区段115强调地显示半导体器件106中的两者之间通过局部内连线107中的一者电耦合到彼此的布置。
根据一些实施例，一旦接合，便可在半导体器件106中的每一者与第三隔离层1407的最顶层之间沉积第三底部填充胶2001。第三底部填充胶2001也可至少部分地环绕外部器件连接件1411和/或第二凸块下金属1409。第三底部填充胶2001可为例如模塑化合物、环氧树脂、底部填充胶、模塑底部填充胶(MUF)、树脂等材料，且可类似于上述任何其他底部填充胶。在一些情况下，半导体器件106通过局部内连线107至少部分地连接到彼此。
在单体化之前贴合半导体器件106的实施例中，一旦已形成第三底部填充胶2001，便可将晶片单体化。在一些实施例中，可在形成外部封装连接件2003之前将晶片单体化成多个***封装100，但也可在形成外部封装连接件2003之后将晶片单体化。
一旦已形成第三底部填充胶2001，便可在***封装100的背侧处形成外部封装连接件2003。可在背向集成衬底结构111的布线层1707的最顶层的被暴露出的部分上形成外部封装连接件2003。最顶层的这些被暴露出的部分在本文中可被称为内连结构113的外部接触垫。在一些实施例中，在内连结构113的外部接触垫上形成UBM，且在UBM之上形成外部封装连接件2003。外部封装连接件2003可为例如接触凸块(contact bump)或焊料球，但也可利用任何合适类型的连接件。在外部封装连接件2003是接触凸块的实施例中，外部封装连接件2003可包含：例如锡等材料；或者例如银、无铅锡或铜等其他合适的材料。在外部封装连接件2003是焊料球的实施例中，可通过最初使用例如蒸镀、电镀、印刷、焊料转移、植球等此种技术在外部封装连接件2003的期望位置中形成焊料层来形成外部封装连接件2003。一旦已在期望位置中形成焊料层，便可执行回焊，以将材料成形为用于外部封装连接件2003的期望的凸块形状。在一些实施例中，外部封装连接件2003可类似于上述外部结构连接件1715和/或外部器件连接件1411。
图21示出根据另一实施例的形成集成衬底结构111的另一方法。具体来说，图21示出使用根据此实施例形成的集成衬底结构111的***封装100的区段115的放大图，其中图21的区段115与图20中强调地显示的区段115对应。
在形成集成衬底结构111的此实施例中，省略了用于移除定位垫505及外部组件接触件407(如以上针对图13所述)的减薄工艺。这样一来，在形成集成衬底结构111的此实施例方法中，除了在第一底部填充胶801、第一模塑穿孔601及包封体901之上形成第三隔离层1407的第一层外还在定位垫505之上形成第三隔离层1407的第一层。此外，除了在第一模塑穿孔601之上形成背侧重布线层1401的第三导通孔1403外还在定位垫505之上形成电耦合到定位垫505的背侧重布线层1401的第三导通孔1403。这样一来，根据可选方法，通过接合在定位垫505与第一凸块下金属409之间的外部组件接触件407(例如，焊料接头)能够将局部内连线107电耦合到背侧重布线层1401。
转到图22，此图示出根据其他实施例的局部内连线107。图22中所示的局部内连线107类似于图4B中的局部内连线107；然而，在局部重布线层堆叠401中形成有第四隔离层2201，而非第一隔离层303。此外，根据这些其他实施例中的任意者形成的局部内连线107可用于在本文中所公开实施例中的任意者中以形成集成衬底结构111。
在图22中且一起参照图3、图4A及图4B，使用层压工艺在第一载体衬底301之上形成第四隔离层2201的第一层，以在第一载体衬底301之上形成介电材料的层压片材(laminate sheet)，而形成第一隔离层303的第一层。可使用例如模塑化合物、味之素构成膜(ABF)、内部具有填料或纤维的预浸渍(预浸料)材料、环氧树脂、酚醛酯(phenolicester)、氰酸酯(cyanate ester)、苯酚(phenol)、填料、玻璃纤维、这些材料的组合等材料形成介电层压片材。此外，层压工艺可包括例如传递模塑、旋转涂布、层压、CVD、类似工艺、或它们的组合等工艺。一旦放置，介电层压片材便会承受用于将介电层压片材层压到第一载体衬底301的表面的工艺条件(例如，温度、压力、时间)。一旦层压，便可执行可选的减薄工艺来将第四隔离层2201的表面平坦化。减薄工艺可包括任何合适的减薄工艺，例如CMP、研磨、湿式刻蚀、干式刻蚀、或它们的组合等。在一些实施例中，第四隔离层2201可具有处于约0.5μm与约30μm之间的厚度。然而，可利用任何合适的材料、工艺及厚度来形成第四隔离层2201。
可类似于以上针对图3所述的工艺在第四隔离层2201的第一层之上形成局部重布线迹线305的第一层。一旦已形成局部重布线迹线305的第一层，便可在局部重布线迹线305之上形成第二模塑穿孔(TMV)2203的第一层。可以类似于上述用于形成第一模塑穿孔601的工艺通过最初形成晶种层、光刻胶、光刻工艺及镀覆工艺来形成第二模塑穿孔2203。根据一些实施例，第二模塑穿孔2203可被形成为如以上针对第一导通孔403所述的第二临界尺寸CD1及第二高度H2。然而，可使用任何合适的临界尺寸及任何合适的高度。
一旦已形成第二模塑穿孔2203的第一层，便可在第二模塑穿孔2203之上形成第四隔离层2201的第二层。根据一些实施例，可使用层压工艺来形成第四隔离层2201的第二层，以包封第二模塑穿孔2203，但也可利用任何合适的方法。在一些实施例中，在第二模塑穿孔2203的被暴露出的表面及第四隔离层2201的第一层的被暴露出的表面之上放置介电材料的第二层压片材。可使用如上所述适于形成第一层压片材的介电材料及工艺中的任意者来形成第二层压片材。在一些实施例中，第二层压片材具有与用于形成第一层压片材的介电材料相同的介电材料，但它们也可不同。一旦放置，便将第二介电层压片材层压到第二模塑穿孔2203的被暴露出的表面及第四隔离层2201的第一层的被暴露出的表面。一旦层压，便可执行减薄工艺，将具有第二模塑穿孔2203的第四隔离层2201的第二层的表面平坦化。这样一来，在第四隔离层2201的第二层的平坦化表面处暴露出第二模塑穿孔2203。
另外，可通过层叠方式形成局部重布线迹线305、第二模塑穿孔2203及第四隔离层2201的其他层，直到已形成局部重布线层堆叠401的最上层。在所示实施例中，最顶层包括包封在第四隔离层2201的层中的第二模塑穿孔2203的层。同样在所示实施例中示出，在局部重布线层堆叠401中形成五层第四隔离层2201、四层局部重布线迹线305及四层第二模塑穿孔2203。然而，可在局部重布线层堆叠401中形成任何合适数目的这些层，且这些层中的任意者可用作局部重布线层堆叠401的最上层。
图22进一步示出根据一些实施例的多个第一凸块下金属409及多个外部组件接触件407的形成。一旦已形成局部重布线层堆叠401的最上层，便可类似于如上所述在第一导通孔403之上形成第一凸块下金属409而在最上层处在第二模塑穿孔2203的被暴露出的表面之上形成第一凸块下金属409。一旦已形成第一凸块下金属409，便可如上所述在第一凸块下金属409之上形成外部组件接触件407。根据一些实施例，局部内连线107中的每一者包括形成在将外部组件接触件407中的两者或更多者电耦合到彼此的局部内连线107内的局部重布线迹线305和/或第二模塑穿孔2203中的一者或多者。
在局部内连线107的再一些实施例中，局部重布线层堆叠401可包括任何合适数目及任何合适的组合的第一隔离层303及第四隔离层2201的层。举例来说，局部重布线层堆叠401的第一层和/或最顶层可为第一隔离层303的层且局部重布线层堆叠401的其余层可为第四隔离层2201的层。作为另一实例，局部重布线层堆叠401的第一层和/或最顶层可包括第四隔离层2201的层且局部重布线层堆叠401的其余层可包括第一隔离层303的层。这些实例旨在为例示性的而非旨在进行限制。相反，可使用第一隔离层303及第四隔离层2201的层的任何合适的组合来形成局部重布线层堆叠401。所有这些组合都完全旨在包括在实施例的范围内。一旦已形成局部重布线层堆叠401，便可如以上针对图4A及图4B所述将局部重布线层堆叠401单体化成局部内连线107的多个各别组件。
尽管以上阐述了形成局部重布线层堆叠401的几种方法，但这些方法旨在为例示性的而非旨在进行限制。相反，可利用任何合适的方法来形成局部重布线层堆叠401。举例来说，可使用镶嵌工艺来形成局部重布线迹线305，在镶嵌工艺中，利用光刻技术对第一隔离层303的相应层(例如，低介电常数(low-k)介电材料)进行图案化及刻蚀，以形成与局部重布线迹线305和/或第一导通孔403的期望图案对应的沟槽。可沉积可选的扩散阻挡层和/或可选的粘合层且可利用导电材料(例如铜)填充沟槽。阻挡层的合适材料包括钛、氮化钛、钽、氮化钽、或其他替代物，且导电材料的合适材料包括铜、银、金、钨、铝、或它们的组合等。在实施例中，可通过沉积铜或铜合金的晶种层以及通过电镀填充沟槽来形成局部重布线迹线305。可使用化学机械平坦化(CMP)来从第一隔离层303的表面移除多余的导电材料且将所述表面平坦化以用于后续处理。所有这些方法都完全旨在包括在实施例的范围内。
本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(Three Dimensional，3D)封装或3DIC器件进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试垫，以使得能够对3D封装或3DIC器件进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可接合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率并降低成本。
实施例可实现包括生产高度集成的SoIS封装的优点，所述高度集成的SoIS封装在非常小的占用空间中具有非常低的电阻(resistance)及非常低的延迟(latency)设计且具有高组件及电路板等级可靠性(high component and board level reliability)。在减薄工艺移除定位垫505且外部组件接触件407及第三导通孔1403直接接合到第一凸块下金属409的实施例中，集成衬底结构111及局部内连线107在连接的半导体器件106(例如，芯片到芯片、芯片到存储器等)之间提供非常低的电阻及非常低的延迟的内连线。这样一来，即使对于大于或等于2.0个母版(reticle)的组件大小、大于或等于70mm2(例如，70mm*70mm)的封装大小，且凸块节距小于或等于约130μm，***封装100也能抵抗芯片封装集成(chippackage integration，CPI)及电迁移(electro-migration，EM)问题(例如，隅角C4凸块疲劳(bump fatigue)、C4接头良率和/或类似问题)。在省略了减薄工艺的形成集成衬底结构111的实施例中，对于高度集成的***封装的生产来说，生产时间得到减少且生产成本得到最小化，与此同时仍然在小的占用空间中为连接的半导体器件提供低电阻及低延迟路径。这样一来，***封装100可用于以高数据速率、高带宽需求及低延迟运行的高级网络(advanced networking)及服务器应用(例如，高性能计算(high performance computing，HPC)、人工智能(Artificial Intelligence，AI)等)。再此外，利用在硅制作环境中的制作期间使用的晶片级技术，还可实现提高***封装可靠性以及高衬底良率。
根据实施例，一种半导体***封装的制造方法包括：在第一载体衬底之上形成多个导电垫；将局部有机内连线接合到所述多个导电垫，其中所述局部有机内连线包括第二载体衬底；将所述局部有机内连线及所述多个导电垫包封在模塑化合物中；通过将所述模塑化合物与所述局部有机内连线的钝化材料平坦化来移除所述第二载体衬底；形成与所述模塑化合物相邻的第一重布线层；形成与所述第一重布线层相邻的第一外部连接件；以及在所述第一重布线层之上形成第二外部连接件，所述第二外部连接件通过局部重布线走线电耦合到所述第一外部连接件，所述局部重布线走线嵌置在所述局部有机内连线的所述钝化材料内。在所述制造方法的实施例中，形成所述第一重布线层包括：从所述局部有机内连线的凸块下金属移除所述多个导电垫；以及形成所述第一重布线层的多个导电特征至所述凸块下金属。在所述制造方法的实施例中，形成所述第一重布线层包括形成所述第一重布线层的多个导电特征至所述多个导电垫。在所述制造方法的实施例中，所述局部重布线走线具有至少0.5μm的厚度。在所述制造方法的实施例中，所述局部重布线走线具有至少2μm的第一临界尺寸。在所述制造方法的实施例中，接合所述局部有机内连线包括对所述局部有机内连线的多个焊料接触件执行焊料回焊。在实施例中，所述制造方法还包括：与所述多个导电垫相邻地在所述第一载体衬底之上形成穿孔；将所述穿孔与所述局部有机内连线及所述多个导电垫一起包封在所述模塑化合物中；形成与所述局部有机内连线的背侧相邻的第二重布线层，所述第二重布线层通过所述穿孔电耦合到所述第一重布线层；以及将外部连接件贴合到所述第二重布线层，所述外部连接件电耦合到所述局部有机内连线。
在另一实施例中，一种半导体***封装的制造方法包括：在载体衬底之上形成第一定位垫及第二定位垫；将局部内连线贴合到所述第一定位垫及所述第二定位垫，所述第一定位垫通过嵌置在所述局部内连线的钝化材料内的局部导电迹线电耦合到所述第二定位垫；在所述局部内连线之上形成电耦合到所述局部内连线的背侧重布线层；在所述背侧重布线层之上形成第一外部连接件；以及在所述背侧重布线层之上形成第二外部连接件，所述第二外部连接件通过所述局部导电迹线电耦合到所述第一外部连接件。在所述制造方法的实施例中，贴合所述局部内连线包括将所述第一定位垫接合到所述局部内连线的第一凸块下金属以及将所述第二定位垫接合到所述局部内连线的第二凸块下金属。在所述制造方法的实施例中，所述接合包括在所述局部内连线的第一外部接触件与所述第一定位垫之间以及在所述局部内连线的第二外部接触件与所述第二定位垫之间执行焊料回焊。在所述制造方法的实施例中，形成所述背侧重布线层还包括在所述第一凸块下金属之上形成电耦合到所述第一凸块下金属的第一重布线走线以及在所述第二凸块下金属之上形成电耦合到所述第二凸块下金属的第二重布线走线。在所述制造方法的实施例中，形成所述第一重布线走线及所述第二重布线走线还包括：移除所述第一定位垫、所述第二定位垫、所述第一外部接触件及所述第二外部接触件；形成与所述第一凸块下金属接触的所述第一重布线走线；以及形成与所述第二凸块下金属接触的所述第二重布线走线。在所述制造方法的实施例中，形成所述第一重布线走线及所述第二重布线走线还包括：在所述第一定位垫之上形成电耦合到所述第一定位垫的所述第一重布线走线；以及在所述第二定位垫之上形成电耦合到所述第二定位垫的所述第二重布线走线。在实施例中，所述制造方法还包括：与所述第一定位垫相邻地在所述载体衬底之上形成模塑穿孔；通过将所述模塑穿孔与所述局部内连线的所述钝化材料平坦化来从所述局部内连线的背侧移除支撑衬底；在所述模塑穿孔之上形成前侧重布线层，所述模塑穿孔将所述前侧重布线层电耦合到所述背侧重布线层；以及在所述背侧重布线层之上形成第三外部连接件，所述第三外部连接件通过所述模塑穿孔电耦合到所述前侧重布线层。在实施例中，所述制造方法还包括：将内连线结构贴合到所述前侧重布线层的与所述模塑穿孔相对的侧。
在根据又一实施例，一种半导体***封装包括：局部有机内连线，包括嵌置在钝化材料中的局部导电迹线；背侧重布线层，位于所述局部有机内连线之上，所述背侧重布线层电耦合到所述局部有机内连线；第一外部连接件，通过所述背侧重布线层电耦合到所述局部有机内连线；以及第二外部连接件，通过所述背侧重布线层电耦合到所述局部有机内连线，所述第二外部连接件通过所述局部导电迹线电耦合到所述第一外部连接件。在所述半导体***封装的实施例中，所述局部有机内连线还包括：第一凸块下金属，将所述第一外部连接件电耦合到所述局部导电迹线；以及第二凸块下金属，将所述第二外部连接件电耦合到所述局部导电迹线。在所述半导体***封装的实施例中，所述局部有机内连线还包括：第一定位垫，将所述第一凸块下金属电耦合到所述背侧重布线层；以及第二定位垫，将所述第二凸块下金属电耦合到所述背侧重布线层。在所述半导体***封装的实施例中，所述第一凸块下金属及所述第二凸块下金属与所述背侧重布线层实体接触。在实施例中，所述半导体***封装还包括：模塑穿孔，嵌置在所述钝化材料中；前侧重布线层，与所述模塑穿孔相邻，所述模塑穿孔将所述前侧重布线层电耦合到所述背侧重布线层；以及第三外部连接件，位于所述背侧重布线层之上，所述第三外部连接件通过所述模塑穿孔电耦合到所述前侧重布线层。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种半导体***封装的制造方法，包括：
在第一载体衬底之上形成多个导电垫；
将局部有机内连线接合到所述多个导电垫，其中所述局部有机内连线包括第二载体衬底；
将所述局部有机内连线及所述多个导电垫包封在模塑化合物中；
通过将所述模塑化合物与所述局部有机内连线的钝化材料平坦化来移除所述第二载体衬底；
形成与所述模塑化合物相邻的第一重布线层；
形成与所述第一重布线层相邻的第一外部连接件；以及
在所述第一重布线层之上形成第二外部连接件，所述第二外部连接件通过局部重布线走线电耦合到所述第一外部连接件，所述局部重布线走线嵌置在所述局部有机内连线的所述钝化材料内。
2.根据权利要求1所述的制造方法，其中形成所述第一重布线层包括：
从所述局部有机内连线的凸块下金属移除所述多个导电垫；以及
形成所述第一重布线层的多个导电特征至所述凸块下金属。
3.根据权利要求1所述的制造方法，其中形成所述第一重布线层包括形成所述第一重布线层的多个导电特征至所述多个导电垫。
4.根据权利要求1所述的制造方法，还包括：
与所述多个导电垫相邻地在所述第一载体衬底之上形成穿孔；
将所述穿孔与所述局部有机内连线及所述多个导电垫一起包封在所述模塑化合物中；
形成与所述局部有机内连线的背侧相邻的第二重布线层，所述第二重布线层通过所述穿孔电耦合到所述第一重布线层；以及
将外部连接件贴合到所述第二重布线层，所述外部连接件电耦合到所述局部有机内连线。
5.一种半导体***封装的制造方法，包括：
在载体衬底之上形成第一定位垫及第二定位垫；
将局部内连线贴合到所述第一定位垫及所述第二定位垫，所述第一定位垫通过嵌置在所述局部内连线的钝化材料内的局部导电迹线电耦合到所述第二定位垫；
在所述局部内连线之上形成电耦合到所述局部内连线的背侧重布线层；
在所述背侧重布线层之上形成第一外部连接件；以及
在所述背侧重布线层之上形成第二外部连接件，所述第二外部连接件通过所述局部导电迹线电耦合到所述第一外部连接件。
6.根据权利要求5所述的制造方法，其中贴合所述局部内连线包括将所述第一定位垫接合到所述局部内连线的第一凸块下金属以及将所述第二定位垫接合到所述局部内连线的第二凸块下金属。
7.根据权利要求6所述的制造方法，其中所述接合包括在所述局部内连线的第一外部接触件与所述第一定位垫之间以及在所述局部内连线的第二外部接触件与所述第二定位垫之间执行焊料回焊。
8.根据权利要求7所述的制造方法，其中形成所述背侧重布线层还包括在所述第一凸块下金属之上形成电耦合到所述第一凸块下金属的第一重布线走线以及在所述第二凸块下金属之上形成电耦合到所述第二凸块下金属的第二重布线走线。
9.一种半导体***封装，包括：
局部有机内连线，包括嵌置在钝化材料中的局部导电迹线；
背侧重布线层，位于所述局部有机内连线之上，所述背侧重布线层电耦合到所述局部有机内连线；
第一外部连接件，通过所述背侧重布线层电耦合到所述局部有机内连线；以及
第二外部连接件，通过所述背侧重布线层电耦合到所述局部有机内连线，所述第二外部连接件通过所述局部导电迹线电耦合到所述第一外部连接件。
10.根据权利要求9所述的半导体***封装，其中所述局部有机内连线还包括：
第一凸块下金属，将所述第一外部连接件电耦合到所述局部导电迹线；以及
第二凸块下金属，将所述第二外部连接件电耦合到所述局部导电迹线。
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