CN113133178B - 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法 - Google Patents

具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法 Download PDF

Info

Publication number
CN113133178B
CN113133178B CN201911412392.1A CN201911412392A CN113133178B CN 113133178 B CN113133178 B CN 113133178B CN 201911412392 A CN201911412392 A CN 201911412392A CN 113133178 B CN113133178 B CN 113133178B
Authority
CN
China
Prior art keywords
layer
stack
layer stack
arrangement
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911412392.1A
Other languages
English (en)
Other versions
CN113133178A (zh
Inventor
米凯尔·图奥米宁
辛利宁
郑惜金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&S China Co Ltd
Original Assignee
AT&S China Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&S China Co Ltd filed Critical AT&S China Co Ltd
Priority to CN201911412392.1A priority Critical patent/CN113133178B/zh
Priority to CN202410180431.4A priority patent/CN118102575A/zh
Priority to US17/247,504 priority patent/US11670613B2/en
Priority to EP20214441.6A priority patent/EP3846598A1/en
Publication of CN113133178A publication Critical patent/CN113133178A/zh
Application granted granted Critical
Publication of CN113133178B publication Critical patent/CN113133178B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10204—Dummy component, dummy PCB or template, e.g. for monitoring, controlling of processes, comparing, scanning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2081—Compound repelling a metal, e.g. solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

提供了布置结构(100)、制造部件承载件的方法以及部件承载件，该布置结构包括：中心承载件结构(102)，该中心承载件结构具有正面(104)和背面(106)；第一层堆叠体(108)，该第一层堆叠体具有第一表面结构(110)，该第一表面结构由与第一层堆叠体(108)的内部不同的另一材料制成并且被附接至正面(104)的第一释放层(112)覆盖；第二层堆叠体(114)，该第二层堆叠体被附接至背面(106)的第二释放层(118)覆盖。

Description

具有中心承载件和两个相反的层堆叠体的布置结构、部件承 载件及制造方法
技术领域
本发明涉及具有中心承载件和两个相反的层堆叠体的布置结构(arrangement，布置、布置方式、装置)、部件承载件以及制造方法。
背景技术
在配备有一个或多个电子部件的部件承载件的产品功能不断增多和这样的电子部件的日益微型化以及待安装在部件承载件诸如印刷电路板上的部件的数量不断上涨的情况下，越来越多地采用具有若干部件的日益更强大的阵列状部件或封装件，该阵列状部件或封装件具有多个接触部或连接件，在这些接触部之间的间隔越来越小。移除运作期间由这样的电子部件和部件承载件自身产生的热成为日益明显的问题。同时，部件承载件应是机械稳固和电可靠的，以便在即使恶劣的条件下也能够运作。所有这些要求与部件承载件及其构成成分的持续小型化密切相关。
而且，可能有利的是提供一种具有非对称积层、不易于翘曲的部件承载件。同时，应在小的努力的情况下适当保护部件承载件免受腐蚀和形成不期望的导电路径。
因此，可能需要具有非对称积层的部件承载件，该部件承载件不易翘曲并且可以以简单并可靠的方式进行制造。
发明内容
根据本发明的实施方式，提供了一种布置结构，该布置结构包括：中心承载件结构，该中心承载件结构具有正面和背面；第一层堆叠体，该第一层堆叠体具有第一表面结构，该第一表面结构由与第一层堆叠体的内部不同的另一材料制成(特别是由与第一层堆叠体的布置在该第一层堆叠体的内部而没有表面接近第一层堆叠体的主表面的所有层结构不同的另一材料制成)并被附接至正面的第一释放层覆盖；以及第二层堆叠体，该第二层堆叠体被附接至背面的第二释放层覆盖。
根据本发明的另一示例性实施方式，提供了一种制造部件承载件的方法，其中，该方法包括：提供具有第一表面结构的第一层堆叠体，该第一层表面结构由与第一层堆叠体的内部不同的另一材料制成(特别是由与第一层堆叠体的布置在该第一层堆叠体的内部而没有表面接近第一层堆叠体的主表面的所有层结构不同的另一材料制成)；将第一层堆叠体的第一表面结构连接到中心承载件结构的正面，使得第一释放层位于第一表面结构与正面之间；以及将第二层堆叠体连接到中心承载件结构的背面，使得第二释放层位于第二层堆叠体与背面之间。
根据本发明的又一示例性实施方式，提供了一种部件承载件，该部件承载件包括层堆叠体并且具有：对称堆叠体部分；在对称堆叠体部分的一侧上的非对称堆叠体部分；在对称堆叠体部分的主表面上的焊接掩模和表面涂层(finish，保护层、修整、抛光)；以及在非对称堆叠体部分的相反的主表面上的另外的焊接掩模和另外的表面涂层，其中，至少一种材料性质在焊接掩模与另外的焊接掩模之间是不同的，并且/或者至少一种材料性质在表面涂层与另外的表面涂层之间是不同的。
在本申请的上下文中，术语“部件承载件”可以特别地表示能够在其上和/或在其中容纳一个或多个部件以提供机械支撑和/或电气连接的任何支撑结构。换句话说，部件承载件可以被配置成用于部件的机械和/或电子承载件。特别地，部件承载件可以是印刷电路板、有机内插物和IC(集成电路)基板中的一种。部件承载件还可以是将上面所提及类型的部件承载件中的不同部件承载件组合的混合板。
在本申请的上下文中，术语“层结构”可以特别地表示连续层、图案化层或公共平面内的多个非连续岛。
在本申请的上下文中，术语“堆叠体”可以特别地表示平行地安装在彼此顶部上的多个平面层结构的布置结构。
在本申请的上下文中，术语“释放层”可以特别地表示平坦的结构，诸如膜或片，其可以连接(特别是层压)到层堆叠体的表面，并且相对于堆叠体材料和/或承载件结构的材料粘合性差。例如，这样的释放层可以是聚四氟乙烯(PTFE、特氟隆)层或者可以是由蜡制材料制成的层。由于这些材料性质，在形成期望的层积层之后，可以例如通过分层或剥离容易地从承载件结构移除堆叠体或部件承载件。
在本申请的上下文中，术语“表面结构”可以特别地表示在相应的堆叠体的表面处的、与堆叠体的内部内的层结构即没有表面接近堆叠体的层结构的材料不同的本体或材料(并且优选地为图案化的层)。优选地，这样的表面结构可以是焊接掩模或焊接抗蚀剂，即电绝缘材料。替代性地，这样的表面结构还可以是导电材料(例如表面涂层)。
在本申请的上下文中，术语“中心承载件结构”可以特别地表示在堆叠体的非对称积层期间用于承载层堆叠体但不形成容易制造的部件承载件的一部分的临时承载件。例如，这样的中心承载件结构可以是板，诸如芯(例如，由完全固化的芯材料制成)。替代性地，中心承载件结构可以是箔或片或另外的层堆叠体。板状承载件结构的两个相反的主表面可以用于在其上附接相应的层堆叠体，使得该承载件结构可以用于在另外的处理期间，特别是在另外的层积层期间机械地支撑层堆叠体。
根据本发明的实施方式，提供了一种布置结构，该布置结构由中心承载件结构和在中心承载件结构的相反的主表面上的两个(优选地层压的)层堆叠体组成。有利地，释放层附接在层堆叠体的外部主表面处，在该外部主表面处，层堆叠体与中心承载件结构连接以在完成部件承载件的制造之后基于所述层堆叠体简化分层。在将相应的层堆叠体附接到承载件结构之前以及在将释放层形成或附接至相应的层堆叠体之前，可以已经在相应的层堆叠体的释放层侧上和在相应的释放层下方形成相应的表面结构(特别是焊接掩模)。通过采取这种措施，焊接掩模(或材料的与堆叠体的其余部分不同的另一表面结构)还可以在处理该布置结构期间(特别是在布置结构层面上的另外的层积层期间)通过释放层进行保护并位于布置结构内部。而且，在制造期间的非常早的阶段就已经可以由于相应的表面结构(例如焊接掩模)而创建适当的腐蚀保护，使得可以获得可靠的部件承载件。此外，在将层堆叠体附接到承载件结构之后在布置结构的露出的相反的主表面上执行另外的积层允许形成其中翘曲可以被大大抑制的非对称部件承载件，因为可以在该布置结构的两个相反的主表面上对称地形成附加的非对称层结构。高度有利地，这可以与在将初始对称的层堆叠体附接到中心承载件结构的时间点设置该初始对称的层堆叠体相结合，因为这种类型的层结构也可以在低的翘曲趋势情况下形成。
接下来，将说明布置结构、部件承载件和方法的另外的示例性实施方式。
此外，提供了一种制造优选具有非对称的积层的部件承载件的方法，其中，该方法包括：提供或层压例如具有带有第一释放层(优选地在第一表面结构上)的表面的层压的(优选地对称的)第一层堆叠体，提供或层压例如具有带有第二释放层(优选地在第二表面结构上)的表面的层压的(优选地对称的)第二层堆叠体；将第一释放层附接到中心承载件的正面，将第二释放层附接到中心承载件的背面；可选地将至少一个另外的层结构连接至第一层堆叠体和第二层堆叠体的每个露出表面(优选地对称地在第一层堆叠体和第二层堆叠体上)；以及之后，在第一释放层处使第一层堆叠体与中心承载件分离，从而获得至少一个第一非对称部件承载件，并且在第二释放层处使第二层堆叠体与中心承载件分离，从而获得至少一个第二非对称部件承载件。
在实施方式中，第一层堆叠体是层压的层堆叠体。对应地，第二层堆叠体可以是层压的层堆叠体。换句话说，相应的层堆叠体可以是通过施加压力和/或热而连接的一系列堆叠的电绝缘层结构和/或导电层结构。
在实施方式中，第一表面结构是第一焊接掩模。对应地，该方法可以包括提供第一焊接掩模作为第一表面结构。在本申请的上下文中，术语“焊接掩模”可以特别地表示介电材料，介电材料可以选择性地施加在部件承载件或层堆叠体的仅特定表面部分上，以保护免受氧化或腐蚀并确保没有建立不期望的电连接。更具体地，焊接掩模或焊接停止掩模或焊接抗蚀剂可以是聚合物的薄漆状层，可以将该薄漆状层施加到印刷电路板(PCB)的铜迹线以保护免受氧化并防止在紧密间隔的焊盘之间形成焊桥。特别地，在焊接期间，焊接掩模的表面可以基本上不被焊接材料润湿。特别地，就表面处理而言，可以将电绝缘焊接掩模或抗蚀剂施加到层堆叠体或部件承载件的一个或两个相反的主表面。例如，可以在整个主表面上形成诸如焊接抗蚀剂，然后对焊接抗蚀剂的层进行图案化，以露出一个或多个导电表面部分，该一个或多个导电表面部分将用于将部件承载件电耦合到电子***。部件承载件的仍然覆盖有焊接抗蚀剂的表面部分特别是含有铜的表面部分可以被有效地保护免受氧化或腐蚀。
在实施方式中，第二层堆叠体具有第二表面结构，该第二表面结构由与第二层堆叠体的内部不同的另一材料制成(特别是由与第二层堆叠体的布置在该第二层堆叠体的内部而没有表面接近第二层堆叠体的主表面的所有层结构不同的另一材料制成)并且被第二释放层覆盖。对应地，该方法可以包括：提供具有第二表面结构的第二层堆叠体，该第二表面结构由与第二层堆叠体的内部不同的另一材料制成；以及将第二层堆叠体的第二表面结构连接至第二释放层。特别地，第二表面结构可以是第二焊接掩模。对应地，该方法可以包括提供第二焊接掩模作为第二表面结构。因此，第二层堆叠体的构成成分可以与第一层堆叠体的构成成分对应，优选地可以与第一层堆叠体的构成成分相同。这可以有效地抑制翘曲。
在实施方式中，第一层堆叠体和第二层堆叠体中的至少一者是对称堆叠体(特别是在将相应的层堆叠体直接组装在承载件结构上之后)。因此，第一层堆叠体和第二层堆叠体中的任一者可以由相对于在相应的层堆叠体中竖直居中定位的水平面基本对称地布置的导电层结构和电绝缘层结构组成。结果，可以为第一层堆叠体和第二层堆叠体中的每一者各个地保证低翘曲。在一个或多个部件被嵌入在相应的层堆叠体中的传统更关键的场景中，甚至也可以获得这样的对称的层堆叠体的低翘曲趋势。
还可能的是第一层堆叠体和第二层堆叠体中的至少一者是非对称堆叠体。在将两个对称堆叠体连接到中心承载件结构的相反侧之后，可以优选地以对称的方式将一个或多个附加层结构连接到先前对称的层堆叠体的两个相反的主表面。结果，先前或最初对称的层堆叠体可以被转换成非对称堆叠体，同时该布置结构相对于中心承载件结构维持对称。这可以抑制布置结构以及各个层堆叠体中的翘曲。
在实施方式中，具有被第一释放层覆盖的第一表面结构的第一层堆叠体包括至少一个第一部件承载件(诸如第一印刷电路板，PCB)。对应地，优选地具有被第二释放层覆盖的第二表面结构的第二层堆叠体可以包括至少一个第二部件承载件(诸如第二印刷电路板，PCB)。因此，当在分配的释放层处从中心承载件结构移除处理后的各个层堆叠体时，可以获得在分层之前在面向中心承载件结构的主表面上已经设置有焊接掩模的部件承载件。当在面板层面上制造部件承载件时，与承载件结构的一侧分离的处理后的层堆叠体可以已经包括多个仍然整体连接的第一部件承载件，其可以例如通过机械切割或激光加工来分开。这样的批量制造可能是高效的。然而，替代性地，还可能是在承载件结构的两个相反的主表面上制造单个部件承载件。
在实施方式中，至少一个第一部件承载件具有面向中心承载件结构的对称堆叠体部分。对应地，至少一个第二部件承载件可以具有面向中心承载件结构的对称堆叠体部分。更具体地，限定相应的部件承载件的对称部分的堆叠的电绝缘层结构和导电层结构可以相对于竖直中心水平面基本上镜面对称。这样的对称中心区不易于翘曲。
在实施方式中，至少一个第一部件承载件具有非对称堆叠体部分，该非对称堆叠体部分通过对称堆叠体部分与中心承载件结构隔开。对应地，至少一个第二部件承载件可以具有非对称堆叠体部分，该非对称堆叠体部分通过第二部件承载件的对称部分与中心承载件结构隔开。在已经将所述第一和/或第二层堆叠体连接到中心承载件结构——使得第一和/或第二释放层位于第一和/或第二层堆叠体与中心承载件结构之间——之后，所述非对称部分可以在第一和/或第二层堆叠体上构建。因此，可以在已经在承载件结构的两个相反的主表面上形成具有优选地相同和/或对称的层堆叠体的刚性布置结构之后执行非对称部分的形成，使得可以抑制翘曲。此外，形成在第一层堆叠体上的非对称部分可以与形成在布置结构的第二层堆叠体上的相反的主表面上的另外的非对称部分相同，这可以进一步抑制翘曲。在中心承载件结构的两个相反的主表面上采取对应的措施促进保护该布置结构及其构成成分免受翘曲。通过采取这种措施，可以执行第一和/或第二部件承载件的非对称积层，而没有过度弯曲的风险。
在实施方式中，至少一个部件嵌入在第一层堆叠体和第二层堆叠体中的至少一者中。在本申请的上下文中，术语“部件”可以特别地表示嵌体型构件。这样的部件可以优选地以水平和/或竖直对称的方式布置在相应的层堆叠体的内部。考虑到欧姆损耗，部件特别地可以具有电子功能并且因此可以是热源。例如，这样的部件可以是半导体管芯。将部件(例如半导体管芯)嵌入在可以包含铜、有机树脂和可选地玻璃颗粒的部件承载件堆叠体中可能会产生特别明显的翘曲问题。然而，通过所描述的布置结构和对应的制造方法，可以抑制任何翘曲趋势，即使在嵌入部件的关键场景中也是如此。
在实施方式中，至少一个嵌入部件(特别是半导体芯片)的长度与所述至少一个嵌入部件所属的至少一个部件承载件(例如印刷电路板)的长度之间的比率大于0.3，特别是大于0.4。特别是在所提到的高的管芯与板的比率的情况下，具有嵌入部件的部件承载件的翘曲的问题特别明显。因此，在具有上述特征的情况下，在布置结构的两个相反的主表面上设置具有中心承载件结构和部件承载件堆叠体的该布置结构对于减少翘曲可能是最有利的。
在实施方式中，所述至少一个部件嵌入在第一层堆叠体和第二层堆叠体中的至少一者的单个芯中。芯可以例如是厚的介电中心板，当开始在其两个相反的主表面上形成积层时，该厚的介电中心板已经完全固化。单个芯可以恰好是一个其厚度与部件的厚度基本上对应的这样的介电中心板。因此，可以通过在单个芯上形成孔从而形成部件可以嵌入的腔来嵌入部件。就翘曲而言，设置用于嵌入部件的中心厚芯也是有利的。
在实施方式中，第一表面结构和第二表面结构中的至少一者是图案化层。特别地，相应的焊接掩模或任何其他类型的表面结构可以仅设置在相应的层堆叠体的覆盖了介质表面部分的那些表面部分上以及导电层结构的不会通过焊接等与其他导电层结构连接的覆盖部分上。因此，相应的焊接掩模可以是电绝缘清漆等的结构化层。
在实施方式中，第一释放层和第二释放层中的至少一者是连续层。因此，可以通过在整个连接区域上延伸的相应释放层来促进和简化相应层堆叠体与中心承载件的分离。
在实施方式中，第一层堆叠体在与第一表面结构相比相反的堆叠体侧上具有另外的第一表面结构。因此，第一层堆叠体(或至少一个第一部件承载件)的两个相反的主表面可以具有相应的焊接抗蚀剂图案或另一类型的表面结构，以适当地限定或界定相应的导电层结构的不可焊接的表面部分和可焊接的表面部分。有利地，还可以在第一层堆叠体(或至少一个第一部件承载件)仍连接至中心承载件结构的同时形成至少一个另外的第一表面结构。
对应地，第二层堆叠体可以在与第二表面结构相比相反的堆叠体侧上具有另外的第二表面结构。关于这些措施，对描述了用于第一层堆叠体的对应措施的先前段落进行了参考。因此，两个层堆叠体都可以设置有相应的附加焊接掩模或另一类型的表面结构，同时仍与中心承载件结构连接。这可以在布置结构层面上有利地并且有效地实现。
在实施方式中，该方法包括：-在所述将层堆叠体连接到中心承载件结构之后，-将至少一个另外的层堆叠体结构(例如，非对称堆叠体部分，对比图4中的附图标记124、125)连接到第一层堆叠体和第二层堆叠体的每个露出的主表面；以及之后，在第一释放层处使第一层堆叠体与中心承载件结构分离，从而获得至少一个第一非对称部件承载件，并且在第二释放层处使第二层堆叠体与中心承载件结构分离，从而获得至少一个第二非对称部件承载件。当将层堆叠体连接到中心承载件结构时第一层堆叠体和第二层堆叠体都具有对称的并且优选地相同的积层时，另外的层结构到第一层堆叠体和第二层堆叠体的露出的主表面的优选地对称的附接可以允许在中心承载件结构的两侧上对称地形成非对称部件承载件，而没有明显的翘曲。
在实施方式中，该方法包括用第一表面涂层对第一层堆叠体的部分地被第一表面结构覆盖的主表面的没有被第一表面结构覆盖的露出导电表面部分的至少一部分进行覆盖。优选地，该方法还包括用另外的第一表面涂层对第一层堆叠体的相反的另一主表面的露出导电表面部分的至少一部分进行覆盖。换句话说，第一层堆叠体的两个相反的主表面的导电表面部分可以选择性地覆盖有相应的导电表面涂层。有利地，第一表面涂层和另外的第一表面涂层在关于至少一个性质方面可以不同，特别地可以由不同的材料和/或以不同的厚度制成。这可以增加设计的自由度。
对应地，该方法可以包括用第二表面涂层对第二层堆叠体的部分地被第二表面结构覆盖的主表面的没有被第二表面结构覆盖的露出导电表面部分的至少一部分进行覆盖。有利地，该方法可以包括用另外的第二表面涂层对第二层堆叠体的相反的另一主表面的露出导电表面部分的至少一部分进行覆盖。对先前段落进行了参考。
可选地，该方法包括在第一层堆叠体上提供第一表面结构，该第一表面结构被第一释放层部分地覆盖；以及在第二层堆叠体上提供第二表面结构，该第二表面结构被第二释放层部分地覆盖。
此外，可选地，该方法包括从第一非对称部件承载件移除第一释放层，以及从第二非对称部件承载件移除第二释放层。
在实施方式中，该方法包括在第一层堆叠体上在与第一表面结构相比相反的堆叠体侧上形成另外的第一表面结构。对应地，该方法可以包括在第二层堆叠体上在与第二表面结构相比相反的堆叠体侧上形成另外的第二表面结构。这些过程可以在将部件承载件与层堆叠体和中心承载件结构的布置结构分开之前进行。
在部件承载件的实施方式中，焊接掩模与另外的焊接掩模之间不同的至少一种材料性质是固化速率。特别地，由于本文所述的制造方法，焊接掩模可以具有比另外的焊接掩模高的固化速率。
附加地或替代性地，在表面涂层和另外的表面涂层之间不同的至少一种材料性质可以是材料成分。例如，表面涂层包括无电镀镍浸金(ENIG)或由无电镀镍浸金构成。与此对照，另外的表面涂层可以包括无电镀镍浸钯浸金(ENEPIG)或由无电镀镍浸钯浸金构成。
由于本文所述的制造方法，在非对称堆叠体部分的露出的主表面处的最外面导电层结构可以具有比在对称堆叠体部分的露出的主表面处的最外面导电层结构大的厚度。
在实施方式中，第一层堆叠体和第二层堆叠体中的每一者都包括一个或多个电绝缘层结构以及一个或多个导电层结构。例如，相应的层堆叠体或部件承载件可以是所提及的电绝缘层结构和导电层结构的层压体，特别是通过施加机械压力和/或热能形成该层压体。所提及的堆叠体可以提供板状部件承载件，该板状部件承载件能够为部件提供大的安装表面并且尽管如此仍然非常薄且紧凑。
在实施方式中，部件承载件被成形为板。这有助于紧凑的设计，其中部件承载件仍然为在其上安装部件提供了大的基础。此外，特别是作为嵌入的或表面安装的电子部件的示例的裸晶片，得益于其小的厚度，可以被方便地组装到薄板诸如印刷电路板中或上。
在实施方式中，部件承载件被配置成由印刷电路板和基板(特别地IC基板)构成的组中的一种。
在本申请的上下文中，术语“印刷电路板”(PCB)可以特别表示通过将若干导电层结构与若干电绝缘层结构层压在一起形成的板状部件承载件，上述形成过程例如通过施加压力和/或通过供应热能进行。作为用于PCB技术的优选材料，导电层结构由铜制成，而电绝缘层结构可以包括树脂和/或玻璃纤维、所谓的预浸料诸如FR4材料。例如通过激光钻孔和/或机械钻孔来形成穿过层压体的通孔并通过用导电材料(特别地铜)填充上述通孔从而形成作为通孔连接的过孔，各个导电层结构可以以期望的方式彼此连接。除了可以在印刷电路板中嵌入一个或多个部件之外，印刷电路板通常被配置成用于在板状印刷电路板的一个表面或两个相反表面上容纳一个或多个部件。部件可以通过焊接连接至相应的主表面。PCB的介电部分可以由具有增强纤维(诸如玻璃纤维)的树脂构成。
在本申请的上下文中，术语“基板”可以特别地表示小型部件承载件。相对于PCB，基板可以是相对小型的部件承载件，一个或多个部件可以安装在该部件承载件上，并且该部件承载件可以用作一个或多个芯片与另外的PCB之间的连接介质。例如，基板可以具有与要安装在其上(例如，在CSP——芯片级封装——的情况下)的部件(特别是电子部件)基本相同的大小。更具体地，基板可以被理解为用于电连接部或电网络的承载件以及与印刷电路板(PCB)相当的部件承载件，然而具有显著较高密度的横向和/或竖向布置的连接部。横向连接部例如为传导路径，而竖向连接部可以为例如钻孔。这些横向和/或竖向连接部布置在基板内，并且可以用来提供所容置的部件或未容置的部件(诸如裸晶片)特别是IC芯片与印刷电路板或中间印刷电路板的电连接和/或机械连接。因此，术语“基板”还包括“IC基板”。基板的介电部分可以由具有增强球体(诸如玻璃球)的树脂构成。
在实施方式中，相应的电绝缘层结构包括由下述构成的组中的至少一种：树脂(诸如增强或非增强树脂，例如环氧树脂或双马来酰亚胺-三嗪树脂)；氰酸酯树脂；聚亚苯基衍生物；玻璃(特别是玻璃纤维、多层玻璃、玻璃状材料)；预浸料材料(诸如FR-4或FR-5)；聚酰亚胺；聚酰胺；液晶聚合物(LCP)；环氧基积层膜；聚四氟乙烯(PTFE、特氟隆)；陶瓷以及金属氧化物。还可以使用例如由玻璃(多层玻璃)制成的增强结构，诸如网状物、纤维或球体。尽管预浸料特别是FR4通常对于刚性PCB是优选的，但是也可以使用其他材料特别是环氧基积层膜用于基板。对于高频应用，高频材料诸如聚四氟乙烯、液晶聚合物和/或氰酸酯树脂、低温共烧陶瓷(LTCC)或其他低的、非常低或超低DK材料可以在部件承载件中实现为电绝缘层结构。
在实施方式中，相应的导电层结构包括由下述构成的组中的至少一种：铜、铝、镍、银、金、钯和钨。尽管通常优选铜，但是其他材料或其涂覆形式也是可以的，特别是涂覆有超导材料诸如石墨烯。
至少一个部件可以选自由以下组成的组：非导电嵌体、导电嵌体(诸如金属嵌体，优选地包括铜或铝)、热传递单元(例如热管)、光导元件(例如光波导或光导管连接装置、电子部件或其组合)。例如，部件可以是有源电子部件、无源电子部件、电子芯片、存储装置(例如DRAM或另一数据存储器)、滤波器、集成电路、信号处理部件、功率管理部件、光电子接口元件、发光二极管、光耦合器、电压转换器(例如DC/DC转换器或AC/DC转换器)、加密部件、发射器和/或接收器、机电换能器、传感器、致动器、微机电***(MEMS)、微处理器、电容器、电阻器、电感、电池、开关、相机、天线、逻辑芯片以及能量采集单元。然而，其他部件可以被嵌入部件承载件中。例如，可以使用磁性元件用作部件。这种磁性元件可以是永磁元件(诸如铁磁元件、反铁磁元件、多铁元件或铁磁元件例如铁氧体芯)，或者可以是顺磁性元件。然而，部件还可以是基板、内插物或另外的部件承载件，例如处于板中板配置。部件可以表面安装在部件承载件上和/或可以被嵌入其内部。
在实施方式中，部件承载件是层压型部件承载件。在这样的实施方式中，部件承载件是通过施加压紧力和/或热而被堆叠并连接在一起的多个层结构的复合体。
基板或内插物可以由至少一层玻璃、硅(Si)或感光性或可干蚀刻的有机材料如环氧基积层材料(诸如环氧基积层膜)或聚合物化合物如聚酰亚胺、聚苯并恶唑或苯并环丁烯构成。
在处理了部件承载件的内层结构之后，可以用一个或多个另外的电绝缘层结构和/或导电层结构来对称地或非对称地覆盖(特别是通过层压)已处理的层结构的一个主表面或两个相反的主表面。换句话说，积层可以持续，直到获得所需的层数为止。
在完成电绝缘层结构和导电层结构的堆叠体的形成之后，可以对所获得的层结构或部件承载件进行表面处理。
特别地，就表面处理而言，可以对部件承载件的露出导电表面部分选择性地施加表面涂层。这样的表面涂层可以是在部件承载件的表面上的、露出导电层结构(诸如焊盘、导电迹线等，特别是包括铜或由铜组成)上的导电覆盖材料。如果不对这样的露出导电层结构进行保护，则露出导电部件材料(特别是铜)可能氧化，从而使部件可靠性降低。然后表面涂层可以形成为例如表面安装的部件和部件承载件之间的接口。表面涂层具有保护露出导电层结构(特别是铜电路)并且例如通过焊接实现与一个或多个部件的接合工艺的功能。用于表面涂层的合适材料的示例为OSP(有机可焊性防腐剂)、无电镀镍浸金(ENIG)、金(特别是硬金)、化学锡、镍金、镍钯、无电镀镍浸钯浸金(ENIPIG)等
本发明的以上限定的方面和另外的方面根据下文将要描述的实施方式的实施例是明显的，并且参照实施方式的实施例进行说明。下文中将参照实施方式的实施例更详细地描述本发明，但本发明并不限于此。
附图说明
图1至图5示出了在基于根据本发明的实施方式的布置结构执行制造部件承载件的方法期间获得的结构的截面视图。
具体实施方式
附图中的图示是示意性的。注意，在不同的图中，相似或相同的元件或特征设置有相同的附图标记或设置有仅在首位数字与对应的附图标记不同的附图标记。为了避免不必要的重复，关于前面描述的实施方式已经阐明的元件或特征可以在说明书的稍后部分不再阐明。
此外，空间相对术语，诸如“正”和“背”、“上”和“下”、“左”和“右”等用来描述如图所示的元件相对于其他元件的关系。因此，空间相对术语在使用时可以应用至与附图中描绘的取向不同的取向。明显地，所有这样的空间相对术语仅仅是为了便于描述而参照图中所示的取向，并且不一定是限制性的，因为根据本发明的实施方式的设备在使用时可以采用与图中所示的那些取向不同的取向。
在参照附图更详细地描述示例性实施方式之前，将对展开本发明的示例性实施方式所基于的一些基本考虑因素进行总结。
根据本发明的实施方式，部件承载件材料(特别是树脂、铜和可选地增强玻璃颗粒)的可选地具有至少一个嵌入部件(诸如半导体芯片)的两个(优选地对称的)层堆叠体可以附接到用作临时承载件的中心承载件结构的两个相反的主表面。当将层堆叠体附接到承载件结构(特别是承载件板)时，层堆叠体可以都已经在面向承载件结构的连接表面处配备有相应的焊接掩模和外部释放层。这样的布置结构是用于在其两个相反的露出的主表面上(优选地对称地)连接另外的层结构的适当基础，特别是由此形成具有非对称积层的部件承载件。之后，可以从中心承载件结构分离或移除包括多个整体连接的部件承载件的各个部件承载件或堆叠体。有利地，即使在其中层堆叠体包括一个或多个嵌入部件的场景下，这种制造架构和特别是这种布置结构也被证明非常有效地抑制翘曲。由于这样的部件可以由具有与部件承载件材料基本上不同的物理性质的材料(特别是硅)制成，因此其嵌入可能引起特定的翘曲问题，该翘曲问题至少可以通过所描述的措施来抑制。
特别地，本发明的实施方式提供了一种布置结构和对应的制造构思，其中可以利用无芯状过程来制造非对称的嵌入封装件构造。在这个背景下，可以制造特别是具有嵌入部件的两个层堆叠体(特别是对称的半成品部件承载件)。可以在制造过程的这一阶段在层堆叠体的至少一个主表面上形成焊接掩模。释放层或膜可以添加在半成品部件承载件或层堆叠体中的每一者上，并且还可以覆盖并保护相应的焊接掩模。此后，可以在释放层侧将可选地具有嵌入部件的两个半成品部件承载件或层堆叠体层压在一起，使得承载件结构位于其间。可以在获得的布置结构的两个露出的表面上形成并加工附加的非对称层或层结构。此后，容易完成的部件承载件的分开可以通过在相应的释放层使它们分离来进行。经过最终测试程序后，具有嵌入部件、非对称积层和已经制造好的焊接掩模的部件承载件就可以使用了。结果，可以获得具有非对称积层和嵌入部件的稳定并且低翘曲的部件承载件。
特别地，用于使用根据本发明的实施方式的布置结构制造部件承载件的制造过程可以包括以下过程：
1.制造特别是具有内置电子部件的两个对称的层堆叠体(诸如，部件承载件或接线板的预成型件)。可以将图案化的焊接掩模和连续释放层附接到层堆叠体中的每一者的一个主表面。
2.将两个对称的层堆叠体或接线板通过其释放层侧附接到承载件结构或支撑片的上侧和下侧，从而获得根据本发明的实施方式的布置结构。
3.附加的绝缘层和接线层可以层压在具有内置的电子部件的接线板的露出表面上。由此，创建了具有嵌入部件的非对称部件承载件。特别地，之后，可以在每个连接的层堆叠体或接线板的露出的主表面上形成另外的图案化的焊接掩模。
4.然后可以在相应的释放层处将部件承载件或板与承载件结构或支撑片分开。可以可选地移除释放层，从而获得容易制造的具有非对称积层和嵌入部件的部件承载件。有利地，这样的部件承载件不显示过度的翘曲。
图1至图5示出了在基于根据本发明的实施方式的布置结构100执行制造具有非对称积层和嵌入部件128、129的部件承载件120、126的方法期间获得的结构的截面视图。
参考图1，示出了具有嵌入部件128(例如，半导体芯片)的层压的层堆叠体108。为了获得根据图1的层堆叠体108，可以在中心芯130(例如，由FR4材料制成)中切割孔，并且该孔可以在底部侧通过胶带(未示出)封闭。此后，可以将部件128放置在由孔界定并且在底部侧通过胶带封闭的腔中。部件128可以附接到胶带，然后可以通过将另外的电绝缘层结构140和另外的导电层结构142层压到顶部侧而被胶合在适当位置。此后，可以移除胶带，因为不再需要胶带来提供稳定性。而且，另外的电绝缘层结构140和导电层结构142可以特别地层压在底部侧上，从而获得图1所示的对称的第一层堆叠体108。因此，获得了图示的层堆叠体108，其被构成为嵌入式对称封装件。
所获得的第一层堆叠体108包括导电层结构142和电绝缘层结构140。电绝缘层结构140可以包括树脂(诸如环氧树脂)和可选地增强颗粒诸如玻璃纤维或玻璃球。电绝缘层结构140可以例如由完全固化的FR4材料制成，即具有已经完全交联并且不能通过施加机械压力和/或热而重新熔化或变得可流动的树脂的材料。导电层结构142可以是金属层诸如铜箔，并且可以是铜填充的激光过孔。
第一层堆叠体108的基本对称构造涉及图1所示的竖直中心水平对称平面160。由于在中心对称平面160上方和下方的材料分布基本相同并且几乎镜面对称，所以所示的第一层堆叠体108可以被认为是对称的。这种对称的第一层堆叠体108不易翘曲，尽管其中嵌入了半导体类型的部件128。
参考图2，在对称的层压的第一层堆叠体108的一个露出的主表面上形成焊接掩模形式的图案化的第一表面结构110。第一表面结构110被施加在电绝缘层结构140的表面部分上以及部分地被施加在导电层结构142的连接的表面部分上，使得第一层堆叠体108的整个下主表面由导电层结构142的露出部分和第一表面结构110组成。
该方法还包括例如通过ENIG镀层用第一表面涂层190对根据图2的导电层结构142的在下主表面上的露出导电表面部分进行覆盖。因此，第一层堆叠体108的下主表面的没有被焊接掩模型第一表面结构110覆盖的导电表面部分用第一表面涂层190覆盖。
之后，在层压的第一层堆叠体108的所述露出的主表面上形成第一释放层112，从而覆盖导电层结构142的与第一表面结构110邻近的先前露出的部分上的第一表面结构110和第一表面涂层190。第一释放层112由相对于第一层堆叠体108的材料以及相对于下面更详细描述的中心承载件结构102的材料显示较差的粘附性的材料制成。
例如，第一表面结构110和第一释放层112可以被打印在第一层堆叠体108的底部主表面上，即在产品的下层计数侧上。
因此，在第一层堆叠体108的下层计数侧上形成焊接掩模、ENIG和第一释放层112。如附图标记195所示，相对较薄的铜层可以用于最下面的导电层结构142。
参考图3，放置第一释放层112以随后附接到中心承载件结构102的正面104，使得第一释放层112形成中心承载件结构102与第一层堆叠体108之间的界面。
此外，提供第二层堆叠体114，其对应于第一层堆叠体108构成。层压的第二层堆叠体件114在呈另外的焊接掩模的形式的图案化第二表面结构116(其可以具有与第一表面结构110相同的性质)上和第二表面涂层192(例如也由ENIG制成)上设置有连续的第二释放层118(其可以具有与第一释放层112相同的性质)。第二层堆叠体114的堆叠的导电层结构142和电绝缘层结构140以及嵌入部件129可以如在第一层堆叠体108中那样对应地形成。部件129嵌入中心芯131(其可以具有与中心芯130相同的性质)。第二释放层118待附接到中心承载件结构102的背面106，使得第二释放层118形成中心承载件结构102与第二层堆叠体114之间的界面。
中心承载件结构102在制造过程的后续阶段期间用作支撑层压的层堆叠体108、114的临时承载件。例如，承载件结构102可以是完全固化的FR4材料制成的介电芯146，该承载件结构设置有导电层结构148(例如由铜制成)和电绝缘层结构150(例如由FR4制成)。承载件结构102形式的临时承载件不形成图5所示的容易制造的部件承载件120、126的一部分。
图3所示的在形成承载件结构102的虚拟芯上方和下方的具有嵌入部件128、129的半成品封装件可以层压在一起，即可以通过施加压力和/或热连接。结果是根据本发明的实施方式的布置结构100。
参考图4，可以将另外的导电层结构142和另外的电绝缘层结构140连接到第一层堆叠体108和第二层堆叠体114的每个露出表面，同时保持附接至中心承载件结构102。所述连接可以通过层压即施加压力和/或热来实现。换句话说，可以在另外的积层期间产生以下层结构140、142，以构成所获得的部件承载件120、126例如印刷电路板(PCB)的非对称构造。
由于该制造过程，获得了根据本发明的实施方式的所示布置结构100。所述布置结构100包括：中心承载件结构102；具有被附接到承载件结构102的正面104的第一释放层112覆盖的第一表面结构110的层压的第一层堆叠体108；以及具有被第二释放层118覆盖的第二表面结构116并且被附接到承载件结构102的背面106的层压的第二层堆叠体114。
为了获得根据图4的布置结构100，在第一层堆叠体108的露出的主表面上，即与第一表面结构110相比在露出的相反的堆叠体侧上，形成图案化的另外的第一表面结构132。对应地，第二层堆叠体114可以在其露出的主表面上——与第二表面结构116相比在露出的相反的堆叠体侧上——设置有图案化的另外的第二表面结构134。
此外，该制造方法包括用另外的第一表面涂层191例如ENEPIG镀层，对第一层堆叠体108的最上面的导电层结构142的露出导电表面部分进行覆盖。对应地，可以用另外的第二表面涂层193例如ENEPIG镀层对覆盖第二层堆叠体114的最下面的导电层结构142的露出导电表面部分进行。因此，与层堆叠体108、114的附接到中心承载件结构102的相反的主表面相比，可以将不同的表面涂层过程用于布置结构100的露出的主表面。此外，如附图标记196所示，可以在布置结构100的外部主表面上使用厚的铜层。换句话说，根据附图标记195的铜层的厚度可以比根据附图标记196的铜层的厚度小。可以为第二层堆叠体114选择相同的设计规则。
如图所示，第一层堆叠体108和第二层堆叠体114中的每一者都具有面向中心承载件结构102的对称堆叠体部分122、123。在将相应的层堆叠体108、114连接到承载件结构102之前形成对称堆叠体部分122、123中的每一者。而且，层堆叠体108、114中的每一者包括相应的非对称堆叠体部分124、125，非对称堆叠体部分通过相应的对称堆叠体部分122、123与中心承载件结构102隔开。在将相应的层堆叠体108、114连接到承载件结构102之后，形成非对称堆叠体部分124、125。
如图所示，相应的电子部件128、129嵌入在第一层堆叠体108和第二层堆叠体114中的每一者中。更具体地，相应的部件128、129嵌入在第一层堆叠体108和第二层堆叠体114中的相应一者的单个芯130、131中。相应的嵌入部件128、129的长度l与所示至少一个嵌入部件128、129所属的相应的部件承载件120、126的长度L之间的比率大于0.3。因此，部件承载件120、126具有高的管芯与封装件的比率，因此特别容易翘曲。由于在相应的层堆叠体108、114仍然是对称的同时嵌入相应的部件128、129，所以可以显着减小部件承载件120、126翘曲的趋势。
参考图5，示出了容易制造的部件承载件120、126。它们可以通过在第一释放层112处使第一层堆叠体108与中心承载件102分离以及在第二释放层118处使第二层堆叠体114与中心承载件102分离来获得。因此，容易制造的部件承载件120、126或板可以与临时中心承载件102分开。当部件承载件120、126在面板层面上形成时，分离的第一层堆叠体108和第二层堆叠体114中的每一者都可以被分成多个单独的部件承载件120、126。可以在单个化之前或之后将表面涂层190-193(诸如ENIG、ENEPIG或化学锡)可选地施加到相应部件承载件120、126的表面部分。
所获得的部件承载件120、126可以具有最外导电层结构142的不同厚度，参见附图标记195、196。因此，与早先创建的表面层相比，最后创建的表面层上的铜厚度可能较高。部件承载件120、126中的每一者都可以在其两个相反的主表面上具有由不同材料例如ENIG和ENEPIG制成的表面涂层190-193。根据附图标记110、132、116、134的焊接掩模的固化速率可以不同。例如，焊接掩模型表面结构132、134的材料的固化率(即，完全固化因此不再能够重新熔化的材料的百分比)可以小于91％，而焊接掩模型表面结构110、116的材料的固化速率可以大于98％。换句话说，与随后形成的焊接掩模表面相比，首先形成的焊接掩模表面的固化速率可以本质上较高，这可以通过交联测试来验证。因此，所描述的制造过程为部件承载件设计者增加了设计自由度。
如图所示，部件承载件120、126的导电层结构142的露出的表面区域可以选择性地覆盖有相应的导电表面涂层190-193(例如，ENEPIG、ENIG或OSP)。相应的部件承载件120或126的相反的主表面可以覆盖有相同或优选地不同的表面涂层190-193。不同的表面涂层190-193可以关于材料和/或厚度而不同。可以在连接到中心承载件结构102之前或从中心承载件结构102移除之后在相应的层堆叠体108、114的主表面施加表面涂层190-193。
本发明的示例性实施方式可以在附接至临时承载件芯之前最终确定具有嵌入部件的印刷电路板的第一表面。通过采取该措施，可以有利地确保在顶部层和底部层之间可以容易地修改表面涂层类型及其厚度以及焊接掩模类型及其厚度。特别地，这可以使得仅对顶部层使用特殊的高Ni厚度的ENEPIG表面(其中，特别地，该表面不接触承载件芯)。另一侧表面可以被定义为ENIG或OSP表面，更一般地具有另一表面涂层。由于对应的掩膜与ENEPIG过程以及其他表面涂层制造过程不兼容，因此无法通过常规方法生产这种部件承载件。
应当注意，术语“包括”不排除其他元件或步骤，并且“一”或“一个”不排除多个。同样，可以组合结合不同实施方式描述的元件。还应注意，权利要求中的附图标记不应理解为限制权利要求的范围。本发明的实施方式的实现不限于图中所示和上面描述的优选实施方式。相反，即使在基本上不同的实施方式的情况下，也可以使用所示的方案和根据本发明的实施方式的原理的多种变型。

Claims (33)

1.一种布置结构(100)，包括：
中心承载件结构(102)，所述中心承载件结构具有正面(104)和背面(106)；
第一层堆叠体(108)，所述第一层堆叠体具有第一表面结构(110)，所述第一表面结构由与所述第一层堆叠体(108)的内部不同的另一材料制成并且被附接至所述正面(104)的第一释放层(112)覆盖；以及
第二层堆叠体(114)，所述第二层堆叠体被附接至所述背面(106)的第二释放层(118)覆盖，
其特征在于，所述第一层堆叠体(108)和所述第二层堆叠体(114)中的每一者包括：
对称堆叠体部分(122、123)，所述对称堆叠体部分(122、
123)面向所述中心承载件结构(102)，并且所述对称堆叠体部分(122、123)是在将相应的所述层堆叠体(108、114)连接至所述中心承载件结构(102)之前形成的；以及
非对称堆叠体部分(124、125)，所述非对称堆叠体部分(124、
125)是通过相应的所述对称堆叠体部分(122、123)而与所述中心承载件结构(102)间隔开的，并且所述非对称堆叠体部分(124、
125)是在将相应的所述层堆叠体(108、114)连接至所述中心承载件结构(102)之后形成的。
2.根据权利要求1所述的布置结构(100)，其特征在于，所述第一层堆叠体(108)是层压的层堆叠体。
3.根据权利要求1所述的布置结构(100)，其特征在于，所述第二层堆叠体(114)是层压的层堆叠体。
4.根据权利要求1所述的布置结构(100)，其特征在于，所述第一表面结构(110)是第一焊接掩模。
5.根据权利要求1所述的布置结构(100)，其特征在于，所述第二层堆叠体(114)具有第二表面结构(116)，所述第二表面结构由与所述第二层堆叠体(114)的内部不同的另一材料制成并且被所述第二释放层覆盖(118)。
6.根据权利要求5所述的布置结构(100)，其特征在于，所述第二表面结构(116)是第二焊接掩模。
7.根据权利要求1所述的布置结构(100)，其特征在于，具有被所述第一释放层(112)覆盖的所述第一表面结构(110)的所述第一层堆叠体(108)包括至少一个第一部件承载件(120)。
8.根据权利要求7所述的布置结构(100)，其特征在于，所述至少一个第一部件承载件(120)具有面向所述中心承载件结构(102)的对称堆叠体部分(122)。
9.根据权利要求8所述的布置结构(100)，其特征在于，所述至少一个第一部件承载件(120)具有非对称堆叠体部分(124)，所述非对称堆叠体部分通过所述对称堆叠体部分(122)与所述中心承载件结构(102)隔开。
10.根据权利要求5所述的布置结构(100)，其特征在于，具有被所述第二释放层(118)覆盖的所述第二表面结构(116)的所述第二层堆叠体(114)包括至少一个第二部件承载件(126)。
11.根据权利要求10所述的布置结构(100)，其特征在于，所述至少一个第二部件承载件(126)具有面向所述中心承载件结构(102)的对称堆叠体部分(123)。
12.根据权利要求11所述的布置结构(100)，其特征在于，所述至少一个第二部件承载件(126)具有非对称堆叠体部分(125)，所述非对称堆叠体部分通过所述对称部分(123)与所述中心承载件结构(102)隔开。
13.根据权利要求1所述的布置结构(100)，其特征在于，至少一个部件(128、129)嵌入在所述第一层堆叠体(108)和所述第二层堆叠体(114)中的至少一者中。
14.根据权利要求13所述的布置结构(100)，其特征在于，至少一个嵌入的部件(128、129)的长度(l)与所述至少一个嵌入的部件(128、129)所属的所述第一层堆叠体(108)或所述第二层堆叠体(114)的部件承载件(120、126)的长度(L)之间的比率大于0.3。
15.根据权利要求13所述的布置结构(100)，其特征在于，所述至少一个部件(128、129)嵌入在所述第一层堆叠体(108)和所述第二层堆叠体(114)中的至少一者的单个芯(130、131)中。
16.根据权利要求1所述的布置结构(100)，其特征在于，所述第一表面结构(110)是图案化层。
17.根据权利要求5所述的布置结构(100)，其特征在于，所述第二表面结构(116)是图案化层。
18.根据权利要求1所述的布置结构(100)，其特征在于，所述第一释放层(112)和所述第二释放层(118)中的至少一者是连续层。
19.根据权利要求1所述的布置结构(100)，其特征在于，所述第一层堆叠体(108)在与所述第一表面结构(110)相比相反的堆叠体侧上具有另外的第一表面结构(132)。
20.根据权利要求19所述的布置结构(100)，其特征在于，所述另外的第一表面结构(132)是焊接掩模。
21.根据权利要求5所述的布置结构(100)，其特征在于，所述第二层堆叠体(114)在与所述第二表面结构(116)相比相反的堆叠体侧上具有另外的第二表面结构(134)。
22.根据权利要求21所述的布置结构(100)，其特征在于，所述另外的第二表面结构(134)是焊接掩模。
23.一种制造部件承载件(120、126)的方法，其中，所述方法包括：
提供具有第一表面结构(110)的第一层堆叠体(108)，所述第一表面结构由与所述第一层堆叠体(108)的内部不同的另一材料制成；
将所述第一层堆叠体(108)的所述第一表面结构(110)连接到中心承载件结构(102)的正面(104)，使得第一释放层(112)位于所述第一表面结构与所述正面之间；以及
将第二层堆叠体(114)连接到所述中心承载件结构(102)的背面(106)，使得第二释放层(118)位于所述第二层堆叠体与所述背面之间，
其特征在于，所述第一层堆叠体(108)和所述第二层堆叠体(114)中的每一者包括：
对称堆叠体部分(122、123)，所述对称堆叠体部分(122、
123)面向所述中心承载件结构(102)，并且所述对称堆叠体部分(122、123)是在将相应的所述层堆叠体(108、114)连接至所述中心承载件结构(102)之前形成的；以及
非对称堆叠体部分(124、125)，所述非对称堆叠体部分(124、
125)是通过相应的所述对称堆叠体部分(122、123)而与所述中心承载件结构(102)间隔开的，并且所述非对称堆叠体部分(124、
125)是在将相应的所述层堆叠体(108、114)连接至所述中心承载件结构(102)之后形成的。
24.根据权利要求23所述的方法，其中，所述方法包括提供第一焊接掩模作为所述第一表面结构(110)。
25.根据权利要求23所述的方法，其中，所述方法包括：
提供具有第二表面结构(116)的所述第二层堆叠体(114)，所述第二表面结构由与所述第二层堆叠体(114)的内部不同的另一材料制成；以及
将所述第二层堆叠体(114)的所述第二表面结构(116)与所述第二释放层(118)连接。
26.根据权利要求25所述的方法，其中，所述方法包括提供第二焊接掩模作为所述第二表面结构(116)。
27.根据权利要求23所述的方法，其特征在于，所述方法包括：
在所述连接到所述中心承载件结构(102)之后，将至少一个另外的层结构(140、142)连接到所述第一层堆叠体(108)和所述第二层堆叠体(114)的每个露出的主表面；以及
之后，在所述第一释放层(112)处使所述第一层堆叠体(108)与所述中心承载件结构(102)分离，从而获得至少一个第一非对称部件承载件(120)，并且在所述第二释放层(118)处使所述第二层堆叠体(114)与所述中心承载件结构(102)分离，从而获得至少一个第二非对称部件承载件(126)。
28.根据权利要求23所述的方法，其中，所述方法包括将第一部件(128)嵌入在所述第一层堆叠体(108)中。
29.根据权利要求23所述的方法，其中，所述方法包括将第二部件(129)嵌入在所述第二层堆叠体(114)中。
30.根据权利要求23所述的方法，其中，所述方法包括用第一表面涂层(190)对所述第一层堆叠体(108)的部分地被所述第一表面结构(110)覆盖的主表面的没有被所述第一表面结构(110)覆盖的露出导电表面部分的至少一部分进行覆盖。
31.根据权利要求30所述的方法，其中，所述方法包括用另外的第一表面涂层(191)对所述第一层堆叠体(108)的相反的另一主表面的露出导电表面部分的至少一部分进行覆盖。
32.根据权利要求25所述的方法，其中，所述方法包括用第二表面涂层(192)对所述第二层堆叠体(114)的部分地被所述第二表面结构(116)覆盖的主表面的没有被所述第二表面结构(116)覆盖的露出导电表面部分的至少一部分进行覆盖。
33.根据权利要求32所述的方法，其中，所述方法包括用另外的第二表面涂层(193)对所述第二层堆叠体(114)的相反的另一主表面的露出导电表面部分的至少一部分进行覆盖。
CN201911412392.1A 2019-12-31 2019-12-31 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法 Active CN113133178B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201911412392.1A CN113133178B (zh) 2019-12-31 2019-12-31 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
CN202410180431.4A CN118102575A (zh) 2019-12-31 2019-12-31 部件承载件
US17/247,504 US11670613B2 (en) 2019-12-31 2020-12-14 Arrangement with central carrier and two opposing layer stacks, component carrier and manufacturing method
EP20214441.6A EP3846598A1 (en) 2019-12-31 2020-12-16 Arrangement with a central carrier and two opposing layer stacks, component carrier and manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911412392.1A CN113133178B (zh) 2019-12-31 2019-12-31 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202410180431.4A Division CN118102575A (zh) 2019-12-31 2019-12-31 部件承载件

Publications (2)

Publication Number Publication Date
CN113133178A CN113133178A (zh) 2021-07-16
CN113133178B true CN113133178B (zh) 2024-03-22

Family

ID=74105723

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201911412392.1A Active CN113133178B (zh) 2019-12-31 2019-12-31 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
CN202410180431.4A Pending CN118102575A (zh) 2019-12-31 2019-12-31 部件承载件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202410180431.4A Pending CN118102575A (zh) 2019-12-31 2019-12-31 部件承载件

Country Status (3)

Country Link
US (1) US11670613B2 (zh)
EP (1) EP3846598A1 (zh)
CN (2) CN113133178B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230300982A1 (en) * 2022-03-16 2023-09-21 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component Carrier with Stack-Stack Connection for Connecting Components

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101128091A (zh) * 2006-08-17 2008-02-20 三星电机株式会社 元件嵌入式多层印刷线路板及其制造方法
TW201208020A (en) * 2010-08-13 2012-02-16 Unimicron Technology Corp Package substrate having a passive element embedded therein and fabrication method thereof
CN103378014A (zh) * 2012-04-13 2013-10-30 旭德科技股份有限公司 封装载板及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080076241A (ko) 2007-02-15 2008-08-20 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR20090061504A (ko) 2007-12-11 2009-06-16 삼성전기주식회사 양면 비대칭형 ｆｃｂ 기판 및 그 제조방법
TW201041469A (en) 2009-05-12 2010-11-16 Phoenix Prec Technology Corp Coreless packaging substrate, carrier thereof, and method for manufacturing the same
KR101067031B1 (ko) * 2009-07-31 2011-09-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
TWI413475B (zh) * 2011-03-09 2013-10-21 Subtron Technology Co Ltd 電氣結構製程及電氣結構
US8937382B2 (en) * 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US20140001583A1 (en) * 2012-06-30 2014-01-02 Intel Corporation Method to inhibit metal-to-metal stiction issues in mems fabrication
US8866287B2 (en) * 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
TWI487436B (zh) * 2013-05-10 2015-06-01 Unimicron Technology Corp 承載基板及其製作方法
JP2015035496A (ja) 2013-08-09 2015-02-19 イビデン株式会社 電子部品内蔵配線板の製造方法
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
CN107801323A (zh) 2016-08-31 2018-03-13 生益电子股份有限公司 非对称结构多层电路板的层压叠放方法及其电路板
US11277922B2 (en) 2016-10-06 2022-03-15 Advanced Micro Devices, Inc. Circuit board with bridge chiplets
US10999939B2 (en) * 2018-06-08 2021-05-04 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
US11032917B2 (en) * 2018-06-08 2021-06-08 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
CN109637981B (zh) 2018-11-20 2021-10-12 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101128091A (zh) * 2006-08-17 2008-02-20 三星电机株式会社 元件嵌入式多层印刷线路板及其制造方法
TW201208020A (en) * 2010-08-13 2012-02-16 Unimicron Technology Corp Package substrate having a passive element embedded therein and fabrication method thereof
CN103378014A (zh) * 2012-04-13 2013-10-30 旭德科技股份有限公司 封装载板及其制作方法

Also Published As

Publication number Publication date
CN113133178A (zh) 2021-07-16
US20210202427A1 (en) 2021-07-01
EP3846598A1 (en) 2021-07-07
US11670613B2 (en) 2023-06-06
CN118102575A (zh) 2024-05-28

Similar Documents

Publication Publication Date Title
CN212727898U (zh) 部件承载件
US11160165B2 (en) Component carrier with through hole extending through multiple dielectric layers
CN111372369A (zh) 具有部件屏蔽的部件承载件及其制造方法
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
CN111564414A (zh) 部件承载件及制造部件承载件的方法
CN112349676A (zh) 半柔性的部件承载件及其制造方法
US11324122B2 (en) Component carrier and method of manufacturing the same
CN111508926B (zh) 一种部件承载件以及制造部件承载件的方法
US11882648B2 (en) Dielectric layer for component carrier with varying material properties
CN210928127U (zh) 部件承载件
CN113133178B (zh) 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
CN112996271A (zh) 制造部件承载件的方法及部件承载件
US11810844B2 (en) Component carrier and method of manufacturing the same
US11551989B2 (en) Component carrier and method of manufacturing the same
EP3621103A2 (en) Component carrier with a photoimagable dielectric layer and a structured conductive layer being used as a mask for selectively exposing the photoimagable dielectric layer with electromagnetic radiation
CN112702840A (zh) 有嵌入的部件和水平长型过孔的部件承载件及其制造方法
CN113013125B (zh) 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
US20240021440A1 (en) Component Carrier and Method of Manufacturing the Same
EP4081005A1 (en) Component carrier
US20230128938A1 (en) Coreless Component Carrier With Embedded Components
US20230092954A1 (en) Electronic Package with Components Mounted at Two Sides of a Layer Stack
EP3629682A1 (en) Component carrier with embedded component having pads connected in different wiring layers
CN116456570A (zh) 具有不对称堆叠件的部件承载件及其确定方法和制造方法
CN113013125A (zh) 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
CN113130408A (zh) 部件承载件及制造部件承载件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant