JP6144969B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば配線基板上に第１の半導体チップと第２の半導体チップとを積層した半導体装置に適用可能な技術である。
複数の半導体チップを同一の配線基板上に実装する方法の一つに、第１の半導体チップの上に第２の半導体チップを積層させる方法がある。特許文献１に記載の技術では、第２の半導体チップは、バンプを介して第１の半導体チップに接続している。
一方、近年は、半導体チップを他の半導体チップと接続する方法として、貫通電極を用いることが検討されている。貫通電極は、半導体チップの基板を厚さ方向に貫通している。例えば特許文献２には、貫通電極を形成したメモリチップを積層し、かつ、貫通電極を用いてこれらメモリチップを互いに接続することが記載されている。
また特許文献２において、最も下に位置するメモリチップは、はんだバンプを介して配線基板に接続されている。最も下に位置するメモリチップの周囲には、金属系の材料からなる枠状部材がメモリチップを取り囲むように設けられている。さらに、最も上に位置するメモリチップの上には、金属基板が接着部材を介して搭載されている。特許文献２において、枠状部材は、配線基板の剛性を高めるために設けられている。
特開２００５−１８３９３４号公報 特開２０１１−２４３７２４号公報
第１の半導体チップ上に第２の半導体チップを搭載した場合、第２の半導体チップの放熱性が低下してしまう。このため、本発明者は、第２の半導体チップには、熱がなるべく伝わらないようにする必要がある、と考えた。そこで本発明者は、第１の半導体チップの貫通電極を用いて第１の半導体チップと第２の半導体チップを接続した場合において、第１の半導体チップで生じた熱が貫通電極を介して第２の半導体チップに伝達しないようにする必要がある、と考えた。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、第１半導体チップは、配線基板の第１面に実装されており、平面形状が長方形である。第１半導体チップの素子形成面は第１面に対向している。そして第１半導体チップは、接続端子を介して配線基板と接続している。第１半導体チップは複数の第１貫通電極を有している。複数の第１貫通電極のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されている。第２半導体チップは、第１半導体チップ上に配置されており、第１半導体チップの複数の第１貫通電極に電気的に接続している。また、第１半導体チップは、第１回路形成領域を有している。第１回路形成領域には、第１回路が形成されている。第１回路は、信号を処理するが、この際に第２半導体チップと通信を行う。第１回路形成領域は、平面視で、上記したｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域とは重なっていない。そして接続端子の一部は、平面視で第１回路形成領域と貫通電極配置領域の間に位置している。
前記一実施の形態によれば、第１の半導体チップで生じた熱が貫通電極を介して第２の半導体チップに伝達することを抑制できる。
実施形態に係る半導体装置の構成を示す断面図である。 半導体装置を構成する配線基板、第１半導体チップ、及び第２半導体チップの相対位置を説明するための概略図である。 第１半導体チップと配線基板の接続部分、及び第１半導体チップと第２半導体チップの接続部分の構成を説明するための断面図である。 貫通電極配置領域における第１貫通電極の配列の一例を示す図である。 配線基板の開口の形状の一例を示す図である。 半導体装置の製造方法を説明するための図である。 半導体装置の製造方法を説明するための図である。 半導体装置の製造方法を説明するための図である。 変形例１に係る半導体装置の構成を示す断面図である。 第２半導体チップの断面構造を説明するための図である。 変形例２に係る半導体装置の構成を示す平面図である。 変形例３に係る電子装置の平面図である。 図１２に示した電子装置の機能構成を示すブロック図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１は、実施形態に係る半導体装置ＳＤの構成を示す断面図である。図２は、半導体装置ＳＤを構成する配線基板ＩＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２の相対位置を説明するための概略図である。図１は、図２のＡ−Ａ´断面に対応している。実施形態１に係る半導体装置ＳＤは、配線基板ＩＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２を備えている。
第１半導体チップＳＣ１は、配線基板ＩＰの第１面に実装されており、平面形状が長方形である。第１半導体チップＳＣ１の素子形成面ＳＦＣ１１は第１面に対向している。そして第１半導体チップＳＣ１は、接続端子ＣＵＰを介して配線基板ＩＰと接続している。
第１半導体チップＳＣ１は複数の第１貫通電極ＴＳＶ１を有している。複数の第１貫通電極ＴＳＶ１のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されている。本図に示す例では、第１半導体チップＳＣ１の長辺ＳＩＤ１１，ＳＩＤ１３に平行な方向（図２におけるＸ方向）を列方向として、かつ長辺ＳＩＤ１１，ＳＩＤ１３に垂直な方向（図２におけるＹ方向）を行方向となっている。ただし、行方向は、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４に平行な方向であっても良い。
第２半導体チップＳＣ２は、第１半導体チップＳＣ１上に配置されており、第１半導体チップＳＣ１の複数の第１貫通電極ＴＳＶ１に電気的に接続している。
また第１半導体チップＳＣ１は、第１回路形成領域ＬＧＣ１を有している。第１回路形成領域ＬＧＣ１には、第１回路が形成されている。第１回路は、信号を処理するが、この際に第２半導体チップＳＣ２と通信を行う。第１回路形成領域ＬＧＣ１は、平面視で、上記したｍ行ｎ列の最外周の格子点を結んだ領域（以下、貫通電極配置領域ＴＳＶＡ１と記載）とは重なっていない。そして接続端子ＣＵＰの一部は、平面視で第１回路形成領域ＬＧＣ１と貫通電極配置領域ＴＳＶＡ１の間に位置している。このため、第１回路形成領域ＬＧＣ１で発生した熱の少なくとも一部は、接続端子ＣＵＰを介して配線基板ＩＰに伝達する。このため、第１貫通電極ＴＳＶ１を介して第１半導体チップＳＣ１から第２半導体チップＳＣ２に熱が伝達することを抑制できる。
なお、上記したように、第１半導体チップＳＣ１の素子形成面ＳＦＣ１１は第１面に対向している。このため、素子形成面ＳＦＣ１１が第２半導体チップＳＣ２に対向している場合と比較して、第１半導体チップＳＣ１から第２半導体チップＳＣ２に熱が伝わりにくい。また、第１半導体チップＳＣ１から配線基板ＩＰに熱が伝わりやすい。
以下、半導体装置ＳＤの構成について詳細に説明する。
まず、図１を用いて半導体装置ＳＤの構成を説明する。配線基板ＩＰは、例えば樹脂インターポーザであり、少なくとも両面に配線層を有している。配線基板ＩＰは、配線層を２層有していてもよいし、４層以上有していてもよい。配線基板ＩＰの厚さは、例えば１００μｍ以上３００μｍ以下である。ただし、配線基板ＩＰは、これより厚くても良いし、薄くても良い。配線基板ＩＰの第１面側（すなわち第１半導体チップＳＣ１が実装される側）の配線は、電極ＩＥＬ（図３を用いて後述）を有している。電極ＩＥＬは第１半導体チップＳＣ１に電気的に接続している。
また配線基板ＩＰのうち第１面とは逆側の第２面の配線層は、電極ＬＮＤを有している。電極ＬＮＤは、少なくとも配線基板ＩＰに設けられた接続部材（例えばスルーホール内に設けられた導電層）を介して電極ＩＥＬに接続している。電極ＬＮＤには外部接続端子ＳＢが設けられている。外部接続端子ＳＢは半導体装置ＳＤを回路基板（例えばマザーボード）に取り付ける際に用いられる。外部接続端子ＳＢは、例えばはんだボールである。電極ＬＮＤ及び外部接続端子ＳＢは、少なくとも配線基板ＩＰの縁に沿って配置されている。ただし電極ＬＮＤ及び外部接続端子ＳＢは、配線基板ＩＰの中央にも配置されていても良い。この場合、電極ＬＮＤ及び外部接続端子ＳＢは、配線基板ＩＰの全面に渡って設けられていても良いし、配線基板ＩＰの中央の外部接続端子ＳＢ群と、配線基板ＩＰの縁の外部接続端子ＳＢ群の間に、各群の格子点間距離よりも大きい隙間が設けられていても良い。
第１半導体チップＳＣ１は、上記したように、配線基板ＩＰの電極ＩＥＬに接続している。本図に示す例では、第１半導体チップＳＣ１は、接続端子ＣＵＰを介して電極ＩＥＬに接続している。接続端子ＣＵＰは、例えばＣｕなどの金属からなる導体柱である。ただし、接続端子ＣＵＰははんだバンプであっても良い。
第１半導体チップＳＣ１の厚さは、配線基板ＩＰよりも薄く、例えば配線基板ＩＰの厚さの１／２以下である。第１半導体チップＳＣ１の厚さは、例えば５０μｍ以上６０μｍ以下であるが、これに限定されない。
また、第１半導体チップＳＣ１は、第２半導体チップＳＣ２よりも薄い。このため、第１貫通電極ＴＳＶ１が低くなり、その結果、第１貫通電極ＴＳＶ１を介して第１半導体チップＳＣ１から第２半導体チップＳＣ２に熱が伝わりやすくなっている。
第１半導体チップＳＣ１の素子形成面ＳＦＣ１１には少なくとも一つのロジック回路（例えば第１回路形成領域ＬＧＣ１内の回路）が形成されている。このロジック回路は、複数の第１貫通電極ＴＳＶ１を介して第２半導体チップＳＣ２に接続している。
第２半導体チップＳＣ２は、例えばメモリチップである。第２半導体チップＳＣ２が有するメモリは、Ｗｉｄｅ Ｉ／Ｏメモリ、又はＤＤＲ（Double Data Rate）メモリ（ＤＤＲ２，ＤＤＲ３等を含む）であっても良い。ただし第２半導体チップＳＣ２は、ロジック回路を有する半導体チップであってもよいし、ロジック回路及びメモリ回路の双方を有する半導体チップであっても良い。第２半導体チップＳＣ２の素子形成面ＳＦＣ２１は、第１半導体チップＳＣ１の裏面ＳＦＣ１２に対向している。
また、本図に示すように、第1半導体チップＳＣ１の短辺に平行な断面でみた場合、貫通電極配置領域ＴＳＶＡ１は、第１半導体チップＳＣ１の中心、第２半導体チップＳＣ２の中心、及び配線基板ＩＰの中心と重なっている。ただし第１半導体チップＳＣ１、第２半導体チップＳＣ２、及び配線基板ＩＰの相対位置は、本図に示す例に限定されない。
第１半導体チップＳＣ１と配線基板ＩＰの第１面の間の空間は、第１封止樹脂ＵＦＲ１で封止されている。そして、第２半導体チップＳＣ２と配線基板ＩＰの第１面の間の空間は、第２封止樹脂ＵＦＲ２で封止されている。この結果、第１封止樹脂ＵＦＲ１は、第２封止樹脂ＵＦＲ２でその周囲を覆われた形になる。第１封止樹脂ＵＦＲ１は、ＤＡＦ（Die Attachment Film）であっても良いし、液状の樹脂を滴下して形成されていても良い。また封止樹脂ＵＦＲ２は、例えば液状の樹脂を滴下することにより形成されている。
第１封止樹脂ＵＦＲ１の厚さすなわち第１半導体チップＳＣ１と配線基板ＩＰの距離は、第２封止樹脂ＵＦＲ２の厚さすなわち第１半導体チップＳＣ１と第２半導体チップＳＣ２の距離よりも小さいのが好ましい。このようにすると、第１封止樹脂ＵＦＲ１を介して第１半導体チップＳＣ１から配線基板ＩＰに伝わる熱の量を増やすことができる。この場合、第２封止樹脂ＵＦＲ２を介して第１半導体チップＳＣ１から第２半導体チップＳＣ２に伝わる熱の量を少なくすることができる。
また、第１封止樹脂ＵＦＲ１の熱伝導率は、第２封止樹脂ＵＦＲ２の熱伝導率よりも高いのが好ましい。このようにすると、第１封止樹脂ＵＦＲ１を介して第１半導体チップＳＣ１から配線基板ＩＰに伝わる熱の量をさらに増やすことができる。その結果、第２封止樹脂ＵＦＲ２を介して第１半導体チップＳＣ１から第２半導体チップＳＣ２に伝わる熱の量をさらに少なくすることができる。
配線基板ＩＰの第１面、第１半導体チップＳＣ１、第２封止樹脂ＵＦＲ２、及び第２半導体チップＳＣ２は、封止樹脂ＭＤＲ１によって封止されている。本図に示す例において、封止樹脂ＭＤＲ１の側面は、配線基板ＩＰの側面と同一面を形成している。ただし、平面視において、封止樹脂ＭＤＲ１の側面は、配線基板ＩＰの側面よりも内側に位置していても良い。
次に、図２を用いて半導体装置ＳＤの構成を説明する。第１半導体チップＳＣ１は、平面形状が長方形であり、長辺ＳＩＤ１１、短辺ＳＩＤ１２、長辺ＳＩＤ１３、及び短辺ＳＩＤ１４を有している。第１貫通電極ＴＳＶ１は、ｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域ＴＳＶＡ１内に位置しており、かつ、上記した格子点のいずれかの上に配置されている。貫通電極配置領域ＴＳＶＡ１は長方形であり、その長辺（すなわち行方向）は、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４に平行になっている。そして第１回路形成領域ＬＧＣ１は、貫通電極配置領域ＴＳＶＡ１の長辺と短辺ＳＩＤ１２の間に位置している。このようにすると、第１回路形成領域ＬＧＣ１と貫通電極配置領域ＴＳＶＡ１を離すことができる。なお、第１回路形成領域ＬＧＣ１が有する第１回路は、第１半導体チップＳＣ１が有する回路のうち最も発熱量が多い回路である。このため、第１半導体チップＳＣ１のうち最も温度が高くなるのは、平面視で第１回路と重なる領域である。第１回路は、例えばＣＰＵ（Central Processing Unit）である。
なお、貫通電極配置領域ＴＳＶＡ１の長辺は、第１半導体チップＳＣ１の長辺ＳＩＤ１１，ＳＩＤ１４に平行であってもよい。
第１半導体チップＳＣ１の短辺に平行な断面でみた場合、第１半導体チップＳＣ１の中心（又は重心）は、配線基板ＩＰの中心（又は重心）と重なっている。
また、複数の接続端子ＣＵＰの一部（接続端子ＣＵＰ１）は、第１半導体チップＳＣ１の４辺（長辺ＳＩＤ１１、短辺ＳＩＤ１２、長辺ＳＩＤ１３、及び短辺ＳＩＤ１４）に沿って設けられている。本図に示す例において、接続端子ＣＵＰ１は複数の列を成すように、第１半導体チップＳＣ１の４辺に沿って設けられている。
そして、複数の接続端子ＣＵＰの他の一部（接続端子ＣＵＰ２）は、第１回路形成領域ＬＧＣ１と貫通電極配置領域ＴＳＶＡ１の間に位置している。このため、第１回路形成領域ＬＧＣ１で発生した熱の少なくとも一部を、第１貫通電極ＴＳＶ１に届く前に、接続端子ＣＵＰ２を介して配線基板ＩＰに逃がすことができる。また、第１半導体チップＳＣ１に応力が加わっても、貫通電極配置領域ＴＳＶＡ１に反りが生じることを抑制できる。従って、貫通電極配置領域ＴＳＶＡ１を起点として第１半導体チップＳＣ１の基板ＳＵＢ１にクラックが生じることを抑制できる。なお、接続端子ＣＵＰ２は、接続端子ＣＵＰ１よりも断面積が大きくても良い。このようにすると、上記した効果を大きくすることができる。本図に示す例では、複数の接続端子ＣＵＰ２は、貫通電極配置領域ＴＳＶＡ１を取り囲むように配置されている。
また、平面視において、接続端子ＣＵＰ１の総面積は、第１貫通電極ＴＳＶ１の総面積よりも大きい。このようにすると、第１半導体チップＳＣ１から第２半導体チップＳＣ２に熱を伝わりにくくして、第１半導体チップＳＣ１から配線基板ＩＰに熱を伝わりやすくすることができる。
接続端子ＣＵＰ２の少なくとも一部は、第１半導体チップＳＣ１の多層配線層ＭＩＬに形成された配線及びビアを介して、第１貫通電極ＴＳＶ１に接続していてもよい。この場合、電極ＥＬ１１に直接接続する接続端子ＣＵＰ２は、第２半導体チップＳＣ２の電源電極又はグランド電極に接続している。
また、接続端子ＣＵＰ２の外側には、別の接続端子ＣＵＰが設けられていてもよい。この接続端子ＣＵＰも、第１半導体チップＳＣ１の多層配線層ＭＩＬに形成された配線及びビアを介して、第１貫通電極ＴＳＶ１に接続していてもよい。この接続端子は、例えば第２半導体チップＳＣ２を検査するための端子として使用されてもよい。
なお、配線基板ＩＰの電極ＩＥＬも、上記した接続端子ＣＵＰに対応するように配置されている。
第２半導体チップＳＣ２は、平面視において、第１半導体チップＳＣ１の少なくとも一つの辺から食み出している。また、図２に示す例では、第２半導体チップＳＣ２の長辺は、第１半導体チップＳＣ１の短辺ＳＩＤ１２と平行である。
第２半導体チップＳＣ２はメモリチップである場合、第１貫通電極ＴＳＶ１は、ＪＥＤＥＣ ＪＥＳＤ２２９に定められた規格に従って配置されている。この場合、４つの貫通電極配置領域ＴＳＶＡ１が、２行２列に配置される。また、第１半導体チップＳＣ１のうち平面視で貫通電極配置領域ＴＳＶＡ１の周囲に位置する領域には、制御回路形成領域ＣＮＴが設けられている。制御回路形成領域ＣＮＴには、第２半導体チップＳＣ２のメモリを制御するためのメモリ制御回路が形成されている。このため、メモリ制御回路と第２半導体チップＳＣ２とを接続する接続経路のうち、第１半導体チップＳＣ１の多層配線層ＭＩＬに含まれている部分を短くすることができる。
また、平面視において、貫通電極配置領域ＴＳＶＡ１を介して第１回路形成領域ＬＧＣ１とは逆側には、第２回路形成領域ＬＧＣ２が配置されている。第２回路形成領域ＬＧＣ２には第２回路が形成されている。第２回路は、第１回路よりも発熱量が小さいが、制御回路形成領域ＣＮＴが有する回路よりも発熱量が大きい。第２回路は、例えばＧＰＵ（Graphics Processing Unit）である。
さらに、平面視で第１回路形成領域ＬＧＣ１に近いほうの短辺（本図の例では短辺ＳＩＤ１２）と第１回路形成領域ＬＧＣ１の間には、Ｉ／Ｏ回路ＩＦが形成されている。Ｉ／Ｏ回路ＩＦは、短辺ＳＩＤ１４に沿った接続端子ＣＵＰ１と第２回路形成領域ＬＧＣ２の間にも形成されている。なお、Ｉ／Ｏ回路ＩＦの発熱量は、第２回路の発熱量よりも小さく、かつ、制御回路形成領域ＣＮＴが有する回路の発熱量よりも大きい。なお、Ｉ／Ｏ回路ＩＦは、第２回路形成領域ＬＧＣ２に近いほうの短辺（本図の例では短辺ＳＩＤ１４）と第２回路形成領域ＬＧＣ２の間にも形成されている。
図３は、第１半導体チップＳＣ１と配線基板ＩＰの接続部分、及び第１半導体チップＳＣ１と第２半導体チップＳＣ２の接続部分の構成を説明するための断面図である。
第１半導体チップＳＣ１は、基板ＳＵＢ１を用いて形成されている。基板ＳＵＢ１は、例えばシリコン基板などの半導体基板である。基板ＳＵＢ１には、トランジスタＴｒ１が形成されている。また基板ＳＵＢ１のうちトランジスタＴｒ１が形成されている面には、多層配線層ＭＩＬ１が形成されている。多層配線層ＭＩＬ１内の配線、及びトランジスタＴｒ１により、第１半導体チップＳＣ１の各種の回路が形成されている。
基板ＳＵＢ１には、第１貫通電極ＴＳＶ１が形成されている。第１貫通電極ＴＳＶ１は、銅などの導電体で形成されており、基板ＳＵＢ１を貫いている。なお、第１貫通電極ＴＳＶ１と基板ＳＵＢ１の間には、絶縁膜（図示せず）が形成されている。
また、多層配線層ＭＩＬ１の最上層の配線層には、電極ＥＬ１１が形成されている。電極ＥＬ１１の上には、接続端子ＣＵＰ、例えばＣｕピラーなどの導体柱が形成されている。接続端子ＣＵＰは、はんだＳＬＤ１を介して、配線基板ＩＰの第１面の電極ＩＥＬに接続している。なお、配線基板ＩＰの第１面には絶縁層ＳＲ、例えばソルダーレジスト層が設けられている。絶縁層ＳＲのうち電極ＩＥＬと重なる位置には、開口ＳＲＯが設けられている。なお、電極ＩＥＬは、周辺部が絶縁層ＳＲによって覆われていても良いし、周辺も絶縁層ＳＲから露出していても良い。
一部の電極ＥＬ１１は、多層配線層ＭＩＬ１内の配線及びビアを介して、第１貫通電極ＴＳＶ１の素子形成面ＳＦＣ１１側の端部に接続している。そして第１貫通電極ＴＳＶ１の裏面ＳＦＣ１２側の端部は、はんだＳＬＤ２を介して第２半導体チップＳＣ２の接続端子ＥＬ２１に接続している。
なお、本図に示す例では、第２半導体チップＳＣ２の接続端子ＥＬ２１と第１半導体チップＳＣ１の第１貫通電極ＴＳＶ１は、平面視において重なっている。ただし、少なくとも一部の接続端子ＥＬ２１は、対応する第１貫通電極ＴＳＶ１と平面視で重なっていなくても良い。この場合、第１半導体チップＳＣ１の裏面ＳＦＣ１２には、少なくとも一層の配線が形成される。そしてこの配線を介して、接続端子ＥＬ２１と第１貫通電極ＴＳＶ１とが接続する。
第１貫通電極ＴＳＶ１の配置ピッチは、接続端子ＣＵＰの配置ピッチよりも狭い。このようにすると、接続端子ＣＵＰを第１貫通電極ＴＳＶ１よりも太くすることができる。これにより、第１半導体チップＳＣ１を配線基板ＩＰに接続するときの、接続端子ＣＵＰの機械的な信頼性を高めることができる。また、接続端子ＣＵＰの高さを大きくすることができる。また、本図に示す例では、平面視において、一部の第１貫通電極ＴＳＶ１は、少なくとも一部が接続端子ＣＵＰと重なっている。このようにすると、接続端子ＣＵＰの配置の制限及び第１貫通電極ＴＳＶ１の配置の制限を少なくすることができる。なお、いずれの第１貫通電極ＴＳＶ１も接続端子ＣＵＰと重ならないようにしても良い。
図４は、貫通電極配置領域ＴＳＶＡ１における第１貫通電極ＴＳＶ１の配列の一例を示す図である。本図に示すように貫通電極配置領域ＴＳＶＡ１には複数の第１貫通電極ＴＳＶ１が格子点上に配置されている。貫通電極配置領域ＴＳＶＡ１の長辺の長さは、例えば、貫通電極配置領域ＴＳＶＡ１の短辺の長さの１０倍以上である。また、第１貫通電極ＴＳＶ１が配置されている格子において、隣り合う４つの格子が成す形は、例えば正方形、長方形、又は平行四辺形であるが、これに限定されない。また、すべての格子点上に第１貫通電極ＴＳＶ１が配置されている必要もない。格子点の全数に対する、第１貫通電極ＴＳＶ１が配置されていない格子点の割合は、例えば１０％以下である。
図５は、配線基板ＩＰの開口ＳＲＯの形状の一例を示す図である。本図に示す例において、開口ＳＲＯは、電極ＩＥＬ別に設けられておらず、複数の電極ＩＥＬに対して共通の開口として設けられている。具体的には、接続端子ＣＵＰ１に対応する電極ＩＥＬと重なるように、第１の開口ＳＲＯが配線基板ＩＰの縁に沿って連続的に形成されている。また、接続端子ＣＵＰ２に対応する電極ＩＥＬ及び接続端子ＣＵＰ３に対応する電極ＩＥＬと重なるように、第２の開口ＳＲＯが、配線基板ＩＰの中央に形成されている。なお、本図に示す例では、第２の開口ＳＲＯの端部は第１の開口ＳＲＯに繋がっている。ただし、第１の開口ＳＲＯと第２の開口ＳＲＯは、互いに分離されていても良い。また第２の開口ＳＲＯは、複数の貫通電極配置領域ＴＳＶＡ１別に互いに分離していても良い。
次に、図６〜図８を用いて、半導体装置ＳＤの製造方法について説明する。まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を準備する。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、例えば以下のようにして形成される。
まず、ウェハ状態の基板（例えば基板ＳＵＢ１）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢ１に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、基板上にトランジスタ（例えばトランジスタＴＲ１）が形成される。
次いで、素子分離膜上及びトランジスタ上に、多層配線層（例えば多層配線層ＭＩＬ１）を形成する。最上層の配線層には、電極（例えば電極ＥＬ１１）が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極上に位置する開口が形成される。
なお、第２半導体チップＳＣ２では、この多層配線層を形成する工程においてメモリセルとなる容量素子も形成される。
そして、第１半導体チップＳＣ１の電極ＥＬ１１上には、接続端子ＣＵＰが形成される。接続端子ＣＵＰが導体柱である場合、接続端子ＣＵＰは例えばめっき法を用いて形成される。また、接続端子ＣＵＰ上には、はんだ層が形成される。
また、上記した工程のいずれかのタイミングで、第１半導体チップＳＣ１には第１貫通電極ＴＳＶ１が形成される。第１貫通電極ＴＳＶ１は、例えばトランジスタＴｒ１が形成される前に形成されても良いし、電極ＥＬ１１及び保護絶縁膜が形成された後に形成されても良い。また第１貫通電極ＴＳＶ１は、トランジスタＴｒ１及び多層配線層の一部が形成された後に形成されても良い。この場合、第１貫通電極ＴＳＶ１のうち素子形成面ＳＦＣ１１側の端部は、いずれかの配線層に接続する。また、いずれかのタイミングで、第１半導体チップＳＣ１の裏面ＳＦＣ１２側には、第１貫通電極ＴＳＶ１に接続する電極が形成されても良い。
その後、ウェハを半導体チップに個片化する。
また、図８に示すような配線基板ＩＰを準備する。本図は、複数の配線基板ＩＰが外部スクライブ領域ＳＬ（図６等に図示）を介して互いに繋がった状態を示している。
次いで、図６（ａ）に示すように、配線基板ＩＰ上に第１半導体チップＳＣ１を実装する。このとき、接続端子ＣＵＰは電極ＩＥＬに接続され、かつ、第１封止樹脂ＵＦＲ１が形成される。第１封止樹脂ＵＦＲ１は、ＤＡＦ（Die Attachment Film）などのフィルム状の樹脂を用いて形成されても良いし、液状の樹脂を滴下して形成されても良い。前者の場合、第１封止樹脂ＵＦＲ１は、配線基板ＩＰに第１半導体チップＳＣ１を実装する前に、配線基板ＩＰ上に配置される。この場合、第１封止樹脂ＵＦＲ１の平面形状を、図２を用いて説明した通りにしやすくなる。後者の場合、第１封止樹脂ＵＦＲ１は、配線基板ＩＰに第１半導体チップＳＣ１を実装した後に設けられる。また後者の場合、第１封止樹脂ＵＦＲ１の端部は、第１半導体チップＳＣ１の側面の少なくとも下側に沿ってフィレットを形成する。
次いで、図６（ｂ）に示すように、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を搭載する。このとき、第１半導体チップＳＣ１の第１貫通電極ＴＳＶ１は、第２半導体チップＳＣ２の接続端子ＥＬ２１に接続される。その後、第２封止樹脂ＵＦＲ２が形成される。第２封止樹脂ＵＦＲ２は、例えば液状の樹脂を滴下して形成される。このため、第２封止樹脂ＵＦＲ２の端部は、第２半導体チップＳＣ２の側面の少なくとも下側に沿ってフィレットを形成する。
なお、図６（ａ）及び図６（ｂ）に示した工程は、複数の配線基板ＩＰのそれぞれに対して行われる。
その後、図６（ｃ）に示すように、封止樹脂ＭＤＲ１を形成する。封止樹脂ＭＤＲ１は、例えば一組の金型（図示せず）で形成された一つのキャビティ（図示せず）を用いて、複数の配線基板ＩＰに対して一括して形成される（一括モールド方式）。
なお、封止樹脂ＭＤＲを形成する工程において、キャビティは、複数の配線基板ＩＰ別に設けられていても良い。この場合、第１半導体チップＳＣ１及び第２半導体チップＳＣ２の積層体は、配線基板ＩＰ別に個別に封止される（個片モールド方式）。この場合、各配線基板ＩＰを個々のキャビティ（図示せず）で覆うため、配線基板ＩＰの側面と封止樹脂ＭＤＲ１の側面は、同一面を構成しない。
そして図７（ａ）に示すように、複数の配線基板ＩＰそれぞれに、外部接続端子ＳＢを設ける。
その後、図７（ｂ）に示すように、複数の配線基板ＩＰ及び封止樹脂ＭＤＲ１を、スクライブ領域ＳＬに沿って分割する。このようにして、半導体装置ＳＤが形成される。
次に、本実施形態の作用及び効果の代表的なものを説明する。本実施形態によれば、接続端子ＣＵＰ２の一部は、平面視で第１回路形成領域ＬＧＣ１と貫通電極配置領域ＴＳＶＡ１の間に位置している。このため、第１回路形成領域ＬＧＣ１で発生した熱の少なくとも一部は、接続端子ＣＵＰを介して配線基板ＩＰに伝達する。このため、第１貫通電極ＴＳＶ１を介して第１半導体チップＳＣ１から第２半導体チップＳＣ２に熱が伝達することを抑制できる。特に本実施形態では、貫通電極配置領域ＴＳＶＡ１の全周を囲むように接続端子ＣＵＰ２を配置している。従って、上記した効果が特に大きくなる。
（変形例１）
図９は、変形例１に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
まず、半導体装置ＳＤは、複数の第２半導体チップＳＣ２を有している。複数の第２半導体チップＳＣ２は互いに積層されている。そして２層目以上の第２半導体チップＳＣ２の少なくとも一つ、例えば最上層の第２半導体チップ２１は、他の第２半導体チップＳＣ２よりも厚くなっている。ただし最上層の第２半導体チップ２１も、他の第２半導体チップＳＣ２と同じ厚さであっても良い。複数の第２半導体チップＳＣ２は、互いに積層された状態で、第１半導体チップＳＣ１上に積層される。
そして、複数の第２半導体チップＳＣ２は、いずれも第２貫通電極ＴＳＶ２を有している。第２半導体チップＳＣ２は、その上に位置する第２半導体チップＳＣ２と第２貫通電極ＴＳＶ２を介して接続している。すなわち第１半導体チップＳＣ１と、２層目以上に位置する第２半導体チップＳＣ２とは、第２貫通電極ＴＳＶ２を介して電気的に接続している。複数の第２半導体チップＳＣ２は、例えばいずれもメモリチップである。ただし少なくとも一つの第２半導体チップＳＣ２は、ロジック回路を有していても良い。なお、本図に示す例において、複数の第２半導体チップＳＣ２は、平面視で４辺が互いに重なっている。また、複数の第２半導体チップＳＣ２それぞれの第２貫通電極ＴＳＶ２は、平面視で互いに重なっている。
また、平面視において、少なくとも一部の第２貫通電極ＴＳＶ２は、いずれかの第１貫通電極ＴＳＶ１と重なっている。このようにすると、第２貫通電極ＴＳＶ２と第１貫通電極ＴＳＶ１とを接続する際、これらの間に位置する導体のパターンを単純化することができる。
本図に示す例では、第２貫通電極ＴＳＶ２は、いずれも第１貫通電極ＴＳＶ１と同様の格子点上に配置されている。そして、第２半導体チップＳＣ２も貫通電極配置領域ＴＳＶＡ１と同様の領域を有している。例えば第２半導体チップＳＣ２がメモリチップである場合、第２貫通電極ＴＳＶ２は、ＪＥＤＥＣ ＪＥＳＤ２２９に定められた規格に従って配置されている。そして第１貫通電極ＴＳＶ１の配列が示す格子は、第２貫通電極ＴＳＶ２の配列が示す格子と平面視で重なっている。
図１０は、第２半導体チップＳＣ２の断面構造を説明するための図である。本図に示す例において、第２半導体チップＳＣ２の基板ＳＵＢ２には、第２貫通電極ＴＳＶ２が形成されている。第２貫通電極ＴＳＶ２は、例えば銅などの導電体で形成されており、基板ＳＵＢ２を貫いている。なお、基板ＳＵＢ２には、第２貫通電極ＴＳＶ２を囲むように絶縁膜が埋め込まれている。この絶縁膜は、第１半導体チップＳＣ１の基板ＳＵＢ１と第１貫通電極ＴＳＶ１の間の絶縁膜よりも厚くしてもよい。
また、基板ＳＵＢ２の素子形成面ＳＦＣ２１側には、多層配線層ＭＩＬ２が形成されている。第２貫通電極ＴＳＶ２は、多層配線層ＭＩＬ２内のビア等を介して、多層配線層ＭＩＬの上に設けられた接続端子ＥＬ２１に接続している。なお、接続端子ＥＬ２１は、例えば銅などからなる導体柱である。また、基板ＳＵＢ２の裏面ＳＦＣ２２には、電極ＥＬ２２が形成されている。電極ＥＬ２２は、第２貫通電極ＴＳＶ２に接続している。
本変形例に係る半導体装置ＳＤの製造方法は、第２半導体チップＳＣ２を予め積層させておく点を除いて、実施形態１に係る半導体装置ＳＤの製造方法と同様である。
本変形例によっても、実施形態と同様の効果を得ることができる。また、第２半導体チップＳＣ２の基板ＳＵＢ２において第２貫通電極ＴＳＶ２を囲んでいる絶縁膜を、第１半導体チップＳＣ１の基板ＳＵＢ１と第１貫通電極ＴＳＶ１の間の絶縁膜よりも厚くすると、第１貫通電極ＴＳＶ１及び第２貫通電極ＴＳＶ２を介して基板ＳＵＢ２に流れ込む熱の量を少なくすることができる。
（変形例２）
図１１は、変形例２に係る半導体装置ＳＤの構成を示す平面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態または変形例１に係る半導体装置ＳＤと同様である。
まず、貫通電極配置領域ＴＳＶＡ１の短辺に平行な断面で見た場合、貫通電極配置領域ＴＳＶＡ１の中心は、第１半導体チップＳＣ１の中心から、第１回路形成領域ＬＧＣ１とは逆側にずれている。特にこの断面において、第１半導体チップＳＣ１の中心は、貫通電極配置領域ＴＳＶＡ１と重なっていないのが好ましい。
また、この断面において、配線基板ＩＰの中心を基準とした場合、一方の側には第１回路形成領域ＬＧＣ１が配置され、他方の側には貫通電極配置領域ＴＳＶＡ１が配置されている。
そして貫通電極配置領域ＴＳＶＡ１を基準とした場合、第２回路形成領域ＬＧＣ２は第１回路形成領域ＬＧＣ１と同じ側に配置されている。そして第１回路形成領域ＬＧＣ１の少なくとも一部は、平面視で第２半導体チップＳＣ２とは重なっていない。第２回路形成領域ＬＧＣ２の少なくとも一部も、平面視で第２半導体チップＳＣ２とは重なっていない。
また、この断面において、第２半導体チップＳＣ２の中心は、配線基板ＩＰの中心からずれている。このようにすると、第２半導体チップＳＣ２の少なくとも一つの側面から半導体装置ＳＤの側面までの距離を短くすることができるため、第２半導体チップＳＣ２の熱を半導体装置ＳＤの側面から放熱しやすくなる。
また、この断面において、第２半導体チップＳＣ２の中心から配線基板ＩＰの中心までの距離は、第1半導体チップＳＣ１から配線基板ＩＰの中心までの距離よりも小さい。
そして、貫通電極配置領域ＴＳＶＡ１の長辺に平行な方向に貫通電極配置領域ＴＳＶＡ１を延長した領域によって第１半導体チップＳＣ１を分割した場合、接続端子ＣＵＰの数は、第１回路形成領域ＬＧＣ１を含む領域のほうが、他の領域よりも多い。このようにすると、第１回路形成領域ＬＧＣ１からの熱は、接続端子ＣＵＰを介して配線基板ＩＰに逃げやすくなる。
本変形例によっても、実施形態又は変形例１と同様の効果を得ることができる。また、貫通電極配置領域ＴＳＶＡ１の短辺に平行な断面で見た場合、貫通電極配置領域ＴＳＶＡ１の中心は、第１半導体チップＳＣ１の中心から、第１回路形成領域ＬＧＣ１とは逆側にずれている。このため、第１回路形成領域ＬＧＣ１と貫通電極配置領域ＴＳＶＡ１の距離をさらに大きくすることができる。従って、第１回路形成領域ＬＧＣ１で発生した熱が第１貫通電極ＴＳＶ１を介して第２半導体チップＳＣ２に伝わることを、さらに抑制できる。なお、上記した断面において、第２半導体チップＳＣ２の中心は、貫通電極配置領域ＴＳＶＡ１と重なっているのが好ましい。このようにすると、第２半導体チップＳＣ２内に温度分布が生じることを抑制できる。
また、第２半導体チップＳＣ２の中心から配線基板ＩＰの中心までの距離は、第1半導体チップＳＣ１から配線基板ＩＰの中心までの距離よりも小さい。このため、第２半導体チップＳＣ２の少なくとも一つの側面を半導体装置ＳＤ野側面に近づけることができる。従って、第２半導体チップＳＣ２の熱を半導体装置ＳＤの側面から放熱しやすい。
また、貫通電極配置領域ＴＳＶＡ１を基準とした場合、第２回路形成領域ＬＧＣ２は第１回路形成領域ＬＧＣ１と同じ側に配置されている。このため、第１半導体チップＳＣ１のうち第１回路形成領域ＬＧＣ１及び第２回路形成領域ＬＧＣ２が設けられている領域の温度が高くなり、その結果、第１半導体チップＳＣ１とその周囲の樹脂等の間の温度勾配を大きくすることができる。その結果、第１半導体チップＳＣ１の周囲へ逃げる熱量を増やすことができる。
（変形例３）
図１２は、変形例３に係る電子装置ＥＤの平面図である。本図に示す電子装置ＥＤは、例えば、携帯通信端末、携帯型のゲーム機器、携帯型のパーソナルコンピュータなど、携帯型の電子機器であり、半導体装置ＳＤを内蔵している。また電子装置ＥＤは、表示装置ＤＩＳを有している。表示装置ＤＩＳは、半導体装置ＳＤを用いて制御されている。
図１３は、電子装置ＥＤの機能構成を示すブロック図である。本図に示す例において、第２半導体チップＳＣ２は、メモリチップである。そして第１半導体チップＳＣ１は、第２半導体チップＳＣ２を用いて、電子装置ＥＤを制御する。第１半導体チップＳＣ１の第１回路形成領域ＬＧＣ１は、コアとなるＣＰＵ（Central Processing Unit）であり、第１半導体チップＳＣ１の第２回路形成領域ＬＧＣ２は、ＧＰＵ（Graphic Processing Unit）である。また、第１半導体チップＳＣ１は、さらに複数の回路領域ＬＧＣ３，４（例えばモデム用の回路、音声処理用の回路）を有している。また、電子装置ＥＤは、不揮発メモリ（ＮＶＭ）を有している。
なお、第１半導体チップＳＣ１は、通信手段（有線、無線のどちらでもよい）、ＲＦＩＣなどの無線タグとの通信インターフェース、アナログ−デジタル変換部、デジタル−アナログ変換部、電力制御部、ＳＩＭカード、札俗部、メモリカード、ユーザ入力部（例えばキーパッド）、ＵＳＢ通信部、及びＮＶＭと通信する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＮＴ 制御回路形成領域
ＣＵＰ 接続端子
ＣＵＰ１ 接続端子
ＣＵＰ２ 接続端子
ＣＵＰ３ 接続端子
ＤＩＳ 表示装置
ＥＤ 電子装置
ＥＬ１１ 電極
ＥＬ２１ 接続端子
ＩＥＬ 電極
ＩＰ 配線基板
ＬＧＣ１ 第１回路形成領域
ＬＧＣ２ 第２回路形成領域
ＬＧＣ３ 回路領域
ＬＧＣ４ 回路領域
ＬＩＤ 放熱部材
ＬＮＤ 電極
ＭＤＲ１ 封止樹脂
ＭＩＬ１ 多層配線層
ＭＩＬ２ 多層配線層
ＲＩＦ 補強部材
ＳＢ 外部接続端子
ＳＣ１ 第1半導体チップ
ＳＣ２ 第２半導体チップ
ＳＣ２１ 第２半導体チップ
ＳＤ 半導体装置
ＳＦＣ１１ 素子形成面
ＳＦＣ１２ 裏面ＳＦＣ
ＳＦＣ２１ 素子形成面
ＳＦＣ２２ 裏面
ＳＩＤ１１ 長辺
ＳＩＤ１２ 短辺
ＳＩＤ１３ 長辺
ＳＩＤ１４ 短辺
ＳＬ スクライブ領域
ＳＲ 絶縁層
ＳＲＯ 開口
ＳＵＢ１ 基板
ＳＵＢ２ 基板
Ｔｒ１ トランジスタ
ＴＳＶ１ 第１貫通電極
ＴＳＶ２ 第２貫通電極
ＴＳＶＡ１ 貫通電極配置領域
ＵＦＲ１ 封止樹脂
ＵＦＲ２ 封止樹脂

Claims (7)

  1. 配線基板と、
    前記配線基板の第１面上に、素子形成面が前記第１面に対向する方向で実装されており、第１回路を有する第１半導体チップと、
    前記第１半導体チップ上に配置された第２半導体チップと、
    前記第１半導体チップと前記配線基板とを接続する複数の接続端子と、
    を備え、
    前記第１半導体チップは、素子形成面が前記第１面に対向しており、複数の第１貫通電極を有しており、
    前記第２半導体チップは、前記第１半導体チップの前記複数の第１貫通電極に電気的に接続しており、
    前記複数の第１貫通電極のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されており、
    前記ｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域は、平面視において前記第１回路とは重なっておらず、
    前記貫通電極配置領域は、平面視において前記複数の接続端子と重なっておらず、
    前記複数の接続端子は、複数の第１接続端子を含み、
    前記複数の前記第１接続端子の一部は、平面視において前記第１回路と前記貫通電極配置領域の間に位置しており、
    前記第１半導体チップ及び前記貫通電極配置領域は、いずれも平面形状が長方形であり、
    平面視において、
    前記貫通電極配置領域の長辺は、前記第１半導体チップの短辺と平行であり、
    前記第１回路は、前記貫通電極配置領域の長辺と前記第１半導体チップの短辺の間に位置しており、
    前記貫通電極配置領域に平行な断面で見た場合、前記貫通電極配置領域の中心は、前記第１半導体チップの中心から、前記第１回路とは逆側にずれており、
    前記貫通電極配置領域の長辺に平行な方向に前記貫通電極配置領域を延長した領域によって第１半導体チップを分割した場合、
    前記複数の接続端子の数は、前記第１回路を含む領域のほうが、他の領域よりも多い半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記断面において、前記第２半導体チップの中心から前記配線基板の中心までの距離は、前記第１半導体チップの中心から前記配線基板の中心までの距離よりも小さい半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１半導体チップと前記配線基板の間の空間を封止する第１封止樹脂と、
    前記第１半導体チップと前記第２半導体チップの間の空間を封止する第２封止樹脂と、
    を備え、
    前記第１封止樹脂は、前記第２封止樹脂よりも薄い半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、前記第２半導体チップよりも薄い半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１半導体チップ及び前記第２半導体チップは、いずれも平面形状が長方形であり、
    前記第２半導体チップの長辺は、平面視で前記第１半導体チップの短辺と平行である半導体装置。
  6. 請求項１に記載の半導体装置において、
    複数の前記第２半導体チップが前記第１半導体チップ上に積層されており、
    ２層目以上の前記第２半導体チップの少なくとも一つは、最下層の前記第２半導体チップよりも厚い半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、更に平面視において信号を処置する前記第１回路とは重ならない位置にＧＰＵ用の第２回路を有し、
    前記貫通電極配置領域は、平面視において前記第２回路とは重なっておらず、
    前記複数の接続端子は、複数の第２接続端子を含み、
    前記複数の前記第２接続端子の一部は、平面視において前記第２回路と前記貫通電極配置領域の間に位置しており、
    前記貫通電極配置領域は、平面視において前記第１回路と前記第２回路の間に位置している半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
KR20170066843A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 적층형 반도체 장치 및 적층형 반도체 장치의 제조 방법
KR102454892B1 (ko) * 2015-12-09 2022-10-14 삼성전자주식회사 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법
JP2021015922A (ja) * 2019-07-16 2021-02-12 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
JP4496825B2 (ja) * 2004-04-05 2010-07-07 ソニー株式会社 半導体装置およびその製造方法
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
JP2011243724A (ja) 2010-05-18 2011-12-01 Elpida Memory Inc 半導体装置およびその製造方法
TWI427753B (zh) * 2010-05-20 2014-02-21 Advanced Semiconductor Eng 封裝結構以及封裝製程
KR101710658B1 (ko) * 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
JP2012038790A (ja) * 2010-08-04 2012-02-23 Hitachi Ltd 電子部材ならびに電子部品とその製造方法
KR20120057693A (ko) * 2010-08-12 2012-06-07 삼성전자주식회사 적층 반도체 장치 및 적층 반도체 장치의 제조 방법
JP2012119368A (ja) * 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
US9824923B2 (en) * 2011-10-17 2017-11-21 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming conductive pillar having an expanded base

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