JP6140400B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、より詳しくは３次元不揮発性メモリ素子及びその製造方法に関する。
不揮発性メモリ素子は、電源供給が遮られても記憶されたデータがそのまま維持されるメモリ素子である。近年、シリコン基板上に断層でメモリ素子を製造する２次元構造のメモリ素子の集積図向上が限界に逹することによって、シリコン基板から垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案されている。
３次元不揮発性メモリ素子は、メモリセルを積層させるためにワードラインを多層に積層した積層構造物を含む。したがって、メモリ素子を製造する過程で積層構造物が傾いたり崩壊されたりする問題がある。
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、積層構造物の傾きまたは崩壊を防止するのに適する半導体装置及びその製造方法を提供することである。
上記目的を達成するために本発明の一実施例による半導体装置は、パイプゲート内に埋め込まれたパイプチャンネル及び前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合う前記メモリブロックの間に位置された第１スリットと、前記一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第２スリットと、隣合う前記ドレインサイドチャンネルの間に位置されて、ドレイン選択ラインが形成された深みまで形成された第３スリットと、を含む。
隣合う前記ソースサイドチャンネルは、ソースサイドワードライン及びソース選択ラインを共有して、隣合う前記ドレインサイドチャンネルは、ドレインサイドワードラインを共有して、隣合う前記ドレインサイドチャンネルの前記ドレイン選択ラインは、前記第３スリットによって相互分離されたことを特徴とする。
本発明のまた他の実施例による半導体装置の製造方法は、パイプゲート上に第１物質膜及び第２物質膜を交互に形成する段階と、前記パイプゲート内に埋め込まれたパイプチャンネル及び前記第１物質膜、及び前記第２物質膜を貫通しながら前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを形成する段階と、前記第１物質膜及び第２物質膜をエッチングして隣合うメモリブロックの間に位置された第１スリットを形成する段階と、前記第１スリット内に絶縁膜を埋め込む段階と、前記第１物質膜及び前記第２物質膜をエッチングして前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された第２スリットを形成する段階と、前記第２スリットによって露出した前記第２物質膜をリセスする段階と、前記第２物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、を含む。
本発明のまた他の実施例による半導体装置の製造方法は、基板上に第１物質膜及び第２物質膜を交互に形成する段階と、前記基板から突出されながら前記第１物質膜及び前記第２物質膜を貫通するチャンネルを形成する段階と、前記第１物質膜及び前記第２物質膜をエッチングして、メモリブロックのスリミング領域に位置された少なくとも一つの第１スリットを形成する段階と、前記第１スリット内に第１絶縁膜を埋め込む段階と、前記第１物質膜及び前記第２物質膜をエッチングして、前記チャンネルの間に位置された少なくとも一つの第２スリットを形成する段階と、前記第２スリットによって露出した前記第２物質膜をリセスする段階と、前記第２物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、前記第１絶縁膜を埋め込む段階後に、前記第１物質膜及び第２物質膜を選択ライン深みまでエッチングして前記チャンネルの間に位置された少なくとも一つの第６スリットを形成する段階と、前記少なくとも一つの第６スリット内に第２絶縁膜を埋め込む段階と、を含む。
以上のように、本発明のよれば、半導体装置に含まれた積層構造物が傾いたり崩壊されたりすることを防止することができる。
本発明の第１ないし第５実施例による３次元不揮発性メモリ素子の構造を説明するための斜視図。 本発明の第１ないし第５実施例による３次元不揮発性メモリ素子の構造を説明するためのレイアウト図。 本発明の第１実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第３実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第４実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第５実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第６ないし第２０実施例による３次元不揮発性メモリ素子の構造を説明するための斜視図。 本発明の第６実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第７実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第８実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第９実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１０実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１１実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１２実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１３実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１４実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１５実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１６実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１７実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１８実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第１９実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第２０実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第２１ないし第２４実施例による３次元不揮発性メモリ素子の構造を説明するための斜視図。 本発明の第２１ないし第２４実施例による３次元不揮発性メモリ素子の構造を説明するためのレイアウト図。 本発明の第２１実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第２２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図。 本発明の第２２実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第２３実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の第２４実施例による３次元不揮発性メモリ素子のレイアウト図。 本発明の一実施例によるメモリシステムの構成を示した構成図。 本発明の一実施例によるコンピューティングシステムの構成を示す構成図。
以下、図面を参照して本発明の好ましい実施例を説明する。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際に物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたり、本発明の要旨と関係のない公知の構成は省略されうる。各図面の構成要素に参照符号を付けるにあたり、同一の構成要素に限ってはたとえ他の図面上に表示されてもできるだけ同一の符号を付するようにした。
図１は、本発明の第１ないし第５実施例による３次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜等は省略して図示した。
第１ないし第５実施例ではU字形でストリングを配列させる３次元不揮発性メモリ素子の構造及び製造方法について説明する。図１に示されたように、本発明の第１ないし第５実施例による３次元不揮発性メモリ素子は、パイプゲートＰＧ内に埋め込まれたパイプチャンネルＰ＿ＣＨ、パイプチャンネルＰ＿ＣＨと繋がれた一対のソースサイドチャンネルＳ＿ＣＨ、及びドレインサイドチャンネルＤ＿ＣＨで構成されたチャンネルＣＨを備える。ここで、第２方向ＩＩ-ＩＩ’に隣合うストリングＳＴ０、ＳＴ１のソースサイドチャンネルＳ＿ＣＨは、一つのソースラインＳＬに共通に繋がれて、第２方向ＩＩ-ＩＩ’に拡張されたストリング列に含まれたストリングＳＴ０、ＳＴ１のドレインサイドチャンネルＤ＿ＣＨは一つのビットラインＢＬに共通に繋がれる。
また、メモリ素子はソースサイドチャンネルＳ＿ＣＨを取り囲みながら多層で積層されたソースサイドワードラインＳ＿ＷＬ及びドレインサイドチャンネルＤ＿ＣＨを取り囲みながら多層で積層されたドレインサイドワードラインＤ＿ＷＬを含む。
ソースサイドワードラインＳ＿ＷＬとドレインサイドワードラインＤ＿ＷＬは、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置されたスリットによって分離される。ソースサイドワードラインＳ＿ＷＬの上部には、ソース選択ラインＳＳＬが備えられ、ドレインサイドワードラインＤ＿ＷＬの上部にはドレイン選択ラインＤＳＬが備えられる。ここで、第２方向ＩＩ-ＩＩ’に隣合うストリングＳＴ０、ＳＴ１のソースサイドワードラインＳ＿ＷＬ、ソース選択ラインＳＳＬ、ドレインサイドワードラインＤ＿ＷＬ、及びドレイン選択ラインＤＳＬは相互繋がれるか、またはスリットによって相互分離されうる。
本図面では、一例として第２方向ＩＩ-ＩＩ’で隣合うストリングＳＴ０、ＳＴ１のソースサイドワードラインＳ＿ＷＬ及びソース選択ラインＳＳＬは交互繋がれて、第２方向ＩＩ-ＩＩ’で隣合うストリングＳＴ０、ＳＴ１のドレインサイドワードラインＤ＿ＷＬ及びドレイン選択ラインＤＳＬはスリットによって相互分離した場合に対して図示している。
それ以外にも、第２方向ＩＩ-ＩＩ’で隣合うストリングＳＴ０、ＳＴ１のドレインサイドワードラインＤ＿ＷＬ及びドレイン選択ラインＤＳＬは交互繋がれて、第２方向ＩＩ-ＩＩ’で隣合うストリングＳＴ０、ＳＴ１のソースサイドワードラインＳ＿ＷＬ及びソース選択ラインＳＳＬはスリットによって相互分離することができる。
または、隣合うドレインサイドチャンネルＤ＿ＣＨの間または隣合うソースサイドチャンネルＳ＿ＣＨの間に位置されたスリットを選択ラインが形成された深みで形成することで、第２方向ＩＩ-ＩＩ’で隣合うストリングＳＴ０、ＳＴ１のソースサイドワードラインＳ＿ＷＬまたはドレインサイドワードラインＤ＿ＷＬは交互連結させるが、ソース選択ラインＳＳＬまたはドレイン選択ラインＤＳＬは相互分離させることができる。
図２は、本発明の第１ないし第５実施例による３次元不揮発性メモリ素子の構造を説明するためのレイアウト図で、図１を参照して説明したメモリ素子のレイアウト図である。本図面で図面符号「３０」は、層間絶縁膜と導電膜が交互に積層された領域を示し、図面符号「３１」は、層間絶縁膜と犠牲膜が交互に蒸着された領域を示す。また、「ＳＴ」はストリングを示し、「ＣＴ」はコンタクトパッドに繋がれたコンタクトプラグを示す。
図２に示されたように、本発明の第１ないし第５実施例による３次元不揮発性メモリ素子は、第１ないし第６スリット（Ｓ１〜Ｓ６）のうち少なくとも二つのスリットを含み、第１ないし第６スリット（Ｓ１〜Ｓ６）を多様に組み合わせて含むことができる。特に、本発明は１次スリット形成段階によって形成されたスリットに絶縁膜を埋め込んだ後、２次スリット形成段階を進行する。したがって、第１ないし第６スリット（Ｓ１〜Ｓ６）のうちどのスリットを先で形成し、どのスリットを後で形成するかは必要に応じて多様に組み合わせることができる。また、各スリット形成段階では一つのスリットを形成するか、あるいは二つ以上のスリットを同時で形成することができる。
第１スリットＳ１は、隣合うメモリブロックＭＢの間に位置されて隣合うメモリブロックを相互分離させる。ここで、各メモリブロックＭＢは、ストリングが配列されたセル領域及びセル領域の上下に配置されてコンタクトパッドが配列されたスリミング領域を含む。したがって、第１スリットＳ１は隣合うメモリブロックＭＢのセル領域の間及びスリミング領域の間に位置されるように十分な長さで形成されることができる。それによって、隣合うメモリブロックＭＢの境界に位置されたドレイン選択ラインＤＳＬは、第１スリットＳ１によって相互分離される。したがって、メモリ素子に第１スリットＳ１を具備させることで、隣合うメモリブロックＭＢの境界で形成されたドレイン選択ラインＤＳＬを個別的に駆動することができる。すなわち、メモリブロックＭＢごとにメモリセルを容易に駆動させることができる。
第２スリットＳ２は、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置されて、ソースサイドワードラインＳ＿ＷＬとドレインサイドワードラインＤ＿ＷＬを相互分離させる。ここで、第２スリットＳ２は第１方向Ｉ-Ｉ’に平行に拡張された複数のライン型スリットも可能である。または、スリミング領域の縁で前記複数のライン型スリットを相互連結して図４に示されたようなジグザグ形態の第２スリットＳ２を形成することができる。
第３スリットＳ３は、隣合うドレインサイドチャンネルＤ＿ＣＨの間、または隣合うソースサイドチャンネルＳ＿ＣＨの間に位置される。第３スリットＳ３が隣合うドレインサイドチャンネルＤ＿ＣＨの間に位置される場合、第２方向ＩＩ-ＩＩ’に隣合うストリングのドレインサイドワードラインＤ＿ＷＬ及びドレイン選択ラインＤＳＬを相互分離させる。第３スリットＳ３が隣合うソースサイドチャンネルＳ＿ＣＨの間に位置される場合、第２方向ＩＩ-ＩＩ’に隣合うストリングのソースサイドワードラインＳ＿ＷＬ及びソース選択ラインＳＳＬを相互分離させる。
第４スリットＳ４は、隣合うドレインサイドチャンネルＤ＿ＣＨの間、または隣合うソースサイドチャンネルＳ＿ＣＨの間に位置されて、選択ラインＤＳＬ、ＳＳＬが形成された深みで形成される。すなわち、第４スリットＳ４は選択ラインＤＳＬ、ＳＳＬのみを相互分離させるほどの深みで形成される。したがって、第２方向ＩＩ-ＩＩ’に隣合うストリングの選択ラインＤＳＬ、ＳＳＬのみを相互分離させて、第２方向ＩＩ-ＩＩ’に隣合うストリングのワードラインＤ＿ＷＬ、Ｓ＿ＷＬは交互繋がれる。
第５スリットＳ５は、スリミング領域の内部に位置されるか、またはスリミング領域の縁に位置されるか、あるいはスリミング領域の内部及び縁に位置されることができる。また、第５スリットＳ５はライン形態で形成されるか、または突出部を有するライン形態で形成されることができる。一般に、一つのメモリブロックＭＢは上部スリミング領域及び下部スリミング領域を備えるが、第５スリットＳ５は上部及び下部スリミング領域にすべて形成されるか、ふたつの中で一つのスリミング領域に限って形成されることができる。
第５スリットＳ５は、１次スリット形成段階で形成されるか２次スリット形成段階で形成されることができる。一例として、第５スリットＳ５が１次スリット形成段階で形成される場合、犠牲膜リセス段階でスリミング領域に形成された層間絶縁膜が崩壊されることを防止することができる。また他の例として、第５スリットＳ５が２次スリット形成段階で形成される場合、スリミング領域内にコンタクトパッドを形成することができる。また、ライン形態で第５スリットＳ５を形成する場合、第５スリットＳ５は選択ライン（ＤＳＬまたはＳＳＬ）領域（図面の’ＳＧ ｅｄｇｅ’参照）と重ならないように位置される。
第６スリットＳ６は、第１スリットＳ１とスリミング領域との間に位置される。第６スリットＳ６が２次スリット形成段階で形成される場合、図２に示されたようにスリミング領域の両側端にコンタクトパッドを形成することができる。
図３は、本発明の第１実施例による３次元不揮発性メモリ素子のレイアウト図である。図３に示されたように、本発明の第１実施例による３次元不揮発性メモリ素子は、隣合うメモリブロックの間に位置された複数の第１スリットＳ１、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置された複数の第２スリットＳ２、隣合うドレインサイドチャンネルＤ＿ＣＨの間に位置された複数の第３スリットＳ３及び第１スリットＳ１とスリミング領域との間に位置された第６スリットＳ６を備える。
このような構造によれば、第１スリットＳ１によって隣合うメモリブロックの境界で形成されたドレイン選択ラインＤＳＬを相互分離させることができる。第３スリットＳ３によって第２方向ＩＩ-ＩＩ’に隣合うストリングのドレインサイドワードラインＤ＿ＷＬ及びドレイン選択ラインＤＳＬを相互分離させることができる。また、第６スリットＳ６によってスリミング領域の両側端にコンタクトパッドを形成することができる。
図４ないし図９は、本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図３のＡ-Ａ’断面を示す。図４に示されたように、基板６０上に第１層間絶縁膜６１及びパイプゲート用導電膜を形成した後、パイプゲート用導電膜をエッチングしてパイプゲート６２を形成する。続いて、パイプゲート用導電膜がエッチングされた領域に絶縁膜６３を埋め込んで隣合うメモリブロックＭＢのパイプゲート６２を相互分離させる。
続いて、パイプゲート６２をエッチングしてトレンチを形成した後、トレンチ内に犠牲膜（図示せず）を埋め込む。
続いて、本図面には図示されなかったが、犠牲膜が埋め込まれたパイプゲート６２上にキャッピング膜（図示せず）をさらで形成することができる。キャッピング膜は後続スリットの形成工程の際エッチング停止膜として使用することができる。また、導電膜でキャッピング膜を形成する場合、パイプゲート６２のみで形成する場合に比べてパイプチャンネルに流れるセル電流を改善することができる。
続いて、犠牲膜が埋め込まれたパイプゲート６２上に第１物質膜６４及び第２物質膜６５を交互に形成する。積層される第１物質膜６４及び第２物質膜６５の数は積層しようとするメモリセルの個数に応じて決定される。ここで、第１物質膜６４はワードラインまたは選択ラインを形成するためのもので、第２物質膜６５は積層されたワードライン及び積層された選択ラインを相互分離させるためのものである。
第１物質膜６４と第２物質膜６５は、エッチング選択比の大きい物質で形成される。一例として、第１物質膜６４はポリシリコン膜などの導電膜で形成され、第２物質膜６５は酸化膜などの絶縁膜で形成されることができる。他の例として、第１物質膜６４はドープドポリシリコン膜、ドープド非晶質シリコン膜などの導電膜で形成され、第２物質膜６５はアンドープドポリシリコン膜、アンドープド非晶質シリコン膜などの犠牲膜で形成されることができる。また他の例として、第１物質膜６４は窒化膜などの犠牲膜で形成され、第２物質膜６５は酸化膜などの絶縁膜で形成されることができる。
第１実施例では、第１物質膜６４は犠牲膜で形成され、第２物質膜６５は層間絶縁膜で形成される場合について説明する。
続いて、第１物質膜６４及び第２物質膜６５をエッチングしてトレンチと繋がれた一対のチャンネルホールを形成する。
続いて、一対のチャンネルホールの底面に露出した第１犠牲膜を除去した後、トレンチ及び一対のチャンネルホールの内面に電荷遮断膜、メモリ膜及びトンネル絶縁膜６６を順に形成する。
続いて、トンネル絶縁膜上にチャンネル用膜６７を形成し、トレンチ内にパイプチャンネルＰ＿ＣＨを形成して一対のチャンネルホール内にソースサイドチャンネルＳ＿ＣＨ及びドレインサイドチャンネルＤ＿ＣＨを形成する。ここで、パイプチャンネルＰ＿ＣＨ、ソースサイドチャンネルＳ＿ＣＨ及びドレインサイドチャンネルＤ＿ＣＨはトレンチ内に完全に埋め込まれた構造で形成されるか、中心領域がオープンされた構造で形成されることができる。本図面では中心領域がオープンされた構造で形成された場合について図示し、このような場合、オープンされた中心領域内に絶縁膜６８を埋め込む。また、絶縁膜６８を一部深くリセスした後、リセスされた領域内に導電性プラグ６９を埋め込むことも可能である。
続いて、第１物質膜６４及び第２物質膜６５をエッチングして隣合うメモリブロックＭＢの間に位置された複数の第１スリットＳ１を形成する。この際、第１スリットＳ１の形成の時、隣合うドレインサイドチャンネルＤ＿ＣＨの間に位置された複数の第３スリットＳ３をともに形成することができる。ここで、第３スリットＳ３の底面にはパイプゲート６２が存在するのに反して、第１スリットＳ１の下部には絶縁膜６３が埋め込められている。したがって、第３スリットＳ３形成の際にはパイプゲート６２が一種のエッチング停止層として役目をすることができる反面、絶縁膜６３はこのような役目を遂行することができないため、第１スリットＳ１は第３スリットＳ３に比べてさらに深く形成されることができる。
図５に示されたように、複数の第１スリットＳ１及び複数の第３スリットＳ３内に絶縁膜７０を埋め込む。ここで、絶縁膜７０は酸化膜で形成されることができる。
図６に示されたように、第１物質膜６４及び第２物質膜６５をエッチングして、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置された複数の第２スリットＳ２を形成する。また、本図面には図示されなかったが、複数の第２スリットＳ２形成の時、第１スリットＳ１とスリミング領域との間に位置された複数の第６スリットＳ６をともに形成することができる。ここで、第２スリットＳ２及び第６スリットＳ６は、第１物質膜６４をすべて露出させることができる深みで形成されることができる。
本図面では第２スリットＳ２及び第６スリットＳ６形成の時エッチングされた第１物質膜を図面符号「６４Ａ」で示し、エッチングされた第２物質膜を図面符号「６５Ａ」で示した。
図７に示されたように、複数の第２スリットＳ２及び複数の第６スリットＳ６によって露出した第１物質膜６４Ａをリセスして、ワードライン領域及び選択ライン領域を形成する。この時、複数の第１スリットＳ１及び複数の第３スリットＳ３内に埋め込まれた絶縁膜７０及び第１物質膜６５Ａは維持される状態で、第２物質膜６４Ａのみ選択的にリセスされる。したがって、複数の第１スリットＳ１及び第３スリットＳ３内に埋め込まれた絶縁膜７０によって、第１物質膜６４Ａ除去の際残留する第２物質膜６５Ａが崩壊されることを防止することができる。
図８に示されたように、ワードライン領域及び選択ライン領域内に第１導電膜を埋め込んで多層に積層されたワードラインＷＬ及び少なくとも一階に積層された選択ラインＤＳＬ、ＳＳＬを形成する。例えば、ワードライン領域及び選択ライン領域が埋め込まれるように第１導電膜を形成した後、第２スリットＳ２及び第６スリットＳ６の底面及び内壁に形成された第１導電膜を除去し、積層されたワードラインＷＬ及び選択ラインＤＳＬ、ＳＳＬを相互分離させる。この時、複数の第１スリットＳ１内に絶縁膜７０が埋め込まれていない状態で第１導電膜を形成する場合、深みの深い第１スリットＳ１内に第１導電膜が残留することがありうるが、第１実施例では複数の第１スリットＳ１内に絶縁膜７０が埋め込まれた状態で第１導電膜が形成されるので、第１導電膜が残留されることを防止することができる。ちなみに、本図面には図示されなかったが、スリミング領域に埋め込まれた第１導電膜は積層されたワードラインＷＬにコンタクトプラグをそれぞれ連結させるためのコンタクトパッドを形成する。
図９に示されたように、ワードラインＷＬ及び選択ラインＤＳＬ、ＳＳＬが形成された結果物上に第３層間絶縁膜７３を形成して複数の第２スリットＳ２及び複数の第６スリットＳ６を埋め込む。一方、第１物質膜６４及び第２物質膜６５の種類に応じて第２スリットＳ２及び第６スリットＳ６を形成した後の工程が異なるように進行されることができる。一例として、第１物質膜６４は導電膜で形成され、第２物質膜６５は絶縁膜で形成された場合、第２スリットＳ２及び第６スリットＳ６によって露出した第１物質膜６４をシリサイド化した後に第２スリットＳ２及び第６スリットＳ６内に絶縁膜７３を埋め込む。
他の例として、第１物質膜６４は導電膜で形成され、第２物質膜６５は犠牲膜で形成された場合、第２スリットＳ２及び第６スリットＳ６内に露出した第２物質膜６５を除去する。続いて、第２物質膜６５が除去された領域及びスリット内に絶縁膜７３を埋め込む。
図１０は、本発明の第２実施例による３次元不揮発性メモリ素子のレイアウト図である。図１０に示されたように、本発明の第２実施例による３次元不揮発性メモリ素子は、第１実施例と類似なレイアウトを有し、第３スリットＳ３の代りに第４スリットＳ４を含む。
このような構造によれば、第２方向ＩＩ-ＩＩ’に隣合うストリングＳＴのドレインサイドワードラインＤ＿ＷＬは、相互繋がれた状態で、第４スリットＳ４によって第２方向ＩＩ-ＩＩ’で隣合うストリングＳＴのドレイン選択ラインＤＳＬのみを相互分離させることができる。
図１１ないし図１６は、本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図１０のＢ-Ｂ’断面を示す。以下、前に説明した内容と重複された内容は略して説明する。
図１１に示されたように、基板８０上に第１層間絶縁膜８１、絶縁膜８３によって相互分離されたパイプゲート８２、パイプゲート８２上に交互に積層された第１物質膜８４及び第２物質膜８５を形成する。第２実施例では第１物質膜８４が犠牲膜で形成され、第２物質膜８５が層間絶縁膜で形成された場合について説明する。
続いて、パイプゲート８２内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のソースサイドチャンネル及びドレインサイドチャンネルを含むチャンネル膜８７を形成する。ここで、チャンネル膜８７はメモリ膜８６によって取り囲まれる。また、チャンネル膜８７の中心領域には絶縁膜８８が埋め込まれ、絶縁膜８８をリセスした領域に導電性プラグ８９が形成されることができる。
続いて、第１物質膜８４及び第２物質膜８５をエッチングして隣合うメモリブロックの間に位置された複数の第１スリットＳ１を形成する。
図１２に示されたように、複数の第１スリットＳ１内に絶縁膜９０を埋め込んだ後、複数の第２犠牲膜８４及び複数の第２層間絶縁膜８５を一部深みエッチングして隣合うドレインサイドチャンネルＤ＿ＣＨの間に位置された複数の第４スリットＳ４を形成する。ここで、第４スリットＳ４はドレイン選択ラインＤＳＬが形成される深みで形成される。本図面では第４スリットＳ４形成の時エッチングされた第１物質膜を図面符号「８４Ａ」で示し、エッチングされた第２物質膜を図面符号「８５Ａ」で示した。
図１３に示されたように、複数の第４スリットＳ４内に絶縁膜９１を埋め込む。ここで、絶縁膜９１は酸化膜で形成されることができる。続いて、第１物質膜８４Ａ及び第２物質膜８５Ａをエッチングして、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置された複数の第２スリットＳ２を形成する。また、本図面には図示されなかったが、複数の第２スリットＳ２形成の時第１スリットＳ１とスリミング領域の間に位置された複数の第６スリットＳ６をともに形成する。ここで、第２スリットＳ２及び第６スリットＳ６は第１物質膜８４Ａをすべて露出させることができる深みで形成されることができる。本図面では第２スリットＳ２及び第６スリットＳ６形成の時エッチングされた第１物質膜を図面符号「８４Ｂ」で示し、エッチングされた第２物質膜を図面符号「８５Ｂ」で示した。
図１４に示されたように、複数の第２スリットＳ２及び複数の第６スリットＳ６によって露出した第１物質膜８４Bをリセスし、ワードライン領域及び選択ライン領域を形成する。この時、第２物質膜８５Ｂは維持される状態で第１物質膜８４Ｂのみ選択的にリセスされるが、複数の第１スリットＳ１及び第４スリットＳ４内に埋め込まれた絶縁膜９０、９１によって残留する第２物質膜８５Ｂが崩壊することを防止することができる。
図１５に示されたように、ワードライン領域及び選択ライン領域内に第１導電膜を埋め込んでワードラインＷＬ及び選択ラインＤＳＬ、ＳＳＬを形成する。
図１６に示されたように、ワードラインＷＬ及び選択ラインＤＳＬ、ＳＳＬが形成された結果物上に第３層間絶縁膜９４を形成して複数の第２スリットＳ２及び複数の第６スリットＳ６を埋め込む。ちなみに、第１物質膜８４及び第２物質膜８５の種類に応じて第２スリットＳ２及び第６スリットＳ６を形成した後の工程が異なるように進行されることができる。
図１７は、本発明の第３実施例による３次元不揮発性メモリ素子のレイアウト図である。図１７に示されたように、本発明の第３実施例による３次元不揮発性メモリ素子は、第１実施例と類似なレイアウトを有し、上部及び下部のスリミング領域のうち少なくとも一つの内部に形成された少なくとも一つの第５スリットＳ５をさらに含む。
第３実施例では、１次スリット形成段階で第１スリットＳ１、第３スリットＳ３及び第５スリットＳ５を形成した後、絶縁膜を埋め込む。続いて、２次スリット形成段階で第２スリットＳ２及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。この場合、少なくとも一つの第５スリットＳ５内に埋め込まれた絶縁膜によって、第２犠牲膜除去の時上部スリミング領域に形成された複数の第２層間絶縁膜が崩壊されることを効果的に防止することができる。
図１８は、本発明の第４実施例による３次元不揮発性メモリ素子のレイアウト図である。図１８に示されたように、本発明の第４実施例による３次元不揮発性メモリ素子は、第１実施例と類似なレイアウトを有し、第６スリットＳ６の代りに上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第５スリットＳ５をさらに含む。
第４実施例では、１次スリット形成段階で第１スリットＳ１及び第３スリットＳ３を形成した後、絶縁膜を埋め込む。続いて、２次スリット形成段階で第２スリットＳ２及び第５スリットＳ５を形成した後、第２犠牲膜をリセスする。この場合、第５スリットＳ５によって上部及び下部スリミング領域の中で少なくとも一つの内部にコンタクトパッドを形成することができる。
図１９は、本発明の第５実施例による３次元不揮発性メモリ素子のレイアウト図である。図１９に示されたように、本発明の第５実施例による３次元不揮発性メモリ素子は、第１実施例と類似なレイアウトを有し、上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第５スリットＳ５をさらに含む。
第５実施例では、１次スリット形成段階で第１スリットＳ１及び第３スリットＳ３を形成した後、絶縁膜を埋め込む。続いて、２次スリット形成段階で第２スリットＳ２、第５スリットＳ５及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。この場合、上部スリミング領域は第６スリットＳ６によってスリミング領域の両側端に第１コンタクトパッドが形成されて、下部スリミング領域は第５スリットＳ５によってスリミング領域の内部に第２コンタクトパッドが形成される。
図２０は、本発明の第６ないし第２０実施例による３次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜は略して図示した。図２０に示されたように、本発明の第６ないし第２０実施例による３次元不揮発性メモリ素子は、前の図３で説明したメモリ素子と類似な構造を有するが、第２方向ＩＩ-ＩＩ’に拡張された一つのストリング列がジグザグ形態で配列されて、少なくとも二つのビットラインＢＬ０、ＢＬ１と繋がれる。すなわち、一つのストリング列に含まれたストリングＳＴ０、ＳＴ１が第１方向Ｉ-Ｉ’にずれるように配列されて少なくとも二つのビットラインＢＬ０、ＢＬ１と繋がれる。本図面ではストリングＳＴ０はビットラインＢＬ０と繋がれ、ストリングＳＴ１はビットラインＢＬ１と繋がれた場合について図示した。
図２１は本発明の第６実施例による３次元不揮発性メモリ素子のレイアウト図である。図２１に示されたように、本発明の第６実施例による３次元不揮発性メモリ素子は、第２方向ＩＩ-ＩＩ’に拡張された一つのストリング列がジグザグ形態で配列されて（図中、丸付き文字１）、隣合うメモリブロックの間に位置された複数の第１スリットＳ１、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置された複数の第２スリットＳ２、隣合うドレインサイドチャンネルＤ＿ＣＨの間に位置された複数の第４スリットＳ４及び第１スリットＳ１と上部及び下部スリミング領域の間に位置された第６スリットＳ６を備える。
第６実施例では、１次スリットの形成工程で第１スリットＳ１を形成した後、絶縁膜を埋め込む。続いて、第４スリットＳ４を形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成工程で第２スリットＳ２及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。
図２２は、本発明の第７実施例による３次元不揮発性メモリ素子のレイアウト図である。図２２に示されたように、本発明の第７実施例による３次元不揮発性メモリ素子は第６実施例と類似なレイアウトを有し、上部及び下部のスリミング領域の中で少なくとも一つの内部に形成された少なくとも一つの第５スリットＳ５をさらに含む。ここで、５スリットＳ５Ａはジグザグ形態で配列された第２スリットＳ２の凹部と接した位置に形成されることができる。したがって、上部スリミング領域と下部スリミング領域は互いに異なる位置に異なる個数の第５スリットＳ５を含むことができる。
第７実施例では、１次スリットの形成工程で第１スリットＳ１及び第５スリットＳ５を形成した後、絶縁膜を埋め込む。続いて、第４スリットＳ４を形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成工程で第２スリットＳ２及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。
図２３は、本発明の第８実施例による３次元不揮発性メモリ素子のレイアウト図である。図２３に示されたように、本発明の第８実施例による３次元不揮発性メモリ素子は第７実施例と類似なレイアウトを有し、第４スリットＳ４の代りに第３スリットＳ３を含む。
第８実施例では、１次スリットの形成工程で第１スリットＳ１、第３スリットＳ３及び第５スリットＳ５を形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成工程で第２スリットＳ２及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。
図２４は、本発明の第９実施例による３次元不揮発性メモリ素子のレイアウト図である。図２４に示されたように、本発明の第９実施例による３次元不揮発性メモリ素子は、隣合うメモリブロックの間に位置された複数の第１スリットＳ１、一対のソースサイドチャンネルＳ＿ＣＨとドレインサイドチャンネルＤ＿ＣＨとの間に位置された複数の第２スリットＳ２、上部及び下部スリミング領域のうち少なくとも一つの内部に形成された少なくとも一つの第５スリットＳ５及び第１スリットＳ１と上部及び下部スリミング領域の間に位置された第６スリットＳ６を備える。ここで、第５スリットＳ５はスリミング領域の端に位置されて、ライン形態で形成されることができる。
第９実施例では、１次スリットの形成工程で第１スリットＳ１及び第５スリットＳ５を形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成工程で第２スリットＳ２及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。
図２５は、本発明の第１０実施例による３次元不揮発性メモリ素子のレイアウト図である。図２５に示されたように、本発明の第１０実施例による３次元不揮発性メモリ素子は第９実施例と類似なレイアウトを有し、第５スリットＳ５の形態が異なっている。
第５スリットＳ５は少なくとも一つの突出部を有するライン形態で形成されることができる。突出部はコンタクトパッドに向けて突出され、コンタクトプラグは突出部の間に位置されることができる。特に、コンタクトプラグは突出部の間の凹部内に位置されることができる。また、上部スリミング領域内に形成された第５スリットＳ５と下部スリミング領域内に形成された第５スリットＳ５は同一の形態を有するかあるいは異なる形態を有することができる。第１０実施例は第９実施例と同じ手順にスリットを形成することができる。
図２６は、本発明の第１１実施例による３次元不揮発性メモリ素子のレイアウト図である。図２６に示されたように、本発明の第１１実施例による３次元不揮発性メモリ素子は第９実施例と類似なレイアウトを有し、第５スリットＳ５の形態が異なっている。
第５スリットＳ５Ａ、Ｓ５Ｂは、第１方向Ｉ-Ｉ’へ平行に拡張されるライン形態で形成されることができ、一部第５スリットＳ５Ａは１次スリットの形成工程で形成されて、残りの第５スリットＳ５Ｂは２次スリットの形成工程で形成されることができる。この場合、２次スリットの形成工程で形成された第５スリットＳ５Ｂの両側にコンタクトパッドが形成される。すなわち、上部及び下部スリミング領域のうち少なくとも一つの内部にコンタクトパッドが形成される。
第１１実施例では、１次スリットの形成工程で第１スリットＳ１及び一部第５スリットＳ５Ａを形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成工程で第２スリットＳ２、残りの第５スリットＳ５Ｂ及び第６スリットＳ６を形成した後、第２犠牲膜をリセスする。
図２７は、本発明の第１２実施例による３次元不揮発性メモリ素子のレイアウト図である。図２７に示されたように、本発明の第１２実施例による３次元不揮発性メモリ素子は第１１実施例と類似なレイアウトを有し、第５スリットＳ５の形態が異なっている。
第５スリットＳ５のうち一部第５スリットＳ５Ａは突出部を有するライン形態を有し、残りの第５スリットＳ５Ｂはライン形態を有する。ここで、スリミング領域の端に位置された第５スリットＳ５Ａはコンタクトパッドに向けて突出された突出部を有し、隣合う第５スリットＳ５Ａは対称形態を有することができる。すなわち、隣合う第５スリットＳ５Ａは、互いに異なる方向に突出された突出部を有することができる。一方、スリミング領域の中心部に位置された第５スリットＳ５Ｂはライン形態を有することができる。第１２実施例は第１１実施例と同じ手順にスリットを形成することができる。
図２８は、本発明の第１３実施例による３次元不揮発性メモリ素子のレイアウト図である。図２８に示されたように、本発明の第１３実施例による３次元不揮発性メモリ素子は第１１実施例と類似なレイアウトを有し、第５スリットＳ５Ａ、Ｓ５Ｂの形態が異なっている。一部第５スリットＳ５Ａは第２方向ＩＩ-ＩＩ’へ平行に拡張されたライン形態を有し、残りの第５スリットＳ５Ｂは第１方向Ｉ-Ｉ’へ拡張されたライン形態を有する。各第５スリットＳ５Ａ、Ｓ５Ｂはコンタクトパッドの間に位置されることができる。第１３実施例は第１１実施例と同じ手順にスリットを形成することができる。
図２９は、本発明の第１４実施例による３次元不揮発性メモリ素子のレイアウト図である。図２９に示されたように、本発明の第１４実施例による３次元不揮発性メモリ素子は第１３実施例と類似なレイアウトを有し、第５スリットＳ５の形態が異なっている。
一部第５スリットＳ５Ａは、第１方向Ｉ-Ｉ’へ拡張された第１ラインパターンと第２方向ＩＩ-ＩＩ’へ平行に拡張された第２ラインパターンが交差された形態を有し、残り第５スリットＳ５Ｂは第１方向Ｉ-Ｉ’へ拡張されたライン形態を有する。ここで、上部スリミング領域内に形成された第５スリットＳ５Ａと下部スリミング領域内に形成された第５スリットＳ５Ａは異なる形態を有することができ、ジグザグ形態に配列された第２スリットＳ２の凹部と突出部のうちいずれかの部分と接しているかによって形態が異なる場合がある。例えば、上部スリミング領域内に形成された第５スリットＳ５Ａは、第２スリットＳ２の凹部と接するので第１方向Ｉ-Ｉ’へ拡張されたラインパターンが突出された形態を有する。また、下部スリミング領域内に形成された第５スリットＳ５Ａは、第２スリットＳ２の突出部と接するので、第１方向Ｉ-Ｉ’へ拡張されたラインパターンが突出されない。第１４実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３０は、本発明の第１５実施例による３次元不揮発性メモリ素子のレイアウト図である。図３０に示されたように、本発明の第１５実施例による３次元不揮発性メモリ素子は第１３実施例と類似なレイアウトを有するが、第５スリットＳ５Ａ、Ｓ５Ｂの個数が相異なっている。例えば、第２方向ＩＩ-ＩＩ’へ拡張された第５スリットＳ５Ａは４個が一つのグループに並んで整列され、スリミング領域ごとに総三つのグループの第５スリットＳ５Ａが形成される。また、第１方向Ｉ-Ｉ’へ拡張された第５スリットＳ５Ｂが隣合うグループの間ごとに形成されるか、あるいは一部に限って形成される。第１５実施例のように、隣合うグループの間ごとに第５スリットＳ５Ｂが形成される場合、第５スリットＳ５Ｂを通じてスリミング領域に積層された第１物質膜を充分にリセスすることができる。この時、第５スリットＳ５Ａに埋め込まれた絶縁膜を支持台として用いるので、スリミング領域の第１物質膜を完全に除去して十分な大きさのコンタクトパッドを形成することができる。また、スリミング領域全体的にコンタクトパッドが形成されるので、第５スリットＳ５Ａの間ごとにコンタクトプラグＣＴを形成することができる。
ちなみに、第１５実施例では第１スリットＳ１が均一な幅を有するライン形態の場合について図示したが、前に説明した実施例と同様にスリミング領域では相対的に広い幅を有し、セル領域では相対的に狭い幅を有するように第１スリットＳ１を形成することも可能である。第１５実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３１は、本発明の第１６実施例による３次元不揮発性メモリ素子のレイアウト図である。図３１に示されたように、本発明の第１６実施例による３次元不揮発性メモリ素子は第１５実施例と類似なレイアウトを有するが、第５スリットＳ５Ｂの個数が異なっている。
第１方向Ｉ-Ｉ’へ拡張された第５スリットＳ５Ｂは、隣合うグループの間の一部に限って形成されることができる。第５スリットＳ５Ｂは２次スリットの形成工程で形成されて第１物質膜を除去するのに用いられるので、第１６実施例によれば、第５スリットＳ５Ｂが形成されない領域には第１物質膜が残留されることができる（図面符号「３１」参照）。第１６実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３２は、本発明の第１７実施例による３次元不揮発性メモリ素子のレイアウト図である。図３２に示されたように、本発明の第１７実施例による３次元不揮発性メモリ素子は第１６実施例と類似なレイアウトを有するが、第５スリットＳ５Ａの長さが異なっている。例えば、第２方向ＩＩ-ＩＩ’へ拡張された第５スリットＳ５Ａの一部は残りに比べて長い長さで形成されることができる。この場合、長い長さの第５スリットＳ５Ａが形成された領域の中心に第１物質膜が残留されることができる（図面符号「３１」参照）。第１７実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３３は、本発明の第１８実施例による３次元不揮発性メモリ素子のレイアウト図である。図３３に示されたように、本発明の第１８実施例による３次元不揮発性メモリ素子は第１５実施例と類似なレイアウトを有するが、第５スリットＳ５Ａが形成される位置が異なっている。例えば、第２方向ＩＩ-ＩＩ’へ拡張された第５スリットＳ５Ａのうち一部は隣合う前記メモリブロックの境界を横切るように形成される。この場合、第５スリットＳ５Ａはメモリブロックの境界で第１スリットＳ１と交差するようになる。また、第１８実施例によれば、第５スリットＳ５Ａの間にコンタクトプラグＣＴが形成されることができる。特に、スリミング領域の端領域のみならず、内部領域にもコンタクトプラグＣＴを形成することができる。第１８実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３４は、本発明の第１９実施例による３次元不揮発性メモリ素子のレイアウト図である。図３４に示されたように、本発明の第１９実施例による３次元不揮発性メモリ素子は第１８実施例と類似なレイアウトを有するが、コンタクトプラグが形成される位置が異なっている。第１９実施例によれば、スリミング領域の端領域に限ってコンタクトプラグＣＴが形成される。第１９実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３５は、本発明の第２０実施例による３次元不揮発性メモリ素子のレイアウト図である。図３５に示されたように、本発明の第２０実施例による３次元不揮発性メモリ素子は第１８実施例と類似なレイアウトを有するが、一部第５スリットＳ５Ａの形態が異なっている。第２０実施例によれば、一部第５スリットＳ５Ａが第１方向Ｉ-Ｉ’へ拡張された第１ラインパターンと第２方向ＩＩ-ＩＩ’へ平行に拡張された第２ラインパターンが交差された形態を有する。また、残りの第５スリットＳ５Ａは第２方向ＩＩ-ＩＩ’へ拡張されたライン形態を有し、隣合うメモリブロックの境界を横切るように形成される。ここで、第１及び第２ラインパターンが交差された形態を有する第５スリットＳ５Ａは、１次スリット工程で形成されることができる。したがって、第１ラインパターンの周辺に第１物質膜が残留されることができる（図面符号「３１」参照）。第２０実施例は第１１実施例と同じ手順にスリットを形成することができる。
図３６は、本発明の第２１ないし第１８実施例による３次元不揮発性メモリ素子の構造を説明するための斜視図である。ただし、説明の便宜のために層間絶縁膜は略して図示した。図３６に示されたように、本発明の第２１ないし第２４実施例による３次元不揮発性メモリ素子は、ソースラインＳＬが具備された基板（図示せず）上に下部選択ラインＬＳＬ、複数のワードラインＷＬ及び上部選択ラインＵＳＬが順に積層された構造を有する。また、上部選択ラインＵＳＬの上部には複数のビットラインＢＬが備えられる。このような構造によれば、基板から突出された複数のチャンネルＣＨに沿って複数のメモリセルが積層され、基板から垂直にストリングが配列される。また、第２方向ＩＩ-ＩＩ’へ拡張された一つのチャンネル列はジグザグ形態に配列されて少なくとも二つのビットラインＢＬ０、ＢＬ１と繋がれることができる。
図３７は、本発明の第２１ないし第２４実施例による３次元不揮発性メモリ素子の構造を説明するためのレイアウト図として、前述の図を参照して説明したメモリ素子のレイアウト図である。図３７に示されたように、本発明の第２１ないし第２４実施例による３次元不揮発性メモリ素子は第２方向ＩＩ-ＩＩ’へ拡張された一つのチャンネル列がジグザグ形態に配列されて（図中、丸付き文字２）、第１ないし第７スリットＳ１〜Ｓ７のうち少なくとも二つのスリットを含む。特に、第１ないし第７スリットＳ１〜Ｓ７を多様に組み合わせる含むことができ、スリットの形成手順を多様に組み合わせることもできるし、一部スリットは同時に形成されることができる。
第１スリットＳ１は、スリミング領域に位置されるが、スリミング領域の内部に位置されるか、あるいはスリミング領域の縁に位置されるか、またはスリミング領域の内部及び縁に位置される。ここで、第１スリットＳ１は少なくとも一つのライン型スリットで形成されることができ、上部及び下部スリミング領域にすべて形成されるか、あるいはふたつのうち一つのスリミングに限って形成されることができる。
また、第１スリットＳ１は１次スリットの形成段階または２次スリットの形成段階で形成されることができる。一例として、１次スリットの形成段階で第１スリットＳ１を形成して絶縁膜を埋め込んだ後、他のスリットを形成して犠牲膜をリセスする場合、犠牲膜リセスのときスリミング領域の層間絶縁膜が崩壊されることを防止することができる。他の例として、２次スリットの形成段階で第１スリットＳ１を形成して犠牲膜を除去する場合、スリミング領域内にコンタクトパッドを形成することができる。
第２スリットＳ２、第４スリットＳ４及び第７スリットＳ７は、チャンネルの間に位置される。ここで、第２スリットＳ２と第４スリットＳ４は、それぞれ異なる段階で形成される。第４スリットＳ４は１次スリットの形成段階で形成されるスリットで、犠牲膜リセスのとき残留する層間絶縁膜の崩壊を防止するためのものである。第２スリットＳ２は、２次スリットの形成段階で形成されるスリットで、犠牲膜を除去するためのものである。
第７スリットは、チャンネルの間に位置されて選択ラインが形成された深みまで形成されたスリットである。第７スリットは１次スリットの形成段階で形成されるか、あるいは２次スリットの形成段階で形成されることができる。
メモリ素子が第２スリットＳ２、第４スリットＳ４及び第７スリットＳ７のうち少なくとも二つを含む場合、各スリットは互いに異なる位置に形成される。
第３スリットＳ３及び第６スリットＳ６は、隣合うメモリブロックの間に位置される。ここで、第３スリットＳ３と第６スリットＳ６は、それぞれ異なる段階で形成される。第３スリットＳ３は１次スリットの形成段階で形成されるスリットで、犠牲膜リセスのとき残留する層間絶縁膜の崩壊を防止するためのものである。
第６スリットＳ６は、２次スリットの形成段階で形成されるスリットで、犠牲膜を除去するためのものである。メモリ素子が第３スリットＳ３及び第６スリットＳ６を両方共に含む場合、第３スリットＳ３と第６スリットＳ６はそれぞれ異なる位置に形成される。
第５スリットＳ５は、第３スリットＳ３とスリミング領域との間に位置される。例えば、１次スリットの形成段階で第３スリットＳ３を形成した後、絶縁膜を埋め込んだ場合、２次スリミングの形成段階で第５スリットＳ５を形成してスリミング両側の犠牲膜を除去することで、スリミング領域の両側にコンタクトパッドを形成することができる。ここで、第５スリットＳ５は第３スリットＳ３と一部領域オーバーラップされて形成されることができる。
図３８は、本発明の第２１実施例による３次元不揮発性メモリ素子のレイアウト図である。図３８に示されたように、本発明の第２１実施例による３次元不揮発性メモリ素子は、スリミング領域内部に位置された少なくとも一つの第１スリットＳ１、チャンネルの間に位置された少なくとも一つの第２スリットＳ２及び隣合うメモリブロックの間に位置された第６スリットＳ６を備える。
図３９及び図４０は、本発明の第２２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図で、図３８のＣ-Ｃ’断面を示す。以下、前述の内容と重複される内容は略して説明する。図３９に示されたように、絶縁膜１０７で相互分離されたソースラインＳＬが具備された基板（図示せず）上に第１物質膜１０１及び第２物質膜１０２を交互に形成する。ここで、最下端の少なくとも一階の第１物質膜１０１は下部選択ラインを形成するためのものであり、最上端の少なくとも一階の第１物質膜１０１は上部選択ラインを形成するためのもので、残りの第１物質膜１０１はワードラインを形成するためのものである。下部及び上部選択ライン用第１物質膜１０１はワードライン用第１物質膜１０１に比べて厚く形成されることができる。
第２２実施例では、第１物質膜１０１は犠牲膜で形成され、第２物質膜１０２は層間絶縁膜で形成される場合について説明する。続いて、第１物質膜１０１及び第２物質膜１０２をエッチングして複数のトレンチを形成する。
続いて、複数のトレンチの内面にメモリ膜１０３を形成した後、メモリ膜１０３上にチャンネル用膜１０４を形成して基板から突出されたチャンネルＣＨを形成する。
続いて、第１物質膜１０１及び第２物質膜１０２をエッチングしてスリミング領域に位置された少なくとも一つの第１スリットＳ１を形成した後、少なくとも一つの第１スリットＳ１内に絶縁膜を埋め込む。ただし、本図面で第１スリットＳ１の位置は図示されていない。
続いて、第１物質膜１０１及び第２物質膜１０２をエッチングしてチャンネルの間に位置された少なくとも一つの第２スリットＳ２を形成する。この時、隣合うメモリブロックの間に位置された複数の第６スリットＳ６をともに形成することができる。
図４０に示されたように、複数の第６スリットＳ６及び少なくとも一つの第２スリットＳ２によって露出した第１物質膜１０１をリセスして下部選択ライン領域、複数のワードライン領域及び上部選択ライン領域を形成する。
続いて、下部選択ライン領域、複数のワードライン領域及び上部選択ライン領域内に導電膜を埋め込んで下部選択ラインＬＳＬ、複数のワードラインＷＬ及び上部選択ラインＵＳＬを形成する。
続いて、下部選択ラインＬＳＬ、複数のワードラインＷＬ及び上部選択ラインＵＳＬが形成された結果物の全体構造上に絶縁膜１０８を形成して複数の第６スリットＳ６及び少なくとも一つの第２スリットＳ２を埋め込む。ちなみに、第１物質膜１０１及び第２物質膜１０２の種類に応じて、第２スリットＳ２及び第６スリットＳ６を形成した後の工程が異なるように進行されることができる。
図４１は、本発明の第２２実施例による３次元不揮発性メモリ素子のレイアウト図である。図４１に示されたように、本発明の第２２実施例による３次元不揮発性メモリ素子は、スリミング領域の縁に位置された少なくとも一つの第１スリットＳ１、メモリブロックの間に位置された複数の第６スリットＳ６及びチャンネルの間に位置された少なくとも一つの第２スリットＳ２を備える。特に、第１スリットＳ１はスリミング領域の縁に位置されるように「コ」の形態で形成されることができる。
第２２実施例では、１次スリット形成段階で第１スリットＳ１を形成した後、絶縁膜を埋め込む。続いて、２次スリット形成段階で第６スリットＳ６及び第２スリットＳ２を形成した後、犠牲膜をリセスする。この場合、少なくとも一つの第１スリットＳ１内に埋め込まれた絶縁膜によって取り囲まれた層間絶縁膜はリセスされず、第６スリットＳ６によってスリミング領域の両側にコンタクトパッドが形成される。
図４２は、本発明の第２３実施例による３次元不揮発性メモリ素子のレイアウト図である。図４２に示されたように、本発明の第２３実施例による３次元不揮発性メモリ素子は、スリミング領域内部に位置された少なくとも一つの第１スリットＳ１、チャンネルの間に位置された少なくとも一つの第２、第４スリットＳ２、Ｓ４、メモリブロックの間に位置された複数の第３スリットＳ３及び第３スリットＳ３とスリミング領域との間に位置された第５スリットＳ５を備える。
第２３実施例では、１次スリットの形成段階で第１スリットＳ１、第３スリットＳ３及び第４スリットＳ４を形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成段階で第２スリットＳ２及び第５スリットＳ５を形成した後、犠牲膜をリセスする。この場合、第１スリットＳ１、第３スリットＳ３及び第４スリットＳ４内に埋め込まれた絶縁膜によって、犠牲膜除去の時残留する複数の層間絶縁膜が崩壊されることを効果的に防止することができる。
図４３は、本発明の第２４実施例による３次元不揮発性メモリ素子のレイアウト図である。図４３に示されたように、本発明の第２４実施例による３次元不揮発性メモリ素子はスリミング領域内部に位置された少なくとも一つの第１スリットＳ１、メモリブロックの間に位置された複数の第３スリットＳ３及びチャンネルの間に位置された少なくとも一つの第２スリットＳ２を備える。
第２４実施例では、１次スリットの形成段階で第３スリットＳ３を形成した後、絶縁膜を埋め込む。続いて、２次スリットの形成段階で第１スリットＳ１及び第２スリットＳ２を形成した後、犠牲膜をリセスする。この場合、第１スリットＳ１によってスリミング領域の内部にコンタクトパッドを形成することができる。
図４４は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図４４に示されたように、本発明の一実施例によるメモリシステム１００は不揮発性メモリ素子１２０とメモリコントローラー１１０と、を含む。
不揮発性メモリ素子１２０は前述の第１ないし第２４実施例において説明されたレイアウトによるスリットを含むように構成される。また、不揮発性メモリ素子１２０は、複数のフラッシュメモリチップで構成されたマルチ-チップパッケージになりうる。
メモリコントローラー１１０は、不揮発性メモリ素子１２０を制御するように構成されて、ＳＲＡＭ１１１、ＣＰＵ１１２、ホストインターフェース１１３、ＥＣＣ１１４、メモリインターフェース１１５を含むことができる。ＳＲＡＭ１１１はＣＰＵ１１２の動作メモリとして使用されて、ＣＰＵ１１２はメモリコントローラー１１０のデータ交換のための諸制御動作を遂行し、ホストインターフェース１１３はメモリシステム１００と接続されるホストのデータ交換プロトコルを備える。
また、ＥＣＣ１１４は不揮発性メモリ素子１２０からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース１１５は不揮発性メモリ素子１２０とのインタペーシングを遂行する。それ以外にもメモリコントローラー１１０はホストとのインタペーシングのためのコードデータを記憶するＲＣＭなどをさらに含むことができる。
このような構成を有するメモリシステム１００は不揮発性メモリ素子１２０とコントローラー１１０が結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）でありえる。例えば、メモリシステム１００がＳＳＤの場合、メモリコントローラー１１０はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、ＩＤＥなどのような多様なインターフェースプロトコルの中で一つを通じて外部（例えば、ホスト）と通信することができる。
図４５は、本発明の一実施例によるコンピューティングシステムの構成を示す構成図である。図４５に示されたように、本発明の一実施例によるコンピューティングシステム２００はシステムバス２６０に電気的に繋がれたＣＰＵ２２０、ＲＡＭ２３０、ユーザーインターフェース２４０、モデム２５０、メモリシステム２１０を含むことができる。また、コンピューティングシステム２００がモバイル装置である場合、コンピューティングシステム２００に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサＣＩＳ、モバイルＤＲＡＭなどがさらに含まれることができる。
メモリシステム２１０は、前述の図４４を参照して説明したように、不揮発性メモリ２１２、メモリコントローラー２１１で構成されることができる。
一方、本明細書ではセル領域に形成されたストリングの配列形態によってスリットの形態及びスリットの形成手順を説明した。しかし、これは説明の便宜のための実一実施例であるだけで、本発明がこれに限定されるのではない。特に、本明細書で提示したスリミング領域に形成されたスリットの形態は前述した実施例に限定されず、本発明はこれらを組み合わせるか、これらを参照して変形した多様な形態のスリットを含む。また、本発明の一実施例による半導体装置は、ストリングの配列形態に関係なく、本明細書に提示された多様な形態のスリットを含むことができる。例えば、垂直形態のストリングを配列させた場合にも、スリミング領域に第６ないし第２０実施例で提示された多様な形態の第５スリットを含むことができる。
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
６０、８０ 基板、
６１、８１ 第１層間絶縁膜、
６２、８２ パイプゲート、
６３、８３ 絶縁膜、
６４、７４、８４、９５ 第１物質膜、
６５、８５ 第２物質膜、
６６、８６ 電荷遮断膜、メモリ膜及びトンネル絶縁膜、
６７、８７ チャンネル用膜、
６８、８８ 絶縁膜、
６９、８９ 導電性プラグ、
７０、９０、９１ 絶縁膜、
７３、９４ 第３層間絶縁膜

Claims (21)

  1. パイプゲート内に埋め込まれたパイプチャンネル及び前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、
    隣合う前記メモリブロックの間に位置された第１スリットと、
    前記一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第２スリットと、
    隣合う前記ドレインサイドチャンネルの間に位置されて、ドレイン選択ラインが形成された深みまで形成された第３スリットと、
    を含み、
    隣合う前記ソースサイドチャンネルは、ソースサイドワードライン及びソース選択ラインを共有して、隣合う前記ドレインサイドチャンネルは、ドレインサイドワードラインを共有して、隣合う前記ドレインサイドチャンネルの前記ドレイン選択ラインは、前記第３スリットによって相互分離されたことを特徴とする半導体装置。
  2. 前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記スリミング領域の縁に位置されるか、または前記スリミング領域の縁及び内部に位置された少なくとも一つの第５スリットをさらに含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記スリミング領域の両側端に形成された第１コンタクトパッド及び前記スリミング領域内部に形成された第２コンタクトパッドのうち少なくとも一つをさらに含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記メモリブロックのスリミング領域内部に位置されて、一方向に平行に拡張されたライン形態の第５スリットをさらに含むことを特徴とする請求項１に記載の半導体装置。
  5. 前記メモリブロックのスリミング領域の両側端に形成されたコンタクトパッドと、
    前記メモリブロックの前記スリミング領域内部に位置されて、第１方向に延びたラインパターンと、前記ラインパターンに結合し、前記コンタクトパッドに向かって突出する突出部とを含むように構成された第５スリットと、
    をさらに含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記メモリブロックのスリミング領域の両側端に形成された第１コンタクトパッドと、
    前記メモリブロックの前記スリミング領域内部に形成された第２コンタクトパッドと、
    前記メモリブロックの前記スリミング領域内部において前記第１コンタクトパッドと前記第２コンタクトパッドとの間に位置されて、第１方向に拡張された第１ラインパターンと前記第１方向と交差された第２方向に平行に拡張された第２ラインパターンが交差された形態の第５スリットと、
    をさらに含むことを特徴とする請求項１に記載の半導体装置。
  7. 前記メモリブロックのスリミング領域内部に位置されて、隣合う前記メモリブロックの境界を横切るライン形態の第５スリットをさらに含むことを特徴とする請求項１に記載の半導体装置。
  8. 前記第１スリットと前記メモリブロックのスリミング領域の間に位置された少なくとも一つの第６スリットをさらに含むことを特徴とする請求項１に記載の半導体装置。
  9. 一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項１に記載の半導体装置。
  10. パイプゲート上に第１物質膜及び第２物質膜を交互に形成する段階と、
    前記パイプゲート内に埋め込まれたパイプチャンネル及び前記第１物質膜、及び前記第２物質膜を貫通しながら前記パイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを形成する段階と、
    前記第１物質膜及び第２物質膜をエッチングして隣合うメモリブロックの間に位置された第１スリットを形成する段階と、
    前記第１スリット内に絶縁膜を埋め込む段階と、
    前記第１物質膜及び前記第２物質膜をエッチングして前記一対のソースサイドチャンネルとドレインサイドチャンネルとの間に位置された第２スリットを形成する段階と、
    前記第２スリットによって露出した前記第２物質膜をリセスする段階と、
    前記第２物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、
    を含むことを特徴とする半導体装置の製造方法。
  11. 前記第１スリット形成の時、隣合う前記ドレインサイドチャンネルの間または隣合う前記ソースサイドチャンネルの間に位置された第３スリットを共に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１スリット内に絶縁膜を埋め込む段階後、前記第１物質膜及び第２物質膜を選択ライン深みまでエッチングして、隣合う前記ドレインサイドチャンネルの間または隣合う前記ソースサイドチャンネルの間に位置された第４スリットを形成する段階と、
    前記第４スリット内に絶縁膜を埋め込む段階と、
    をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記第１スリット形成の時または前記第２スリット形成の時、
    前記メモリブロックのスリミング領域内部に位置されるか、あるいは前記スリミング領域の外部に位置されるか、または前記スリミング領域の内部及び外部に位置された少なくとも一つの第５スリットを共に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  14. 前記第２スリット形成の時、
    前記第１スリットとスリミング領域の間に位置された少なくとも一つの第６スリットを共に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  15. 一方向に配列された前記チャンネルを含む一つのチャンネル列はジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項１０に記載の半導体装置の製造方法。
  16. 基板上に第１物質膜及び第２物質膜を交互に形成する段階と、
    前記基板から突出されながら前記第１物質膜及び前記第２物質膜を貫通するチャンネルを形成する段階と、
    前記第１物質膜及び前記第２物質膜をエッチングして、メモリブロックのスリミング領域に位置された少なくとも一つの第１スリットを形成する段階と、
    前記第１スリット内に第１絶縁膜を埋め込む段階と、
    前記第１物質膜及び前記第２物質膜をエッチングして、前記チャンネルの間に位置された少なくとも一つの第２スリットを形成する段階と、
    前記第２スリットによって露出した前記第２物質膜をリセスする段階と、
    前記第２物質膜がリセスされた領域内に層間絶縁膜または導電膜を埋め込む段階と、
    前記第１絶縁膜を埋め込む段階後に、前記第１物質膜及び第２物質膜を選択ライン深みまでエッチングして前記チャンネルの間に位置された少なくとも一つの第６スリットを形成する段階と、
    前記少なくとも一つの第６スリット内に第２絶縁膜を埋め込む段階と、
    を含むことを特徴とする半導体装置の製造方法。
  17. 前記第１スリットは、
    前記スリミング領域内部に形成されるか、あるいは前記スリミング領域の縁に形成されるか、または前記スリミング領域の内部及び縁に形成されたことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１スリット形成の時または前記第２スリット形成の時、隣合うメモリブロックの間に位置された第３スリットを共に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  19. 前記第１スリット形成の時、
    前記チャンネルの間に位置された少なくとも一つの第４スリットを共に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  20. 前記第１スリット形成の時、
    隣合うメモリブロックの間に位置された第３スリットを共に形成して、前記第２スリット形成の時、前記第３スリットと前記スリミング領域との間に位置された第５スリットを共に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  21. 一方向に配列された前記チャンネルを含む一つのチャンネル列は、ジグザグ形態に配列されて少なくとも二つのビットラインと繋がれたことを特徴とする請求項１６に記載の半導体装置の製造方法。
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