JP6110412B2 - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents

薄膜トランジスタアレイ基板及びその製造方法 Download PDF

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Description

本発明は、薄膜トランジスタアレイ基板及びその製造方法に関する。
従来、ディスプレイ分野ではフラットディスプレイがよく採用され、殆どのフラットディスプレイはアクティブマトリックス型液晶ディスプレイ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＡＭＬＣＤ）である。従来のＡＭＬＣＤデバイスは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）アレイ基板を備え、アモルファスシリコン（ａ−Ｓｉ）は、低温で大面積に製造することを実現しやすく、製造技術も比較的成熟しているため、アモルファスシリコン（ａ−Ｓｉ）は従来のＴＦＴアレイ基板を作る場合に幅広く使用される材料である。しかし、ａ−Ｓｉ材料のバンドギャップはわずか１．７ｅＶであり、可視光に対しては不透明であり、可視光の範囲内で感光性を有するため、不透明の金属マスク（ブラックマトリックス）を配置することによって光線を遮断する必要があり、これにより、ＴＦＴアレイ基板の製造工程が複雑になり、コストが増加し、信頼性及び開口率が減少する。また、輝度が十分得られるように、光源の光度を強める必要があり、これにより、相応的に電力の消耗が増加する。更に、ａ−Ｓｉ材料の移動度が１ｃｍ２・Ｖ−１・ｓ−１を超えにくいので、従来のＴＦＴアレイ基板は、サイズが増大し続ける液晶テレビ及び高性能駆動回路のニーズを満足しにくい。
アモルファスシリコンＴＦＴアレイ基板に上記のような欠陥が存在するため、酸化物半導体薄膜トランジスタはその多くのメリットで注目を浴び、近年、発展が相対的に速い。酸化物半導体の移動度が高く、均一性がよく、透明であり、製造工程が簡単であるため、大サイズの液晶ディスプレイのニーズをよりよく満足できる。また、酸化物ＴＦＴの製造は従来のＬＣＤ生産ラインによくマッチングでき、モデルチェンジが容易であるため、酸化物ＴＦＴはよく注目され、最近の研究ポイントになっている。
しかし、従来技術によって酸化物ＴＦＴアレイ基板を製造する場合、少なくとも４回のマスク露光工程が必要であり、製造工程が非常に複雑で、マスクのコストも高いため、対応する製品の製造コストが上がり、製品の歩留まりが下がり、設備の生産能力が低下する。
本発明の１つの実施例に係る薄膜トランジスタアレイ基板の製造方法は、基板に活性層薄膜及び導電層薄膜を形成するステップと、前記導電層薄膜にソース・ドレイン電極層薄膜を堆積し、グレートーンマスク工程或いはハーフトーンマスク工程によって前記導電層薄膜及び前記ソース・ドレイン電極層薄膜を処理することで、少なくとも２本のデータライン、画素電極及びソース電極が前記データラインと接続する薄膜トランジスタのソース・ドレイン電極を形成するステップと、前記活性層薄膜、ソース・ドレイン電極、データライン、画素電極を被覆する絶縁層薄膜を堆積した後、前記絶縁層薄膜に前記データラインのそれぞれに対応する領域内の所定位置に設けられるビアホール及び薄膜トランジスタのゲート絶縁層を形成して、薄膜トランジスタの活性層を形成するステップと、前記絶縁層薄膜に薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本の、前記薄膜トランジスタのゲート電極と接続するゲート走査ラインを形成するステップと、を備えることを特徴とする。
本発明の他の１つの実施例に係る薄膜トランジスタアレイ基板は、基板と、交差して配列したデータライン及びゲート走査ラインによって分割して得た画素ユニットアレイと、を備え、各前記画素ユニットは、前記基板に位置する薄膜トランジスタの活性層と、前記薄膜トランジスタの活性層の上方に位置する画素電極と、前記画素電極の上方に位置するデータライン及び薄膜トランジスタのソース・ドレイン電極と、データライン、薄膜トランジスタのソース・ドレイン電極、及び活性層を被覆する薄膜トランジスタのゲート絶縁層と、前記薄膜トランジスタのゲート絶縁層に位置する薄膜トランジスタのゲート電極と、を備え、各前記データラインは１列の薄膜トランジスタのソース電極に接続され、各前記データラインの対応する領域内の所定位置にビアホールが設けられ、各前記ゲート走査ラインは１行の薄膜トランジスタのゲート電極に接続されることを特徴とする。
本発明の実施例の技術案をより明瞭に説明するために、次に実施例の図面を簡単に説明する。明らかに以下に説明する図面は、本発明の一部の実施例だけにかかり、本発明に対する制限ではない。
本発明の実施例におけるＴＦＴアレイ基板の１つの画素ユニットの上面図である。 本発明の実施例において、導電層薄膜を形成した後のＡ−Ａ’の断面図である。 本発明の実施例において、グレートーンマスクによってフォトレジストを露光・現像した後のＡ−Ａ’の断面図である。 本発明の実施例において、導電層薄膜及びソース・ドレイン電極層薄膜をエッチングした後のＡ−Ａ’の断面図である。 本発明の実施例において、フォトレジストをアッシング処理した後のＡ−Ａ’の断面図である。 本発明の実施例において、エッチングによってＴＦＴデバイスのソース電極を形成した後のＡ−Ａ’の断面図である。 本発明の実施例において、ＴＦＴデバイスのゲート絶縁層を形成した後のＡ−Ａ’の断面図である。 本発明の実施例において、ＴＦＴデバイスのゲート電極を形成した後のＡ−Ａ’の断面図である。
本発明の実施例の目的、技術案及びメリットをより明瞭にするために、本発明の実施例の図面に基づき、本発明の実施例の技術案を明瞭に、完全に説明する。明らかに、説明する実施例は本発明の一部の実施例であり、全ての実施例ではない。説明する本発明の実施例に基づき、当業者が進歩性のある労働を必要としない前提で獲得する他の実施例は全て本発明の保護範囲に属する。
従来における、薄膜トランジスタアレイ基板の製造過程でマスク露光回数が多すぎることにより、製品のコストが高く、歩留まりが低く、設備の生産能力が低いという課題に対して、本発明の実施例は、以下のステップを備える薄膜トランジスタアレイ基板の製造方法を提供する。即ち、
基板に活性層薄膜及び導電層薄膜を製造するステップＳ１０と、
導電層薄膜にソース・ドレイン電極層薄膜を堆積し、グレートーン或いはハーフトーンマスク工程によって導電層薄膜及びソース・ドレイン電極層薄膜を処理することで、少なくとも２本のデータライン、画素電極及びＴＦＴのソース・ドレイン電極を形成するステップＳ１１と、
活性層薄膜、ソース・ドレイン電極、画素電極を被覆する絶縁層薄膜を堆積した後、絶縁層薄膜にビアホールを形成し、ＴＦＴのゲート絶縁層を形成して、ＴＦＴの活性層を形成するステップＳ１２と、
絶縁層にＴＦＴのゲート電極、及びデータラインと交差する少なくとも２本のゲート走査ラインを形成するステップＳ１３と、を備え、
ステップＳ１１において、アレイ基板における１列のＴＦＴのソース電極は１本のデータラインに接続され、例えば、活性層薄膜においてソース電極とドレイン電極との間の部分はチャンネルになる。また、ステップＳ１２において、各データラインに対応する領域内の所定位置にビアホールが形成される。また、ステップＳ１３において、アレイ基板における１行のＴＦＴのソース電極は１本のゲート走査ラインに接続される。
上記４つのステップを介して、ＴＦＴアレイ基板が形成される。ＴＦＴアレイ基板を液晶ディスプレイに組み立てるとき、全てのゲート走査ラインの一端をピンを介して走査駆動回路に接続し、全てのデータラインの一端をビアホールを介してデータ駆動回路に接続すればよい。より明確にするために、本発明の図面には薄膜トランジスタ付近の断面図が主に示されている。よって、データラインをデータ駆動回路に接続するためのビアホールが示されていない。しかし、該ビアホールを従来技術において採用される何れの位置に配置してもよく、本発明の実施例は該ビアホールの位置を特に限定しない。
形成されるＴＦＴアレイ基板は、複数の画素ユニットを備えることができ、図１はＴＦＴアレイ基板における１つの画素ユニットの上面図であり、平行するゲート走査ライン２０が水平に配置され、データライン２１とゲート走査ライン２０とは相互に交差（例えば、相互に垂直である）して配置され、ゲート走査ライン２０及びデータライン２１によって分割して得られた領域が１つの画素ユニットである。図２〜８を参照して、３枚のマスクで本発明のＴＦＴアレイ基板を製造するステップを詳細に説明する。図１におけるＡ−Ａ’の断面図はＴＦＴデバイスの構造を示すものであり、該図面において、ＴＦＴデバイスのソース電極３３１と、ドレイン電極３３２と、ゲート電極３７とが示されている。以下、各ステップにおいてＡ−Ａ’の断面図を説明する。
図２に示すように、ＴＦＴアレイ基板を製造するための基板３０は、石英ガラス、通常のガラス、プラスチック基板などの何れかであってもよい。この基板３０に酸化物薄膜を堆積し、スパッタリングなどの方法によって酸化亜鉛ＺｎＯ、酸化インジウムＩｎ２Ｏ３、インジウムガリウム亜鉛酸化物ＩＧＺＯなどを堆積してよく、堆積した酸化物薄膜の厚さは例えば１００〜１５０ｎｍである。該酸化物薄膜に対して表面処理を行い、その後、該酸化物薄膜の表面に導電層薄膜３１が形成され、導電層薄膜の下方の未処理の酸化物薄膜は活性層薄膜３２である。その表面処理は、イオン注入法、プラズマ法などの方法であってよい。例えば、イオン注入法でＺｎＯ薄膜にアルミニウム（Ａｌ）、インジウム（Ｉｎ）などの金属を注入し、Ｉｎ２Ｏ３薄膜に金属スズ（Ｓｎ）を注入し、勿論他の金属を注入してもよい。プラズマ法で水素（Ｈ２）或いは窒素（Ｎ２）をプラズマ体に電離した後、ＺｎＯ薄膜、ＩＧＺＯ薄膜などを処理してもよい。表面処理してから形成された透明導電層薄膜３１の厚さは例えば５０〜１００ｎｍである。
これで上記ステップＳ１０における活性層薄膜及び導電層薄膜の製造過程が完了した。
１回目のマスク工程：
導電層薄膜３１にソース・ドレイン電極層薄膜３３を堆積した後、ソース・ドレイン電極層薄膜３３にフォトレジストを塗布し、グレートーン或いはハーフトーンマスク（以下、グレートーンマスクを例として説明する）、即ち１枚目のマスクでフォトレジストに対してマスクの露光・現像を行う。データライン、画素電極、ＴＦＴのソース電極及びチャンネルに対応する位置を露光せず、ＴＦＴドレイン電極に対応する位置を部分的に露光し、その他の位置を全て露光することにより、導電層薄膜及びソース・ドレイン電極層薄膜をエッチングし、少なくとも２本のデータライン２１と、画素電極３１１と、ＴＦＴのソース電極３３１とを形成する。データライン及びＴＦＴのソース電極は何れもソース・ドレイン電極層薄膜によって形成されるものであり、両者は接続されている。なお、堆積されるソース・ドレイン電極層薄膜の厚さは例えば２００〜３００ｎｍであり、採用される材料は例えばクロム、モリブデン、チタン、銅又はアルミニウムなどの金属中の１種或いは多種の合金、例えばモリブデンとアルミニウムの合金であってよい。図３は現像した後のＡ−Ａ’の断面図である。図４はエッチングした後のＡ−Ａ’の断面図であり、エッチングした後のソース・ドレイン電極層薄膜３３から少なくとも２本のデータライン２１と、画素電極３１１と、ＴＦＴのソース電極３３１とを形成する。露光・現像した後のフォトレジスト３４に対してアッシング処理を行い、図５はアッシングした後のＡ−Ａ’の断面図である。
アッシング処理して露出したソース・ドレイン電極層薄膜３３をエッチングして除去し、ＴＦＴのドレイン電極３３２を形成する。図６はアッシング処理した後のフォトレジストをエッチングして除去した後のＡ−Ａ’の断面図である。活性層薄膜において、ソース電極３３１及びドレイン電極３３２の部分にチャンネル３５が形成される。
これで上記ステップＳ１１における２本のデータライン、画素電極、ＴＦＴのソース・ドレイン電極の製造過程が完了した。
２回目のマスク工程：
活性層薄膜３２、ソース電極３３１、ドレイン電極３３２、データライン２１、画素電極３１１を被覆する絶縁層薄膜を堆積し、堆積した絶縁層薄膜にフォトレジストを塗布し、２枚目のマスクでフォトレジストに対してマスクの露光・現像を行った後、絶縁層薄膜及び活性層薄膜３２をエッチングし、ビアホール、ＴＦＴのゲート絶縁層３６及び活性層３２１を形成する。ここで、活性層薄膜の全体を幾つかのブロックに分割し、分割して得た各ブロックは１つの画素ユニットにおけるＴＦＴデバイスの活性層となる。例えば、ＴＦＴの活性層はゲート走査ライン及びデータラインによって分割して得た領域内に位置し、且つ領域の全体に分布し、すなわち、各画素ユニットの領域の全体に分布する（例えば、図８に示すようになる）。各データラインに対応する領域内の所定位置にビアホールが配置され、ビアホールに位置するデータラインはデータ駆動回路に接続するように露出する。所定位置はデータラインの領域内に位置し、例えば、データラインの領域のエッジに位置してもよく、データラインの領域の中央に位置してもよいが、データラインの領域のエッジに位置することが望ましい。図７はＴＦＴデバイスの絶縁層を形成した後のＡ−Ａ’の断面図である。
絶縁層薄膜の堆積方法は多いが、ここで２つの方法を例としてあげる。１つの方法は化学気相蒸着法（ＰＥＣＶＤ）で、例えば３００〜５００ｎｍの絶縁層薄膜を堆積するものであり、その材料として、窒化シリコン（ＳｉＮＸ）、酸化シリコン（ＳｉＯＸ）などを採用してもよい。もう１つの方法は物理スパッタ法（ｓｐｕｔｔｅｒ）で、例えば３００〜５００ｎｍの絶縁層薄膜を堆積するものであり、その材料として、酸化アルミニウム（Ａｌ２Ｏ３）などを採用してよい。
２枚目のマスクで上記ステップＳ１２におけるビアホール、ＴＦＴのゲート絶縁層及び活性層の形成過程が実現した。
３回目のマスク工程：
絶縁層３６にゲート電極層薄膜を堆積し、ゲート電極層薄膜にフォトレジストを塗布し、３枚目のマスクでフォトレジストに対してマスクの露光・現像を行った後、ゲート電極層薄膜をエッチングし、ＴＦＴのゲート電極３７及び、データライン２１と交差する少なくとも２本のゲート走査ライン２０を形成する。なお、マグネトロンスパッタリングなどの方法で、厚さが例えば２００〜３００ｎｍのゲート電極層薄膜を堆積し、採用される材料は例えばクロム、モリブデン、チタン、銅又はアルミニウムなどの金属中の１種或いは多種の合金、例えばモリブデンとアルミニウムとの合金であってよい。図８はゲート電極走査ラインとＴＦＴデバイスのゲート電極を形成した後のＡ−Ａ’の断面図である。
３枚目のマスクで上記ステップＳ１３におけるゲート電極走査ライン及びＴＦＴデバイスのゲート電極の形成過程が実現した。
従来技術と比べ、本発明の実施例のＴＦＴアレイ基板は、データライン、画素電極、ＴＦＴのソース・ドレイン電極及びチャンネルを形成する際に１枚のマスクが使用され、ビアホール、ＴＦＴのゲート絶縁層及び活性層を形成する際に１枚のマスクが使用され、ゲート走査ラインとＴＦＴのゲート電極を形成する際に１枚のマスクが使用され、該方法でＴＦＴアレイ基板を製造するときに３枚のマスクが必要であり、マスクのコストが高いため、従来技術でアレイ基板を製造するときに少なくとも４枚のマスクが必要であることに対して、該方法によって製品のコストが低減した。使用されるマスクの枚数が少なくなるので、対応する処理工程も少なくなり、製品の損害率、即ち製品の不良発生率が低減し、それによって歩留まり及び設備の生産能力が向上する。
同じ発明構想に基づき、本発明の実施例は薄膜トランジスタアレイ基板を提供し、該薄膜トランジスタアレイ基板は、基板と、交差して配列したデータライン及びゲート走査ラインによって分割して得た画素ユニットアレイと、を備え、各データラインは１列の薄膜トランジスタＴＦＴのソース電極に接続され、各データラインの対応する領域内の所定位置にビアホールが配置され、各ゲート走査ラインは１行のＴＦＴのゲート電極に接続される。
各画素ユニットの構造を図１及び図８に示す。図１は１つの画素ユニットの上面図であり、図８は１つの画素ユニットのＡ−Ａ’の断面図である。各画素ユニットは、基板３０に位置するＴＦＴの活性層３２１と、ＴＦＴの活性層３２１の上方に位置する画素電極３１１及びＴＦＴのチャンネル３５と、画素電極の上方に位置するデータライン２１及びＴＦＴのソース電極３３１、ドレイン電極３３２と、データライン２１、チャンネル３５、ＴＦＴのソース電極３３１、ドレイン電極３３２及び活性層３２１を被覆するＴＦＴのゲート絶縁層３６と、ＴＦＴのゲート絶縁層３６に位置するＴＦＴのゲート電極３７と、を備える。
具体的には、上記ＴＦＴの活性層は、ゲート走査ラインとデータラインによって分割して得た画素ユニットの領域内に位置し、且つ各画素ユニットの領域の全体に分布する（例えば、図８に示すようになる）。
本発明の実施例によれば、少なくとも下記の構造及び方法が提供できる。
（１）薄膜トランジスタアレイ基板の製造方法であって、
基板に活性層薄膜及び導電層薄膜を形成するステップと、
前記導電層薄膜にソース・ドレイン電極層薄膜を堆積し、グレートーン或いはハーフトーンマスク工程によって前記導電層薄膜及び前記ソース・ドレイン電極層薄膜を処理することで、少なくとも２本のデータライン、画素電極及びソース電極が前記データラインと接続する薄膜トランジスタのソース・ドレイン電極を形成するステップと、
前記活性層薄膜、ソース・ドレイン電極、データライン、画素電極を被覆する絶縁層薄膜を堆積した後、前記絶縁層薄膜に前記データラインのそれぞれに対応する領域内の所定位置に設けられるビアホール、及び薄膜トランジスタのゲート絶縁層を形成し、薄膜トランジスタの活性層を形成するステップと、
前記絶縁層薄膜に薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本の、前記薄膜トランジスタのゲート電極と接続するゲート走査ラインを形成するステップと、を備える。
（２）上記（１）に記載の方法であって、基板に活性層薄膜及び導電層薄膜を形成するステップは、
前記基板に酸化物薄膜を堆積するステップと、
前記酸化物薄膜に対して表面処理を行い、前記酸化物薄膜の表面に導電層薄膜を形成するステップと、を備え、導電層薄膜の下方の未処理の部分の酸化物薄膜は活性層薄膜である。
（３）上記（２）に記載の方法であって、前記酸化物薄膜に対して表面処理を行うステップは、
イオン注入法又はプラズマ法によって前記酸化物薄膜に対して表面処理を行うステップを備える。
（４）上記（２）又は（３）に記載の方法であって、堆積した前記酸化物薄膜の厚さは１００〜１５０ｎｍであり、及び／又は処理して形成した前記導電層薄膜の厚さは５０〜１００ｎｍである。
（５）上記（１）〜（４）の何れか１項に記載の方法であって、グレートーン或いはハーフトーンマスク工程によって前記導電層薄膜及び前記ソース・ドレイン電極層薄膜を処理し、少なくとも２本のデータラインと、画素電極と、薄膜トランジスタのソース・ドレイン電極と、を形成するステップは、
前記ソース・ドレイン電極層薄膜にフォトレジストを塗布し、グレートーン或いはハーフトーンマスク工程によって前記フォトレジストに対して露光・現像した後、前記導電層薄膜及び前記ソース・ドレイン電極層薄膜をエッチングし、少なくとも２本のデータラインと、画素電極と、薄膜トランジスタのソース電極と、を形成するステップと、
露光・現像した後のフォトレジストに対してアッシング処理を行うステップと、
アッシング処理してから露出したソース・ドレイン電極層薄膜をエッチングして除去し、薄膜トランジスタのドレイン電極を形成するステップと、を備える。
（６）上記（１）〜（５）の何れか１項に記載の方法であって、前記絶縁層薄膜にビアホール、及び薄膜トランジスタのゲート絶縁層を形成し、薄膜トランジスタの活性層を形成するステップは、
堆積した前記絶縁層薄膜にフォトレジストを塗布し、前記フォトレジストに対して露光・現像した後、前記絶縁層薄膜及び前記活性層薄膜をエッチングし、ビアホール、薄膜トランジスタのゲート絶縁層及び活性層を形成するステップを備え、前記薄膜トランジスタの活性層は前記ゲート走査ライン及び前記データラインによって分割して得た領域内に位置し、且つ前記領域の全体に分布する。
（７）上記（１）〜（６）の何れか１項に記載の方法であって、堆積した前記絶縁層薄膜の厚さは３００〜５００ｎｍである。
（８）上記（１）〜（７）の何れか１項に記載の方法であって、前記絶縁層に薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本のゲート走査ラインを形成するステップは、
前記絶縁層にゲート電極層薄膜を堆積するステップと、
前記ゲート電極層薄膜にフォトレジストを塗布し、前記フォトレジストに対して露光・現像した後、前記ゲート電極層薄膜をエッチングし、薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本のゲート走査ラインを形成するステップと、を備える。
（９）上記（８）に記載の方法であって、堆積した前記ソース・ドレイン電極層薄膜及び／又は前記ゲート電極層薄膜の厚さは２００〜３００ｎｍである。
（１０）上記（１）〜（９）の何れか１項に記載の方法であって、前記薄膜トランジスタはアレイ状に配置されるように形成され、１列の薄膜トランジスタのソース電極は１本の前記データラインに接続され、１行の薄膜トランジスタのゲート電極は１本の前記ゲート走査ラインに接続される。
（１１）上記（１）〜（１０）の何れか１項に記載の方法であって、前記活性層薄膜は酸化物半導体薄膜である。
（１２）上記（１１）に記載の方法であって、前記酸化物半導体薄膜の材料として、酸化亜鉛と、酸化インジウムと、インジウムガリウム亜鉛酸化物と、が含む。
（１３）薄膜トランジスタアレイ基板であって、基板と、交差して配列したデータライン及びゲート走査ラインによって分割して得た画素ユニット・アレイと、を備え、
各前記画素ユニットは、前記基板に位置する薄膜トランジスタの活性層と、
前記薄膜トランジスタの活性層の上方に位置する画素電極と、
前記画素電極の上方に位置するデータライン及び薄膜トランジスタのソース・ドレイン電極と、
前記データライン、薄膜トランジスタのソース・ドレイン電極、及び活性層を被覆する薄膜トランジスタのゲート絶縁層と、
前記薄膜トランジスタのゲート絶縁層に位置する薄膜トランジスタのゲート電極と、を備え、
各前記データラインは１列の薄膜トランジスタのソース電極に接続され、各前記データラインの対応する領域内の所定位置にビアホールが設けられ、各前記ゲート走査ラインは１行の薄膜トランジスタのゲート電極に接続される。
（１４）上記（１３）に記載のアレイ基板であって、前記薄膜トランジスタの活性層は、前記ゲート走査ライン及び前記データラインによって分割して得た画素ユニットの領域内に位置し、且つ前記領域の全体に分布する。
（１５）上記（１３）又は（１４）に記載のアレイ基板であって、前記活性層薄膜は酸化物半導体薄膜である。
以上は本発明の例示的な実施方法であり、本発明の保護範囲を制限するものではなく、本発明の保護範囲は請求項により確定される。
２０ ゲート走査ライン
２１ データライン
３１ 導電層薄膜
３１１ 画素電極
３２ 活性層薄膜
３２１ 活性層
３３ ソース・ドレイン電極層薄膜
３３１ ソース電極
３３２ ドレイン電極
３４ フォトレジスト
３５ チャンネル
３６ ゲート絶縁層
３７ ゲート電極

Claims (15)

  1. 薄膜トランジスタアレイ基板の製造方法であって、
    基板に活性層薄膜及び導電層薄膜を形成するステップと、
    前記導電層薄膜にソース・ドレイン電極層薄膜を堆積し、グレートーン或いはハーフトーンマスク工程によって前記導電層薄膜及び前記ソース・ドレイン電極層薄膜を処理することで、少なくとも２本のデータライン、画素電極及びソース電極が前記データラインと接続する、薄膜トランジスタのソース・ドレイン電極を形成するステップと、
    前記活性層薄膜、ソース・ドレイン電極、データライン、画素電極を被覆する絶縁層薄膜を堆積した後、前記絶縁層薄膜に前記データラインのそれぞれに対応する領域内の所定位置に設けられるビアホール、及び薄膜トランジスタのゲート絶縁層を形成し、薄膜トランジスタの活性層を形成するステップと、
    前記絶縁層薄膜に薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本の、前記薄膜トランジスタのゲート電極と接続するゲート走査ラインを形成するステップと、を備え、
    前記基板に活性層薄膜及び導電層薄膜を形成するステップが、
    前記基板に酸化物薄膜を堆積するステップと、
    前記酸化物薄膜に対して表面処理を行い、前記酸化物薄膜の表面に導電層薄膜を形成するステップと、を備え、導電層薄膜の下方の未処理の部分の酸化物薄膜が活性層薄膜であり、
    前記導電層薄膜が画素電極を形成するようにパターニングされることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
  2. 前記酸化物薄膜に対して表面処理を行うステップが、
    イオン注入法又はプラズマ法によって前記酸化物薄膜に対して表面処理を行うステップを備えることを特徴とする、請求項１に記載の製造方法。
  3. 堆積した前記酸化物薄膜の厚さが１００〜１５０ｎｍであり、及び／又は処理して形成した前記導電層薄膜の厚さが５０〜１００ｎｍであることを特徴とする、請求項１又は２に記載の製造方法。
  4. グレートーン或いはハーフトーンマスク工程によって前記導電層薄膜及び前記ソース・ドレイン電極層薄膜を処理し、少なくとも２本のデータラインと、画素電極と、薄膜トランジスタのソース・ドレイン電極と、を形成するステップが、
    前記ソース・ドレイン電極層薄膜にフォトレジストを塗布し、グレートーン或いはハーフトーンマスク工程によって前記フォトレジストに対して露光・現像した後、前記導電層薄膜及び前記ソース・ドレイン電極層薄膜をエッチングし、少なくとも２本のデータラインと、画素電極と、薄膜トランジスタのソース電極と、を形成するステップと、
    露光・現像した後のフォトレジストに対してアッシング処理を行うステップと、
    アッシング処理して露出したソース・ドレイン電極層薄膜をエッチングして除去し、薄膜トランジスタのドレイン電極を形成するステップと、を備えることを特徴とする、請求項１〜３の何れか１項に記載の製造方法。
  5. 前記絶縁層薄膜にビアホール、及び薄膜トランジスタのゲート絶縁層を形成し、薄膜トランジスタの活性層を形成するステップが、
    堆積した前記絶縁層薄膜にフォトレジストを塗布し、前記フォトレジストに対して露光・現像した後、前記絶縁層薄膜及び前記活性層薄膜をエッチングし、ビアホール、薄膜トランジスタのゲート絶縁層及び活性層を形成するステップを備え、前記薄膜トランジスタの活性層が前記ゲート走査ライン及び前記データラインによって分割して得た領域内に位置し、且つ前記領域の全体に分布することを特徴とする、請求項１〜４の何れか１項に記載の製造方法。
  6. 堆積した前記絶縁層薄膜の厚さが３００〜５００ｎｍであることを特徴とする、請求項１〜５の何れか１項に記載の製造方法。
  7. 前記絶縁層薄膜に薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本のゲート走査ラインを形成するステップが、
    前記絶縁層薄膜にゲート電極層薄膜を堆積するステップと、
    前記ゲート電極層薄膜にフォトレジストを塗布し、前記フォトレジストに対して露光・現像した後、前記ゲート電極層薄膜をエッチングし、薄膜トランジスタのゲート電極、及び前記データラインと交差する少なくとも２本のゲート走査ラインを形成するステップと、を備えることを特徴とする、請求項１〜６の何れか１項に記載の製造方法。
  8. 堆積した前記ソース・ドレイン電極層薄膜及び／又は前記ゲート電極層薄膜の厚さが２００〜３００ｎｍであることを特徴とする、請求項７に記載の製造方法。
  9. 前記薄膜トランジスタがアレイ状に配置されるように形成され、１列の薄膜トランジスタのソース電極が１本の前記データラインに接続され、１行の薄膜トランジスタのゲート電極が１本の前記ゲート走査ラインに接続されることを特徴とする、請求項１〜８の何れか１項に記載の製造方法。
  10. 前記活性層薄膜が酸化物半導体薄膜であることを特徴とする、請求項１〜９の何れか１項に記載の製造方法。
  11. 前記酸化物半導体薄膜の材料として、酸化亜鉛と、酸化インジウムと、インジウムガリウム亜鉛酸化物と、を含むことを特徴とする、請求項１０に記載の製造方法。
  12. 前記基板上の前記データラインの正射影が、前記基板上の前記活性層の正射影の領域内にあり、前記活性層が、前記データラインの、前記ソース電極に対して反対側に突出し、前記活性層の突出部分が、前記絶縁層薄膜によって覆われることを特徴とする、請求項１に記載の方法。
  13. 薄膜トランジスタアレイ基板であって、基板と、交差して配列したデータライン及びゲート走査ラインによって分割して得た画素ユニットアレイと、を備え、
    各前記画素ユニットが、前記基板に位置する薄膜トランジスタの活性層と、
    前記薄膜トランジスタの活性層の上方に位置する画素電極と、
    前記画素電極の上方に位置するデータライン及び薄膜トランジスタのソース・ドレイン電極と、
    前記データライン、薄膜トランジスタのソース・ドレイン電極、及び活性層を被覆する薄膜トランジスタのゲート絶縁層と、
    前記薄膜トランジスタのゲート絶縁層に位置する薄膜トランジスタのゲート電極と、を備え、
    各前記データラインが１列の薄膜トランジスタのソース電極に接続され、各前記データラインの対応する領域内の所定位置にビアホールが設けられ、各前記ゲート走査ラインが１行の薄膜トランジスタのゲート電極に接続され、
    酸化物薄膜が前記基板上に配置され、導電層薄膜が、表面処理された前記酸化物薄膜の表面に配置され、導電層薄膜の下方の未処理の部分の酸化物薄膜が活性層薄膜であり、前記導電層薄膜が画素電極を形成するようにパターニングされたことを特徴とする、薄膜トランジスタアレイ基板。
  14. 前記薄膜トランジスタの活性層が、前記ゲート走査ライン及び前記データラインによって分割して得た画素ユニットの領域内に位置し、且つ前記領域の全体に分布することを特徴とする、請求項１３に記載の薄膜トランジスタアレイ基板。
  15. 前記活性層が酸化物半導体薄膜であることを特徴とする、請求項１３又は１４に記載の薄膜トランジスタアレイ基板。
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