KR20080077846A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 데이터 패턴 표면을 이온 처리하여 후속 공정으로 형성되는 보호막과의 접착력을 증가시키기 위한 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
본 발명은 반도체로 형성된 채널 영역과 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층, 상기 액티브층 상에 형성되며 표면이 소수성과 거칠기를 증가시키기 위해 이온 처리된 소스 및 드레인 전극을 포함하는 데이터 패턴, 상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막, 및 상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
이온 처리, LTPS, 유기 보호막, 탄소 이온(C+), 소수성, 거칠기(Roughness)

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND FABRICATING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 이온 처리의 예를 설명하기 위한 단면도이다.
도 5는 본 발명에 따른 이온 처리의 다른 예를 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 이온 처리된 다른 예의 표면을 나타낸 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 8은 도 7의 II-II'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 9a 내지 9f는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
30 : 기판 40 : 버퍼막
50 : 폴리실리콘 60 : 게이트 절연막
70 : 액티브층 75 : 오믹 콘택층
80 : 게이트 전극 90 : 스토리지 전극
100 : 층간 절연막 110 : 소스 전극
115,125,145 : 콘택홀 120 : 드레인 전극
130 : 보호막 140 : 화소 전극
150 : 게이트 라인 160 : 데이터 라인
170 : 스토리지 라인 180 : 챔버
190 : 마스크 A : 투과 영역
B : 비투과 영역
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 특히 데이터 패턴 표면을 이온 처리하여 후속 공정으로 형성되는 보호막과의 접착력을 증가시킬 수 있는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매 트릭스 형태로 배열된 액정 셀 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 사이에 두고 서로 대향하는 박막 트랜지스터 기판 및 컬러 필터 기판을 구비한다.
컬러 필터 기판은 빛샘 방지를 위한 블랙 매트릭스와, 컬러 구현을 위한 컬러 필터, 화소 전극과 수직 전계를 이루는 공통 전극과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함한다.
박막 트랜지스터 기판은 서로 교차되게 형성된 게이트 라인 및 데이터 라인과, 그들의 교차부에 형성된 박막 트랜지스터(Thin Film Transistor; TFT)와, 박막 트랜지스터와 접속된 화소 전극과, 그들 위에 액정 배향을 위해 도포된 배향막을 포함한다.
박막 트랜지스터를 형성할 때, 소스 및 드레인 금속층을 형성한 후 상부에 유기 보호막을 도포한다. 이때, 소스 및 드레인 금속층과 유기 보호막 사이에 접착력(Adhesion)이 떨어져 투과 전극 식각에 의한 에천트(etchent) 침식 불량이 발생한다.
이를 해결하기 위해 소스 및 드레인 금속층과 유기 보호막 사이에 패시베이션(Passivation) 층으로 SiNx를 일정 두께 증착하여 접착력을 다소 개선하였다.
그러나, 이 경우에도 접합 불량이 완전하게 해결되지 않고 있다.
따라서, 본 발명의 기술적 과제는 데이터 패턴 표면을 처리하여 후속 공정으 로 형성된 보호막과의 접착력을 향상시킬 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판은 반도체로 형성된 채널 영역과 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층; 상기 액티브층 상에 형성되며 표면이 소수성과 거칠기를 증가시키기 위해 이온 처리된 소스 및 드레인 전극을 포함하는 데이터 패턴; 상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막; 및 상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함한다.
상기 액티브층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 게이트 패턴; 및 상기 게이트 패턴 상에 형성되며 상기 소스 및 드레인 영역 일부를 노출시키는 제1 및 제2 콘택홀을 가지는 층간 절연막을 더 포함하는 것을 특징으로 한다.
게이트 전극을 포함하는 게이트 패턴; 상기 게이트 패턴과 상기 액티브층 사이에 형성된 게이트 절연막; 및 상기 액티브층 상에 채널 영역을 노출시키며 불순물 도핑된 폴리실리콘으로 형성된 오믹 콘택층을 더 포함하는 것을 특징으로 한다.
상기 보호막은 유기 보호막인 것을 특징으로 한다.
상기 데이터 패턴은 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타 늄-나이트라이드(TiN) 중에서 선택된 어느 하나로 형성된 것을 특징으로 한다.
상기 데이터 패턴은 표면이 탄소 이온에 의해 임플란팅 되어 소수성 및 거칠기가 증가된 것을 특징으로 한다.
상기 층간 절연막은 표면이 임플란팅 처리된 것을 더 포함하는 것을 특징으로 한다.
상기 층간 절연막은 표면이 탄소 이온에 의해 임플란팅 되어 소수성 및 거칠기가 증가된 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판은 기판 상에 반도체로 형성된 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 가지는 액티브층; 상기 액티브층을 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴; 상기 게이트 패턴 상에 형성되며 상기 소스 영역 일부를 노출시키는 제1 콘택홀 및 상기 드레인 영역 일부를 노출시키는 제2 콘택홀을 가지는 층간 절연막; 상기 층간 절연막 상에 형성되며 상기 제1 콘택홀을 통해 상기 소스 영역과 접속되는 소스 전극 및 상기 제2 콘택홀을 통해 상기 드레인 영역과 접속되는 드레인 전극을 포함하며, 표면이 이온 처리된 데이터 패턴; 상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막; 및 상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함한다.
상기 게이트 패턴은 상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및 상기 스토리지 라인과 접속되며 상기 드레인 전극 또는 상기 화소 전극의 일부와 중첩되는 스토리지 전극을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴; 상기 게이트 패턴을 덮는 게이트 절연막; 상기 게이트 절연막 상에 반도체로 형성된 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 가지는 액티브층; 상기 액티브층 상에 채널 영역을 노출시키며 불순물 도핑된 폴리실리콘으로 형성된 오믹 콘택층; 상기 오믹 콘택층 상에 각각 형성된 소스 전극 및 드레인 전극을 포함하며 표면이 이온 처리된 데이터 패턴; 상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막; 및 상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판의 제조 방법은 반도체로 형성된 채널 영역과 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계; 상기 액티브층 상에 소스 전극 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계; 상기 데이터 패턴 표면의 소수성과 거칠기를 증가시키기 위해 이온 처리하는 단계; 상기 데이터 패턴 상에 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.
상기 액티브층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴 상에 상기 소스 및 드레인 영역 일부를 노출시키는 제1 및 제2 콘택홀을 가지는 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴과 상기 액티브층 사이에 게이트 절연막을 형성하는 단계; 및 상기 액티브층 상에 오믹 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 보호막은 유기 보호막으로 형성하는 것을 특징으로 한다.
상기 데이터 패턴은 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타늄-나이트라이드(TiN) 중에서 선택된 어느 하나로 형성하는 것을 특징으로 한다.
상기 이온 처리는 탄소 이온에 의한 것을 특징으로 한다.
상기 이온 처리는 상기 데이터 패턴이 형성된 부분에만 선택적으로 임플란팅되게 하는 것을 특징으로 한다.
상기 이온 처리는 상기 데이터 패턴 및 상기 층간 절연막 전면이 임플란팅되게 하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 반도체로 형성되는 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계; 상기 액티브층을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 라인, 상기 게이트 라인과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하 는 단계; 상기 게이트 패턴 상에 상기 소스 영역 일부를 노출시키는 제1 콘택홀 및 상기 드레인 영역 일부를 노출시키는 제2 콘택홀을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 상기 제1 콘택홀을 통해 상기 소스 영역과 접속되는 소스 전극 및 상기 제2 콘택홀을 통해 상기 드레인 영역과 접속되는 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계; 상기 데이터 패턴 표면을 이온 처리하는 단계; 상기 데이터 패턴 상에 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.
상기 게이트 패턴을 형성하는 단계에서는, 상기 게이트 라인과 나란하게 형성되는 스토리지 라인, 상기 스토리지 라인과 접속되며 상기 드레인 전극 또는 상기 화소 전극의 일부와 중첩되는 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 상기 게이트 라인과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 덮도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체로 형성되는 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계; 상기 액티브층 상에 오믹 콘택층을 형성하는 단계; 상기 오믹 콘택층 상에 상기 소스 영역 및 상기 드레인 영역과 각각 접속되는 소스 전극 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계; 상기 데이터 패턴 표면을 이온 처리 하는 단계; 상기 데이터 패턴 상에 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예들을 도 1 내지 도 9f를 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 액티브층(70)과, 게이트 절연막(60)과, 게이트 패턴과, 층간 절연막(100)과, 데이터 패턴과, 보호막(130) 및 화소 전극(140)을 구비한다.
액티브층(70)은 하부 기판(30) 상에 버퍼막(40)을 사이에 두고 반도체로 형성된 채널 영역(70C)과, 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역(70S,70D)으로 형성된다.
게이트 절연막(60)은 액티브층(70) 상에 액티브층(70)을 덮도록 형성된다.
게이트 패턴은 게이트 절연막(60) 상에 형성되며 게이트 라인(150) 및 게이트 라인(150)과 접속된 게이트 전극(80)을 포함한다. 또한, 게이트 패턴은 게이트 라인(150)과 나란하게 형성된 스토리지 라인(170)과, 스토리지 라인(170)과 접속되 며 드레인 전극(120) 또는 화소 전극(140)의 일부와 중첩되는 스토리지 전극(90)을 포함한다.
층간 절연막(100)은 게이트 패턴 상에 형성되며 소스 영역(70S) 일부를 노출시키는 제1 콘택홀(115) 및 드레인 영역(70D) 일부를 노출시키는 제2 콘택홀(125)을 포함한다.
데이터 패턴은 층간 절연막(100) 상에 형성되며 제1 콘택홀(115)을 통해 소스 영역(70S)과 접속되는 소스 전극(110) 및 제2 콘택홀(125)을 통해 드레인 영역(70D)과 접속되는 드레인 전극(120)을 포함한다. 여기서, 데이터 패턴은 표면이 이온 처리되는데, 본 발명의 실시예에서는 탄소 이온(C+)에 의해 임플란팅된 경우이다. 따라서, 데이터 패턴의 표면은 소수성 및 거칠기(Roughness)가 증가된다. 이때, 데이터 패턴 표면만 선택적으로 임플란팅되거나, 데이터 패턴 및 나머지 영역인 층간 절연막(100) 표면도 임플란팅 될 수 있다. 이러한, 데이터 패턴은 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타늄-나이트라이드(TiN) 등으로 형성될 수 있다.
본 발명의 실시예에서는 이온 처리의 방법으로 탄소 이온(C+)에 의한 임플란팅 방식을 예로 들어 설명했으나, 분자량이 큰 이온에 의한 플라즈마 방식 등 표면에 거칠기를 증가시킬 수 있는 방법이 가능하다.
보호막(130)은 데이터 패턴 상에 형성되며 드레인 전극(120) 일부를 노출시키는 화소 콘택홀(145)을 포함한다. 이러한 보호막(130)은 유기 보호막(130)으로 형성된다.
화소 전극(140)은 보호막(130) 상에 형성되며 화소 콘택홀(145)을 통해 드레인 전극(120)과 접속된다.
하부 기판(30) 위에 층간 절연막(100)을 사이에 두고 교차하여 형성된 게이트 라인(150) 및 데이터 라인(160)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(140)과, 화소 전극(140)에 충전된 화소 전압 신호의 변동을 방지하기 위한 스토리지 캐패시터(C)를 구비한다.
게이트 라인(150)은 박막 트랜지스터(TFT)의 게이트 전극(80)에 게이트 신호를 공급한다.
데이터 라인(160)은 박막 트랜지스터(TFT)의 소스 전극(110)에 화소 전압 신호를 공급한다. 이 데이터 라인(160)은 층간 절연막(100)을 사이에 두고 게이트 라인(150)과 교차되며, 그 교차 영역에 화소 영역이 형성된다.
층간 절연막(100)은 게이트 라인(150) 및 게이트 전극(80)을 포함하는 게이트 패턴과 데이터 라인(160), 소스 전극(110) 및 드레인 전극(120)을 포함하는 데이터 패턴을 절연시킨다.
박막 트랜지스터(TFT)는 게이트 라인(150)의 게이트 신호에 응답하여 데이터 라인(160)의 화소 전압 신호가 화소 전극(140)에 충전되어 유지되게 한다. 여기서, 박막 트랜지스터(TFT)는 N형 MOS 또는 P형 MOS와 같은 단일 MOS(Metal Oxide Semiconductor)로 형성될 수 있고 CMOS로 형성될 수 있지만, 이하에서는 NMOS로 형성된 경우를 설명하기로 한다.
이러한 박막 트랜지스터(TFT)는 게이트 라인(150)과 접속된 게이트 전극(80), 데이터 라인(160)에 포함된 소스 전극(110), 보호막(130)을 관통하는 화소 콘택홀(145)을 통해 화소 전극(140)과 접속된 드레인 전극(120), 게이트 전극(80)에 의해 소스 전극(110) 및 드레인 전극(120) 사이에 채널을 형성하는 액티브층(70)을 구비한다.
액티브층(70)은 버퍼막(40)을 사이에 두고 하부 기판(30) 위에 형성된다. 게이트 라인(150)과 접속된 게이트 전극(80)은 액티브층(70)의 채널 영역(70C)과 게이트 절연막(60)을 사이에 두고 중첩되게 형성된다. 소스 전극(110) 및 드레인 전극(120)은 게이트 전극(80)과 층간 절연막(100)을 사이에 두고 절연되게 형성된다. 그리고, 데이터 라인(160)에 접속된 소스 전극(110)과, 드레인 전극(120)은 층간 절연막(100) 및 게이트 절연막(60)을 관통하는 제1 콘택홀(115) 및 제2 콘택홀(125) 각각을 통해 n+ 불순물이 주입된 액티브층(70)의 소스 영역(70S) 및 드레인 영역(70D) 각각과 접속된다.
또한, 액티브층(70)은 오프 전류를 감소시키기 위하여 채널 영역(70C)과 소스 및 드레인 영역(70S,70D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain; LDD) 영역(미도시)을 더 구비하기도 한다.
화소 전극(140)은 화소 영역에 투명 도전막으로 형성되어 박막 트랜지스터(TFT)의 드레인 전극(120)과 접속된다. 이에 따라, 박막 트랜지스터(TFT)를 통해 화소 신호가 공급된 화소 전극(140)과 기준 전압이 공급된 공통 전극 사이에는 수직 전계가 형성된다. 이러한 전계에 의해 컬러 필터 기판과 박막 트랜지스터 기 판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(C)는 화소 전극(140)에 충전된 화소 전압 신호가 다음 화소 전압 신호가 충전될 때까지 안정적으로 유지되게 한다. 이러한 스토리지 캐패시터(C)는 층간 절연막(100)과 보호막(130)을 사이에 두고 스토리지 라인(170)에 접속된 스토리지 전극(90)과 중첩되어 형성되며 화소 전극(140)에 충전된 전압을 일정하게 유지한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 3a를 참조하면, 하부 기판(30) 상에 버퍼막(40)이 형성되고, 그 위에 액티브층(70)이 형성된다.
버퍼막(40)은 하부 기판(30) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(70)은 버퍼막(40) 상에 아몰퍼스실리콘을 증착한 후 그 아몰퍼스실리콘을 레이저로 결정화하여 폴리실리콘(50)이 되게 한 다음, 그 폴리실리콘(50)을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 3b를 참조하면, 액티브층(70)이 형성된 버퍼막(40) 상에 게이트 절연막(60)이 형성되고, 그 위에 게이트 전극(80), 게이트 라인(150), 스토리지 전극(90) 및 스토리지 라인(170)을 포함하는 게이트 패턴이 형성된다.
게이트 절연막(60)은 액티브층(70)이 형성된 버퍼막(40) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 패턴은 게이트 절연막(60)이 형성된 기판 상에 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 몰리브덴-텅스텐(MoW), 구리(Cu) 및 이들의 합금 또는 이들을 포함하는 적어도 다층 구조인 게이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
그런 다음, 게이트 전극(80)을 마스크로 이용하여 액티브층(70)에 N형 불순물을 주입하여 게이트 전극(80)과 비중첩된 액티브층(70)의 소스 영역(70S) 및 드레인 영역(70D)이 형성된다. 이러한 액티브층(70)의 소스 및 드레인 영역(70S,70D)은 게이트 전극(80)과 중첩되는 채널 영역(70C)을 사이에 두고 마주하게 된다. 이때, 소스 영역(70S) 및 채널 영역(70C)과, 드레인 영역(70D) 및 채널 영역(70C) 사이에는 소스 영역(70S) 및 드레인 영역(70D)에 비해 불순물 주입량이 적은 엘디디(LDD) 영역이 형성될 수도 있다.
도 3c를 참조하면, 게이트 패턴이 형성된 게이트 절연막(60) 상에 층간 절연막(100)이 형성되고, 층간 절연막(100)에는 액티브층(70)의 소스 영역(70S) 일부를 노출시키는 제1 콘택홀(115) 및 액티브층(70)의 드레인 영역(70D) 일부를 노출시키는 제2 콘택홀(125)이 형성된다.
층간 절연막(100)은 게이트 라인(150) 및 게이트 전극(80)을 포함하는 게이트 패턴이 형성된 게이트 절연막(60) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(100) 및 게이트 절연막(60)을 관통하여 액티브층(70)의 소스 및 드레인 영역(70S,70D)을 각각 노출시키는 제1 및 제2 콘택홀(115,125)이 형성된다.
도 3d를 참조하면, 층간 절연막(100) 상에 데이터 라인(160), 소스 전극(110) 및 드레인 전극(120)을 포함하는 데이터 패턴이 형성된다.
데이터 라인(160), 드레인 전극(120) 및 소스 전극(110)을 포함하는 데이터 패턴은 층간 절연막(100) 상에 소스 및 드레인 금속층을 형성한 후, 그 소스 및 드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
구체적으로, 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타늄-나이트라이드(TiN) 등으로 형성한다. 그런 다음, 사진식각공정을 통해 데이터 패턴을 형성한다.
소스 전극(110)은 제1 콘택홀(115)을 통해 액티브층(70)의 소스 영역(70S)과 접속되고, 드레인 전극(120)은 제2 콘택홀(125)을 통해 액티브층(70)의 드레인 영역(70D)과 접속된다.
도 3e를 참조하면, 데이터 라인(160), 드레인 전극(120) 및 소스 전극(110)을 포함하는 데이터 패턴 표면을 C+ 이온을 사용하여 임플란팅 한다.
구체적으로, CH4, CF4 등을 이온 소스 가스로 사용하여 데이터 라인(160), 드레인 전극(120) 및 소스 전극(110) 표면에 C+ 이온을 통해 임플란팅 한다.
도 4는 본 발명에 따른 이온 처리의 예를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명에 예에 따른 이온 처리 방법은 챔버(180) 내부에 층간 절연막(100) 상에 데이터 패턴이 형성된 기판을 로딩한다. 그런 다음, CH4, CF4 등의 소스 가스 및 아르곤(Ar)을 주입한다. 이때, 챔버(180) 내부에는 투과 영역(A) 및 비투과 영역(B)으로 형성된 마스크(190)가 설치된다. 아르곤(Ar)에 의해 생성된 탄소 이온(C+)이 비투과 영역(B)을 제외한 투과 영역(A)을 통과해 선택적으로 데이터 패턴의 표면만 임플란팅 된다. 이와 같이 탄소 이온(C+)에 의해 임플란팅된 데이터 패턴의 표면은 거칠기(Roughness)가 증가되어 후속 공정인 유기막(130)과 접착력이 향상되어 들뜸 불량을 방지할 수 있다. 또한, 소수성이 증가되어 에천트(echant)의 영향을 배제할 수 있다. 탄소 이온(C+) 이외에 표면 거칠기를 증가시킬 수 있는 이온으로는 비교적 분자량이 큰 아르곤(Ar), 질소(N2), 인(P), 붕소(B) 등을 사용할 수 있다.
도 5는 본 발명에 따른 이온 처리의 다른 예를 설명하기 위한 단면도이고, 도 6은 본 발명에 따른 이온 처리된 다른 예의 표면을 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 다른 예에 따른 이온 처리 방법은 챔버(180) 내부에 층간 절연막(100) 상에 데이터 패턴이 형성된 기판을 로딩한다. 그런 다음, CH4, CF4 등의 소스 가스 및 아르곤(Ar)을 주입한다. 아르곤(Ar)에 의해 생성된 탄소 이온(C+)이 데이터 패턴 및 나머지 영역인 층간 절연막(100)의 표면 전면이 임플란팅 처리된다. 이와 같이 탄소 이온(C+)에 의해 임플란팅 처리된 층간 절연막(100) 및 데이터 패턴의 표면은 거칠기가 증가되어 후속 공정인 보호막(130)과 접착력이 향상되어 들뜸 불량을 방지할 수 있다. 또한, 소수성이 증가되어 에천트(echant)의 영향을 배제할 수 있다.
도 6을 참조하면, 본 발명의 다른 예에 따른 임플란팅 처리된 표면은 데이터 패턴 표면 및 나머지 영역인 층간 절연막(100) 표면에도 탄소 이온(C+)에 의해 소수성 및 거칠기가 증가된 것을 나타낸다. 따라서, 보호막(130)과의 접착력을 더 크게 향상시킬 수 있다.
도 3f를 참조하면, 데이터 패턴이 형성된 층간 절연막(100) 상에 보호막(130)이 형성되고, 보호막(130)에는 드레인 전극(120) 일부를 노출시키는 화소 콘택홀(145)이 형성된다.
보호막(130)은 데이터 패턴이 형성된 층간 절연막(100) 상에 포토 아크릴 등과 같은 유기 절연 물질이 전면 증착되어 형성된다. 유기 보호막(130)은 데이터 패턴으로 형성된 금속층과 접착력이 좋지 않아 보호막(130) 들뜸 불량이 발생할 수 있는데, 데이터 패턴 또는 데이터 패턴 및 나머지 영역인 층간 절연막(100)의 표면을 탄소 이온(C+)으로 임플란팅 하여 거칠기를 증가시킴으로써 접착력을 향상시킬 수 있게 된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 보호막(130)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(120)을 노출시킨다.
도 3g를 참조하면, 보호막(130) 상에 화소 전극(140)을 포함하는 화소 전극 패턴이 형성된다.
화소 전극(140)을 포함하는 화소 전극 패턴은 보호막(130) 상에 인듐 주석 산화물(Induim Tin Oxide; ITO), 인듐 아연 산화물(Induim Zinc Oxide; IZO), 인듐 주석 아연 산화물(Induim Tin Zinc Oxide; ITZO) 등의 투명 도전막을 증착한 후, 그 투명 도전막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이고, 도 8은 도 7의 II-II'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 게이트 패턴과, 게이트 절연막(60)과, 액티브층(70)과, 데이터 패턴과, 보호막(130) 및 화소 전극(140)을 구비한다.
게이트 패턴은 하부 기판(30) 상에 버퍼막(40)을 사이에 두고 형성되며, 게이트 라인(150) 및 게이트 라인(150)과 접속된 게이트 전극(80)을 포함한다.
게이트 절연막(60)은 게이트 패턴 상에 게이트 패턴을 덮도록 형성된다.
게이트 절연막(60) 상부에는 박막 트랜지스터의 채널을 형성하기 위해 액티브층(70)이 형성되고, 액티브층(70) 상부에 소스 전극(110)과 드레인 전극(120)의 접촉 저항을 줄이기 위해 오믹 콘택층(75)이 형성된다.
액티브층(70)은 게이트 절연막(60) 상에 반도체로 형성된 채널 영역(70C)과, 채널 영역(70C) 양측에 불순물 도핑된 소스 및 드레인 영역(70S,70D)으로 형성된다.
액티브층(70)은 아몰퍼스 실리콘을 증착한 후 패터닝하여 고상결정화(Solid Phase Crystallization; SPC) 방법을 통해 폴리실리콘으로 결정화한다. 그리고, 오믹 콘택층(75)은 n형 불순물 또는 p형 불순물 중 어느 하나가 도핑된 아몰퍼스 실리콘을 사용하여 증착하고 패터닝 한 후, 액티브층(70)의 아몰퍼스 실리콘 결정 화 공정시 동시에 폴리실리콘으로 결정화된다. 이에 따라, 액티브층(70) 및 오믹 콘택층(75)은 내부의 전자 이동도가 향상되어 박막 트랜지스터(TFT)의 특성을 더욱 향상시킨다.
데이터 패턴은 게이트 절연막(60) 및 액티브층(70) 상에 형성되며 소스 전극(110) 및 드레인 전극(120)을 포함한다. 여기서, 데이터 패턴은 표면이 탄소 이온(C+)에 의해 임플란팅되어 소수성과 거칠기가 증가된다. 이때, 데이터 패턴 표면만 선택적으로 임플란팅되거나, 데이터 패턴 및 나머지 영역인 게이트 절연막(60) 표면도 임플란팅 될 수 있다.
보호막(130)은 데이터 패턴 상에 형성되며 드레인 전극(120) 일부를 노출시키는 화소 콘택홀(145)을 포함한다. 이러한 보호막(130)은 유기 보호막(130)으로 형성된다.
화소 전극(140)은 보호막(130) 상에 형성되며 화소 콘택홀(145)을 통해 드레인 전극(120)과 접속된다.
나머지 구성요소들의 기능은 전술한 제1 실시예의 경우와 동일하므로 상세한 설명은 생략하기로 한다.
도 9a 내지 도 9f는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 하부 기판(30) 상에 게이트 패턴이 형성된다.
게이트 패턴은 기판(30) 상에 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 몰리브덴-텅스텐(MoW), 구리(Cu) 및 이들의 합금 또는 이들을 포함하는 적어도 다층 구조인 게이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 9b를 참조하면, 게이트 패턴이 형성된 기판(30) 상에 SiO2 등과 같은 무기 절연 물질로 게이트 절연막(60)과, 액티브층(70) 및 오믹 콘택층(75)을 형성한다.
액티브층(70) 및 오믹 콘택층(75)은 게이트 절연막(60) 상에 아몰퍼스실리콘을 증착한 후 그 아몰퍼스실리콘을 레이저로 결정화하여 폴리실리콘이 되게 한 다음, 그 폴리실리콘을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
그런 다음, 마스크를 이용하여 액티브층(70) 및 오믹 콘택층(75)에 n형 또는 p형 불순물을 주입하여 게이트 전극(80)과 비중첩된 액티브층(70)의 소스 영역(70S) 및 드레인 영역(70D)이 형성된다. 이러한 액티브층(70)의 소스 및 드레인 영역(70S,70D)은 게이트 전극(80)과 중첩되는 채널 영역(70C)을 사이에 두고 마주하게 된다. 이때, 소스 영역(70S) 및 채널 영역(70C)과, 드레인 영역(70D) 및 채널 영역(70C) 사이에는 소스 영역(70S) 및 드레인 영역(70D)에 비해 불순물 주입량이 적은 엘디디(LDD) 영역이 형성될 수도 있다.
도 9c를 참조하면, 액티브층(70) 상에 데이터 라인(160), 소스 전극(110) 및 드레인 전극(120)을 포함하는 데이터 패턴이 형성된다.
데이터 라인(160), 드레인 전극(120) 및 소스 전극(110)을 포함하는 데이터 패턴은 액티브층(70) 상에 소스 및 드레인 금속층을 형성한 후, 그 소스 및 드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
구체적으로, 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타늄-나이트라이드(TiN) 등으로 형성한다. 그런 다음, 사진식각공정을 통해 데이터 패턴을 형성한다.
도 9d를 참조하면, 데이터 라인(160), 드레인 전극(120) 및 소스 전극(110)을 포함하는 데이터 패턴 표면을 C+ 이온을 사용하여 임플란팅 한다.
이하, 이온 처리 방법은 도 4 내지 도 6에 도시된 제1 실시예에서와 동일하므로 상세한 설명은 생략하기로 한다.
도 9e를 참조하면, 데이터 패턴이 형성된 게이트 절연막(60) 및 액티브층(70) 상에 보호막(130)이 형성되고, 보호막(130)에는 드레인 전극(120) 일부를 노출시키는 화소 콘택홀(145)이 형성된다.
보호막(130)은 데이터 패턴이 형성된 게이트 절연막(60) 및 액티브층(70) 상에 포토 아크릴 등과 같은 유기 절연 물질이 전면 증착되어 형성된다. 유기 보호막(130)은 데이터 패턴으로 형성된 금속층과 접착력이 좋지 않아 보호막(130) 들뜸 불량이 발생할 수 있는데, 데이터 패턴 또는 데이터 패턴 및 나머지 영역인 게이트 절연막(60)의 표면을 탄소 이온(C+)으로 임플란팅하여 거칠기가 증가되어 접착력이 향상된다. 또한 소수성이 증가되어 에천트의 영향을 배제할 수 있게 된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 보호막(130)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(120)을 노출시킨다.
도 9f를 참조하면, 보호막(130) 상에 화소 전극(140)을 포함하는 화소 전극 패턴이 형성된다.
화소 전극(140)을 포함하는 화소 전극 패턴은 보호막(130) 상에 인듐 주석 산화물(Induim Tin Oxide; ITO), 인듐 아연 산화물(Induim Zinc Oxide; IZO), 인듐 주석 아연 산화물(ITZO) 등의 투명 도전막을 증착한 후, 그 투명 도전막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 이의 제조 방법은 데이터 패턴을 이온 처리하여 에천트의 영향을 배제할 수 있고, 후속 공정으로 형성되는 보호막과의 접착력을 향상시킬 수 있다.
또한, 데이터 패턴 및 나머지 영역인 층간 절연막의 표면도 이온 처리하여 후속 공정으로 형성된 보호막과의 접착력을 한층 더 향상시킬 수 있다.
따라서, 종래의 데이터 패턴과 보호막 사이에 패시베이션층을 형성한 경우보다 공정 과정이 단순해지고, 박형화가 가능한 장점이 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.

Claims (22)

  1. 반도체로 형성된 채널 영역과 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층;
    상기 액티브층 상에 형성되며 표면이 소수성과 거칠기를 증가시키기 위해 이온 처리된 소스 및 드레인 전극을 포함하는 데이터 패턴;
    상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막; 및
    상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 액티브층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 게이트 패턴; 및
    상기 게이트 패턴 상에 형성되며 상기 소스 및 드레인 영역 일부를 노출시키는 제1 및 제2 콘택홀을 가지는 층간 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴과 상기 액티브층 사이에 형성된 게이트 절연막; 및
    상기 액티브층 상에 채널 영역을 노출시키며 불순물 도핑된 폴리실리콘으로 형성된 오믹 콘택층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 보호막은 유기 보호막인 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 데이터 패턴은 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타늄-나이트라이드(TiN) 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 데이터 패턴은 표면이 탄소 이온에 의해 임플란팅 되어 소수성 및 거칠기가 증가된 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 2 항에 있어서,
    상기 층간 절연막은 표면이 임플란팅 처리된 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 층간 절연막은 표면이 탄소 이온에 의해 임플란팅 되어 소수성 및 거칠기가 증가된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 기판 상에 반도체로 형성된 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 가지는 액티브층;
    상기 액티브층을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴 상에 형성되며 상기 소스 영역 일부를 노출시키는 제1 콘택홀 및 상기 드레인 영역 일부를 노출시키는 제2 콘택홀을 가지는 층간 절연막;
    상기 층간 절연막 상에 형성되며 상기 제1 콘택홀을 통해 상기 소스 영역과 접속되는 소스 전극 및 상기 제2 콘택홀을 통해 상기 드레인 영역과 접속되는 드레인 전극을 포함하며, 표면이 이온 처리된 데이터 패턴;
    상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막; 및
    상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 게이트 패턴은
    상기 게이트 라인과 나란하게 형성된 스토리지 라인; 및
    상기 스토리지 라인과 접속되며 상기 드레인 전극 또는 상기 화소 전극의 일부와 중첩되는 스토리지 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 기판 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 반도체로 형성된 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 가지는 액티브층;
    상기 액티브층 상에 채널 영역을 노출시키며 불순물 도핑된 폴리실리콘으로 형성된 오믹 콘택층;
    상기 오믹 콘택층 상에 각각 형성된 소스 전극 및 드레인 전극을 포함하며 표면이 이온 처리된 데이터 패턴;
    상기 데이터 패턴 상에 형성되며 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막; 및
    상기 보호막 상에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 박막 트랜지스터 기판.
  12. 반도체로 형성된 채널 영역과 불순물이 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계;
    상기 액티브층 상에 소스 전극 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계;
    상기 데이터 패턴 표면의 소수성과 거칠기를 증가시키기 위해 이온 처리하는 단계;
    상기 데이터 패턴 상에 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 가지는 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 액티브층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 상에 상기 소스 및 드레인 영역 일부를 노출시키는 제1 및 제2 콘택홀을 가지는 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 12 항에 있어서,
    게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴과 상기 액티브층 사이에 게이트 절연막을 형성하는 단계; 및
    상기 액티브층 상에 오믹 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 12 항에 있어서,
    상기 보호막은 유기 보호막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 12 항에 있어서,
    상기 데이터 패턴은 몰리브덴-텅스텐(MoW), 몰리브덴(Mo), 티타늄(Ti), 티타늄-나이트라이드(TiN) 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제 12 항에 있어서,
    상기 이온 처리는 탄소 이온에 의한 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 12 항에 있어서,
    상기 이온 처리는 상기 데이터 패턴이 형성된 부분에만 선택적으로 임플란팅되게 하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제 12 항에 있어서,
    상기 이온 처리는 상기 데이터 패턴 및 상기 층간 절연막 전면이 임플란팅되게 하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 기판 상에 반도체로 형성되는 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계;
    상기 액티브층을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 라인, 상기 게이트 라인과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 상에 상기 소스 영역 일부를 노출시키는 제1 콘택홀 및 상기 드레인 영역 일부를 노출시키는 제2 콘택홀을 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 제1 콘택홀을 통해 상기 소스 영역과 접속되는 소스 전극 및 상기 제2 콘택홀을 통해 상기 드레인 영역과 접속되는 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계;
    상기 데이터 패턴 표면을 이온 처리하는 단계;
    상기 데이터 패턴 상에 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  21. 제 20 항에 있어서,
    상기 게이트 패턴을 형성하는 단계에서는,
    상기 게이트 라인과 나란하게 형성되는 스토리지 라인, 상기 스토리지 라인과 접속되며 상기 드레인 전극 또는 상기 화소 전극의 일부와 중첩되는 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  22. 기판 상에 게이트 라인, 상기 게이트 라인과 접속되는 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체로 형성되는 채널 영역과 상기 채널 영역 양측에 불순물 도핑된 소스 및 드레인 영역을 포함하는 액티브층을 형성하는 단계;
    상기 액티브층 상에 오믹 콘택층을 형성하는 단계;
    상기 오믹 콘택층 상에 상기 소스 영역 및 상기 드레인 영역과 각각 접속되는 소스 전극 및 드레인 전극을 포함하는 데이터 패턴을 형성하는 단계;
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    상기 데이터 패턴 상에 상기 드레인 전극 일부를 노출시키는 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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