JP6104391B2 - バッファ回路 - Google Patents
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Description
本発明の実施の形態を説明する前に、本発明の前提技術となるバッファ回路400,500について図7〜図9を用いて説明する。図7は、一般的なバッファ回路400の回路図である。図7において、スイッチング素子1(例えば、絶縁ゲート型バイポーラトランジスタ(IGBT))をターンオンするドライブ用トランジスタ4と、スイッチング素子1をターンオフするシンク用トランジスタ5は、コンプリメンタリ・ペアである。ドライブ用トランジスタ4とシンク用トランジスタ5は例えば、それぞれNPNバイポーラトランジスタとPNPバイポーラトランジスタである。
<構成>
図1は、本実施の形態におけるバッファ回路100の回路図である。バッファ回路100が、前提技術において説明したバッファ回路500(図8)と異なる点は、ドライブ側素子とシンク側素子をさらに備える点である。ドライブ側素子の一端はドライブ用トランジスタ4のベースに接続されており、シンク側素子の一端はシンク用トランジスタ5のベースに接続されている。
図2は、本実施の形態におけるバッファ回路100のスイッチング動作のシミュレーション結果を示す図である。図2(a)は、VBとVGの時間変化を示す図である。図2(b)は、VBE_d、VBE_sおよびVINの時間変化を示す図である。
本実施の形態におけるバッファ回路100は、スイッチング素子1のターンオンおよびターンオフを行うバッファ回路100であって、スイッチング素子1をターンオンするドライブ用トランジスタ4と、ドライブ用トランジスタ4とコンプリメンタリ・ペアであり、スイッチング素子1をターンオフするシンク用トランジスタ5と、を備え、ドライブ用トランジスタ4のベースおよびシンク用トランジスタ5のベースには、制御回路8の出力端子から出力される制御信号が入力されており、ドライブ用トランジスタ4のベースに一端が接続されたドライブ側素子と、シンク用トランジスタ5のベースに一端が接続されたシンク側素子と、をさらに備え、ドライブ側素子およびシンク側素子は、それぞれの他端であるアノードおよびカソードが制御回路8の出力端子に接続されたドライブ側ダイオード6およびシンク側ダイオード7であるか、もしくは、それぞれの他端が、ドライブ用トランジスタ4およびシンク用トランジスタ5のエミッタに接続されたドライブ側コンデンサ12およびシンク側コンデンサ13である。
<構成>
図3は、本実施の形態におけるバッファ回路200の回路図である。バッファ回路200が、実施の形態1で述べたバッファ回路100(図1)と異なる点は、抵抗素子9をさらに備える点である。抵抗素子9は、制御回路8の出力端子とスイッチング素子1のゲートとの間に接続される。その他の構成は、実施の形態1(図1)と同じであるため、説明を省略する。
実施の形態1におけるバッファ回路100においては、スイッチング素子1のオン状態において、スイッチング素子1のゲート電圧(VG)が、制御回路8の出力端子の電圧(VB)から、ドライブ側ダイオード6の順電圧(VD_d)とドライブ用トランジスタ4のベース・エミッタ間の順電圧(VBE_d)の分だけ降下した電圧までしか上昇できなかった。例えば、VBを0V(ローレベル)〜15V(ハイレベル)の範囲のパルスとし、VD_dを約0.7Vとし、VBE_dを約0.7Vとすると、VGの最大電圧はおよそ13.6V(=15V−0.7V−0.7V)となる。
本実施の形態におけるバッファ回路200は、ドライブ側素子およびシンク側素子がドライブ側ダイオード6およびシンク側ダイオード7である場合、制御回路8の出力端子とスイッチング素子1のゲートとの間に接続された抵抗素子9をさらに備える。
<構成>
図5は、本実施の形態におけるバッファ回路300の回路図である。バッファ回路300が、前提技術において説明したバッファ回路500(図8)と異なる点は、ドライブ側素子とシンク側素子をさらに備える点である。ドライブ側素子の一端はドライブ用トランジスタ4のベースに接続されており、シンク側素子の一端はシンク用トランジスタ5のベースに接続されている。
図6は、本実施の形態におけるバッファ回路300のスイッチング動作のシミュレーション結果を示す図である。図5(a)は、VBとVGの時間変化を示す図である。図6(b)は、VBE_d、VBE_sおよびVINの時間変化を示す図である。
本実施の形態におけるバッファ回路300は、スイッチング素子1のターンオンおよびターンオフを行うバッファ回路300であって、スイッチング素子1をターンオンするドライブ用トランジスタ4と、ドライブ用トランジスタ4とコンプリメンタリ・ペアであり、スイッチング素子1をターンオフするシンク用トランジスタ5と、を備え、ドライブ用トランジスタ4のベースおよびシンク用トランジスタ5のベースには、制御回路8の出力端子から出力される制御信号が入力されており、ドライブ用トランジスタ4のベースに一端が接続されたドライブ側素子と、シンク用トランジスタ5のベースに一端が接続されたシンク側素子と、をさらに備え、ドライブ側素子およびシンク側素子は、それぞれの他端であるカソードおよびアノードが制御回路8の出力端子に接続されたドライブ側ダイオード6およびシンク側ダイオード7であるか、もしくは、それぞれの他端が、ドライブ用トランジスタ4およびシンク用トランジスタ5のエミッタに接続されたドライブ側コンデンサ12およびシンク側コンデンサ13である。
Claims (4)
- スイッチング素子(1)のターンオンおよびターンオフを行うバッファ回路(300)であって、
前記スイッチング素子(1)をターンオンするドライブ用トランジスタ(4)と、
前記ドライブ用トランジスタ(4)とコンプリメンタリ・ペアであり、前記スイッチング素子(1)をターンオフするシンク用トランジスタ(5)と、
を備え、
前記ドライブ用トランジスタ(4)のベースおよび前記シンク用トランジスタ(5)のベースには、制御回路(8)の出力端子から出力される制御信号が入力されており、
前記ドライブ用トランジスタ(4)のベースに一端が接続されたドライブ側素子と、
前記シンク用トランジスタ(5)のベースに一端が接続されたシンク側素子と、
をさらに備え、
前記ドライブ側素子および前記シンク側素子は、それぞれの他端が、前記ドライブ用トランジスタ(4)および前記シンク用トランジスタ(5)のエミッタに接続されたドライブ側コンデンサ(12)およびシンク側コンデンサ(13)である、
バッファ回路(300)。 - カソードが前記ドライブ用トランジスタ(4)のベースに接続され、アノードが前記制御回路(8)の前記出力端子に接続されたドライブ側ダイオード(6)と、
アノードが前記シンク用トランジスタ(5)のベースに接続され、カソードが前記制御回路(8)の前記出力端子に接続されたシンク側ダイオード(7)と、
をさらに備える、
請求項1に記載のバッファ回路。 - 前記制御回路(8)の前記出力端子と前記スイッチング素子(1)のゲートとの間に接続された抵抗素子(9)をさらに備える、
請求項2に記載のバッファ回路。 - 前記ドライブ用トランジスタ(4)のベースとエミッタの間に配置され、かつ、前記ドライブ側コンデンサ(12)と直列接続された抵抗素子(14)と、
前記シンク用トランジスタ(5)のベースとエミッタの間に配置され、かつ、前記シンク側コンデンサ(13)と直列接続された抵抗素子(15)と、
をさらに備える、
請求項1から請求項3のいずれか一項に記載のバッファ回路(300)。
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