JP6096641B2 - 配線基板の製造方法 - Google Patents
配線基板の製造方法 Download PDFInfo
- Publication number
- JP6096641B2 JP6096641B2 JP2013226099A JP2013226099A JP6096641B2 JP 6096641 B2 JP6096641 B2 JP 6096641B2 JP 2013226099 A JP2013226099 A JP 2013226099A JP 2013226099 A JP2013226099 A JP 2013226099A JP 6096641 B2 JP6096641 B2 JP 6096641B2
- Authority
- JP
- Japan
- Prior art keywords
- plating
- formation region
- layer
- conductive layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
配線導体2は、銅箔や銅めっき等の銅により形成されている。また、ソルダーレジスト層3は、アクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂を硬化させた電気絶縁材料から成る。そして、電解めっき層4は、例えば電解ニッケルめっき層と電解金めっき層とが順次被着されて成る。
このようなめっきレジスト層R2は、感光性を有する樹脂フィルムを絶縁基板1上に真空プレス機を用いて貼着した後、所定のパターンを有するように露光および現像処理することにより形成される。
電解めっき層4は、例えば電解ニッケルめっきと電解金めっきとを順次析出することで形成される。電解めっき層4の厚みは、およそ1〜3μm程度である。
ソルダーレジスト層3は、例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含有する電気絶縁材料から成る樹脂ペーストまたはフィルムを絶縁基板1の上に塗布または貼着して熱硬化させることにより形成される。
2 配線導体
4 電解めっき層
7 導通層
A 配線基板
M1 めっき形成領域
M2 めっき非形成領域
R1 エッチングレジスト
R2 めっきレジスト
Claims (2)
- 電解めっき層が被着されるめっき形成領域と、前記電解めっき層が被着されないめっき非形成領域とを有しており、それぞれが電気的に独立した複数の配線導体を絶縁基板の上面に形成する第1の工程と、
前記絶縁基板上の全面に前記配線導体同士を電気的に接続させる薄膜の導通層を被着する第2の工程と、
前記絶縁基板上に前記めっき形成領域および該めっき形成領域周囲の前記導通層を露出させるとともに残部を被覆するエッチングレジストを形成する第3の工程と、
前記エッチングレジストから露出する前記導通層をエッチング除去することにより前記複数の配線導体を前記導通層で電気的に共通に接続した状態で前記めっき形成領域およびその周囲の前記絶縁基板を露出させる第4の工程と、
前記エッチングレジストを除去した後、前記絶縁基板上に、前記めっき形成領域を露出させるとともに前記めっき非形成領域を被覆するめっきレジストを形成する第5の工程と、
前記めっき形成領域に、前記導通層を給電経路として前記電解めっき層を被着する第6の工程とを順次行う配線基板の製造方法であって、
前記第3の工程において、一部の前記配線導体は、前記エッチングレジストにより被覆される長さが50μm以下であり、前記第5の工程において、前記一部の配線導体のめっき形成領域に隣接する前記導通層を前記めっきレジストから部分的に露出させ、前記第6の工程において、前記露出させた導通層から前記一部の配線導体のめっき形成領域にかけて前記電解めっき層を被着することを特徴とする配線基板の製造方法。 - 前記電解めっき層は、順次被着された電解ニッケルめっき層と電解金めっき層とから成ることを特徴とする請求項1に記載の配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013226099A JP6096641B2 (ja) | 2013-10-31 | 2013-10-31 | 配線基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013226099A JP6096641B2 (ja) | 2013-10-31 | 2013-10-31 | 配線基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015088628A JP2015088628A (ja) | 2015-05-07 |
JP6096641B2 true JP6096641B2 (ja) | 2017-03-15 |
Family
ID=53051104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013226099A Expired - Fee Related JP6096641B2 (ja) | 2013-10-31 | 2013-10-31 | 配線基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6096641B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW583348B (en) * | 2001-06-19 | 2004-04-11 | Phoenix Prec Technology Corp | A method for electroplating Ni/Au layer substrate without using electroplating wire |
JP3357875B1 (ja) * | 2001-06-29 | 2002-12-16 | 株式会社リョウワ | 電解メッキ方法及びプリント配線基板の製造方法 |
JP2007095743A (ja) * | 2005-09-27 | 2007-04-12 | Matsushita Electric Works Ltd | 貫通孔配線及びその製造方法 |
KR100732385B1 (ko) * | 2006-06-02 | 2007-06-27 | 삼성전기주식회사 | 패키지 기판 제조 방법 |
-
2013
- 2013-10-31 JP JP2013226099A patent/JP6096641B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015088628A (ja) | 2015-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9357647B2 (en) | Packaging substrate, method for manufacturing same, and chip packaging body having same | |
JP2018125414A (ja) | インダクタ装置及びその製造方法 | |
JP2006287034A (ja) | 電解めっきを利用した配線基板の製造方法 | |
JP6084283B2 (ja) | 部品内蔵基板及びその製造方法 | |
KR20140098675A (ko) | 배선 기판 및 그 제조 방법 | |
JP2015050309A (ja) | 配線基板の製造方法 | |
CN105321896B (zh) | 嵌入式芯片封装技术 | |
JP6258810B2 (ja) | 配線基板の製造方法 | |
JP4863076B2 (ja) | 配線基板及びその製造方法 | |
JP6096641B2 (ja) | 配線基板の製造方法 | |
JP6058988B2 (ja) | 配線基板の製造方法 | |
TW201722224A (zh) | 印刷電路板及其製作方法 | |
KR20150014385A (ko) | 배선 기판의 제조 방법 | |
JP2015204379A (ja) | プリント配線板 | |
JP6219787B2 (ja) | 配線基板の製造方法 | |
JP5890978B2 (ja) | 配線基板の製造方法 | |
JP2015070105A (ja) | 配線基板の製造方法 | |
JP5409480B2 (ja) | 配線基板の製造方法 | |
JP5997197B2 (ja) | 配線基板 | |
KR102222605B1 (ko) | 인쇄회로기판 및 이의 제조방법 | |
TWI496243B (zh) | 元件內埋式半導體封裝件的製作方法 | |
JP2013045959A (ja) | 配線基板の製造方法 | |
JP2016051828A (ja) | 配線基板およびその製造方法 | |
JP2013153055A (ja) | 配線基板の製造方法 | |
JP5121857B2 (ja) | 基板およびその製造方法、回路装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160128 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20160401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170216 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6096641 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |