JP6082284B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、配線基板及びその製造方法に関する。
従来、半導体チップなどを実装するための配線基板がある。そのような配線基板として、厚み方向に貫通する多数の貫通導体が形成された多孔質酸化アルミニウム基板を使用する技術が開発されている。
この技術では、貫通導体が形成された酸化アルミニウム基板の両面に、選択された複数の貫通導体に接続される配線を形成することに基づいて、上下側が導通する配線基板が構築される。
特開2004−273480号公報 特開2009−147241号公報
多孔質酸化アルミニウム基板から形成された配線基板に半導体チップをフリップチップ接続する際に、酸化アルミニウム基板と半導体チップとの間の熱膨張係数の差によって熱応力が発生する。このため、配線基板に半導体チップを信頼性よく実装することが困難になる場合がある。
電子部品を実装する際に応力を緩和できる構造の配線基板及びその製造方法を提供することを目的とする。
以下の開示の一観点によれば、厚み方向に貫通する複数の貫通導体が設けられた酸化アルミニウム基板と、前記酸化アルミニウム基板の一方の面に配置された第1接続パッドと、前記酸化アルミニウム基板の他方の面に、前記第1接続パッドに対応して配置された第2接続パッドと、前記第1接続パッドを取り囲んで配置された第1金属層と、前記第1金属層に対応して配置され、前記第2接続パッドを取り囲む第2金属層と、前記第1接続パッドと前記第2接続パッドとを接続すると共に、前記第1金属層と前記第2金属層とを接続する前記複数の貫通導体と、前記第1接続パッドと前記第1金属層との間の部分の前記酸化アルミニウム基板の上に配置された絶縁層と、平面視で前記絶縁層と重なる領域の前記酸化アルミニウム基板の部分に貫通して形成された開口部と、前記酸化アルミニウム基板の開口部に充填された弾性体とを有し、前記第1接続パッド、前記第2接続パッド、前記第1金属層、及び前記第2金属層に、前記複数の貫通導体がそれぞれ接続されている配線基板が提供される。
また、その開示の他の観点によれば、複数のスルーホールを備えた酸化アルミニウム基板を用意する工程と、前記酸化アルミニウム基板の上に環状パターンの絶縁層を形成する工程と、前記酸化アルミニウム基板及び前記絶縁層の上にシード金属層を形成する工程と、前記シード金属層を給電経路とする電解めっきにより、前記酸化アルミニウム基板のスルーホールに貫通導体を充填する工程と、前記絶縁層の下の前記酸化アルミニウム基板を除去して開口部を形成する工程と、前記酸化アルミニウム基板の開口部に弾性体を充填する工程とを有する配線基板の製造方法が提供される。
以下の開示によれば、配線基板では、絶縁基板の両面側の対応する位置に接続パッドがそれぞれ配置されている。両面側の接続パッドは、絶縁基板に形成された複数の貫通導体によって相互接続されている。さらに、接続パッドの周りの部分の絶縁基板に、その厚み方向に貫通するように弾性体が一体的に形成されている。
これにより、半導体チップをリフロー加熱してフリップチップ接続する際などに熱応力が発生するとしても、弾性体の作用によって応力を吸収して緩和することができる。
また、両面側の接続パッドを複数の貫通導体を接続した垂直接続配線の周囲に弾性体を配置した同軸構造を採用するため、接続パッドが狭ピッチ化される場合であっても、高周波回路でのクロストークを低減することができる。
さらに、一方の接続パッドとなるシード金属層を使用して電解めっきによって貫通導体と同時に他方の接続パッドを自己整合的に形成するため、両面側の接続パッドの位置ずれが生じない構造となる。
図1(a)〜(c)は実施形態の配線基板の製造方法を示す断面図及び平面図(その1)である。 図2(a)〜(d)は実施形態の配線基板の製造方法を示す断面図及び平面図(その2)である。 図3(a)〜(c)は実施形態の配線基板の製造方法を示す断面図(その3)である。 図4(a)〜(c)は実施形態の配線基板の製造方法を示す断面図(その4)である。 図5は実施形態の配線基板を示す断面図である。 図6(a)及び(b)は実施形態の配線基板を示す断面斜視図及び断面図である。 図7(a)〜(d)は実施形態の配線基板の製造方法において電源プレーンとグランドプレーンとを分離して形成する方法を示す断面図(その1)である。 図8(a)〜(d)は実施形態の配線基板の製造方法において電源プレーンとグランドプレーンとを分離して形成する方法を示す断面図(その2)である。 図9は実施形態の変形例の配線基板を示す断面図である。 図10は実施形態の配線基板に半導体チップをフリップチップ接続した様子を示す断面図である。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図1〜図4は実施形態の配線基板の製造方法を示す図、図5及び図6は実施形態の配線基板を示す図である。以下、配線基板の製造方法を説明しながら配線基板の構造を説明する。
実施形態の配線基板の製造方法では、図1(a)に示すように、まず、アルミニウム(Al)基板10aを用意する。次いで、図1(b)に示すように、シュウ酸溶液などを処理浴として用いて、アルミニウム基板10aを陽極として電気分解することにより、アルミニウム基板10aを電気化学的に酸化させて酸化アルミニウム基板10を得る。
このとき、酸化アルミニウム基板10の表面から厚み方向に向かって多数の微細なホールHが同時に形成される。また、酸化アルミニウム基板10の下側には陽極酸化されていない薄膜のアルミニウム部10bが残された状態となる。
続いて、図1(c)に示すように、酸化アルミニウム基板10の下側に残されたアルミニウム部10bをエッチングにより除去する。これにより、上面から下面まで貫通する多数のスルーホールTHが横方向に並んで設けられた酸化アルミニウム基板10が得られる。
図1(c)の部分平面図に示すように、多数のスルーホールTHは酸化アルミニウム基板10を介して相互に分離された状態で基板方向に並んで配置される。
好適な例としては、酸化アルミニウム基板10の厚みは70〜120μm程度に設定され、スルーホールTHの径は60〜200nmに設定され、スルーホールTHのピッチは100〜300nmに設定される。
なお、図1(b)の陽極酸化工程において、アルミニウム基板10aの下面に保護金属層(不図示)を形成した状態で、アルミニウム基板10aを陽極酸化してもよい。この場合、アルミニウム基板10aの下面により近い部分まで陽極酸化することができる。そして、保護金属層及びアルミニウム部10bがエッチングにより除去される。
多数のスルーホールが設けられた絶縁基板として、スルーホールTHが設けられた多孔質の酸化アルミニウム基板10を例示するが、チタン(Ti)基板を陽極酸化して多数のスルーホールが設けられた多孔質の酸化チタン基板を使用してもよい。あるいは、セラミックスなどの絶縁基板にレーザなどで多数のスルーホールを形成してもよい。
次いで、図2(a)に示すように、多数のスルーホールTHが設けられた酸化アルミニウム基板10の上に、永久レジスト層12をフォトリソグラフィに基づいて形成する。永久レジスト層12は完全に硬化しており、最終的に配線基板に絶縁層として残される。
図2(b)は図2(a)の断面図を平面からみた部分縮小平面図である。図2(a)は図2(b)のI−Iに沿った拡大断面図に相当する。図2(b)では、酸化アルミニウム基板10のスルーホールTHが省略されている。
図2(b)に示すように、永久レジスト層12は環状パターンで形成され、内部に開口部が配置されている。永久レジスト層12の開口部が、接続パッドが配置される領域として画定される。永久レジスト層12の厚みは、例えば、10μm〜20μmに設定される。
環状パターンは、円形又は四角形などであり、一領域を囲む形状であればよい。絶縁層として永久レジスト層12を例示するが、各種の絶縁材料を使用することができる。
続いて、図2(c)に示すように、酸化アルミニウム基板10及び永久レジスト層12の上に下地金属層22をスパッタ法により形成する。下地金属層22は銅などから形成され、その厚みは0.5μm〜1μmに設定される。
その後に、図2(d)に示すように、下地金属層22をめっき給電経路に利用する電解めっきにより、下地金属層22の上に銅などからなる金属めっき層24を形成する。電解めっき条件を調整することにより、金属めっき層24は永久レジスト層12の段差を埋め込み、その上面が全体にわたって平坦になって形成される。
この工程で使用される電解めっき液には、凹部で金属析出を促進させる促進剤と、凸部での金属析出を阻害する阻害剤が含まれている。これにより、永久レジスト層12の段差を有する酸化アルミニウム基板10の上に上面が平坦な金属めっき層24を形成することができる。
そのような電解めっきの条件としては、一般的なビルドアップ配線のスルーホールやビアホールを金属めっき層で埋め込む条件を採用することができる。
金属めっき層24は、永久レジスト層12を埋め込んで形成する必要があるので、酸化アルミニウム基板10の上面から25μm〜30μm程度の厚みで形成される。
このようにして、酸化アルミニウム基板10及び永久レジスト層12の上に、下地金属層22及び金属めっき層24から形成されて上面が平坦なシード金属層20が得られる。
図2(d)の例では、接続パッドが配置される領域R1と、接続パッドを取り囲む金属層が配置される領域R2に画定されている。接続パッドが配置される領域R1は、環状の永久レジスト層12の内側領域である。また、金属層が配置される領域R2は、環状の永久レジスト層12の外側領域である。
次いで、図3(a)に示すように、シード金属層20をめっき給電経路に利用する電解めっきにより、酸化アルミニウム基板10のスルーホールTHに銅などからなる貫通導体TCを充填して形成する。
このとき、シード金属層20が配置された部分のスルーホールTH内にシード金属層20側から下側開口端に向けて金属めっきが順に施されて、その領域のスルーホールTHに貫通導体TCが充填される。
さらに、図3(b)に示すように、貫通導体TCを形成した後に連続して電解めっきを行うことにより、酸化アルミニウム基板10の下面に複数の貫通導体TCに繋がる金属めっき層を形成する。
これにより、接続パッドが配置される領域R1では、複数の貫通導体TCに繋がる第2接続パッドP2が酸化アルミニウム基板10の下面に形成される。また、金属層が配置される領域R2では、複数の貫通導体TCに繋がる第2金属層52が酸化アルミニウム基板10の下面に形成される。第2接続パッドP2及び第2金属層52は、酸化アルミニウム基板10の下面から下側に突出して形成される。
一方、永久レジスト層12が配置された部分のスルーホールTH内には給電されないため金属めっきが施されず、その領域のスルーホールTHは空洞のままの状態となる。
このように、シード金属層20が配置された部分の酸化アルミニウム基板10では、電解めっきによって複数の貫通導体TCとそれらに繋がる第2接続パッドP2及び第2金属層52が自己整合的に形成される。
そして、後述するように、シード金属層20が厚みの途中まで除去されて、領域R1にシード金属層20から形成される第1接続パッドP1が配置され、領域R2にシード金属層20から形成される第1金属層50が配置される。
このため、接続パッドが配置される領域R1では、第2接続パッドP2は第1接続パッドP1に対応する位置に自己整合的に配置されるため、第1接続パッドP1及び第2接続パッドP2が位置ずれして配置されるおそれがない。また、金属層が配置される領域R2においても、同様に、第2金属層52は第1金属層50に対応する位置に自己整合的に形成される。
多孔質の酸化アルミニウム基板10を使用することにより、貫通導体TCの密度は、4×106本/mm2〜1×1010本/mm2の範囲で形成される。
次いで、図3(c)に示すように、水酸化ナトリウム(NaOH)水溶液などの強塩基性溶液をエッチャントとして使用するウェットエッチングにより、貫通導体TCが形成されていない領域の酸化アルミニウム基板10aを除去する。
これより、環状の永久レジスト層12に対応する部分の酸化アルミニウム基板10に開口部10xが形成される。酸化アルミニウム基板10の開口部10xは、平面視すると第2接続パッドP2の周囲に環状に形成される。
このとき、開口部10xの側面では、複数の貫通導体TCの間に酸化アルミニウム基板10が配置された状態となっている。貫通導体TC同士の間隔は40nm程度とかなり微細なため、開口部10xの側面の酸化アルミニウム基板10は濡れ性が悪く、エッチャントが供給されない。
これにより、開口部10xの側面に貫通導体TCが露出した時点で酸化アルミニウム基板10のエッチング速度が基板の厚み方向に比べて非常に遅くなる。よって、基板の厚み方向のエッチングが完了した段階でも基板の平面方向のエッチングは進行せず、貫通導体TCの間に酸化アルミニウム基板10が残される。
次いで、図4(a)に示すように、熱硬化性の樹脂フィルム40aを用意し、酸化アルミニウム基板10の開口部10x内に樹脂フィルム40aを押圧部材42で押し込む。この処理は、真空状態の処理室で180℃〜200℃の温度で加熱しながら行われる。
これにより、図4(b)に示すように、樹脂フィルム40aが流動して酸化アルミニウム基板10の開口部10x内に樹脂が充填されて弾性体40が形成される。
他の方法としては、弾性体として機能する熱硬化性の液状樹脂をディスペンサなどにより酸化アルミニウム基板10の開口部10xに充填して弾性体40を得てもよい。
熱硬化性の樹脂の好適な例としては、シリコーン樹脂又はオレフィン樹脂などがあり、それらの弾性率は0.2MPa〜100MPaである。
あるいは、熱硬化性の樹脂の他に、弾性体として機能する熱可塑性の樹脂を使用してもよい。熱可塑性の樹脂の好適な例としては、弾性率が60MPa程度のポリアミド樹脂などが使用される。
以上の樹脂材料の他に、弾性率が100MPa以下の低弾性率の材料であれば弾性体として使用することができる。弾性体40として、ゴム材料を使用してもよい。
その後に、同じく図4(b)に示すように、酸化アルミニウム基板10の下面に薄膜の樹脂(不図示)が付着して残る場合は、ドライエッチング装置を使用する酸素(O2)プラズマにより樹脂を除去して第2接続パッドP2及び第2金属層52の下面を露出させる。
酸化アルミニウム基板10の下面に樹脂が残らないようにする場合は、酸素プラズマの処理は省略される。
次いで、図4(c)及び図5に示すように、シード金属層20を厚みの途中までウェットエッチングすることにより、永久レジスト層12の上面を露出させる。
シード金属層20が銅から形成される場合は、エッチャントとして塩化第二銅水溶液又は塩化第二鉄水溶液などが使用される。
シード金属層20の上面は全体にわたって平坦であるため、永久レジスト層12の上面が露出するまでシード金属層20をハーフエッチングすることにより、永久レジスト層12の間の凹領域にシード金属層20が残される。
ウェットエッチングの代わりに、CMP(Chemical Mechanical Polishing)などの研磨によってシード金属層20を削ることにより、永久レジスト層12の上面を露出させてもよい。永久レジスト層12の上面が露出するまでシード金属層20を各種の方法で除去すればよい。
このようにして、図5に示すように、環状の永久レジスト層12の内側にシード金属層20から形成された第1接続パッドP1が配置される。また同時に、環状の永久レジスト層12の外側にシード金属層20から形成された第1金属層50が配置される。第1接続パッドP1と第1金属層50とは、環状の永久レジスト層12を介して分離されて電気的に絶縁されている。
なお、前述した形態では、酸化アルミニウム基板10の開口部10xに弾性体40を充填して十分な基板強度を得た後に、シード金属層20を永久レジスト層12が露出するまで除去している。
この他に、特に問題がなければ、図3(b)の貫通導体TCを形成する工程の後、又は、図3(c)の開口部10xを形成する工程の後に、シード金属層20を厚みの途中まで除去してもよい。
以上により、図5に示すように、実施形態の配線基板1が得られる。
まず、図5を参照しながら、実施形態の配線基板1の基本構造について説明する。図5に示すように、実施形態の配線基板1では、酸化アルミニウム基板10の一方の面に第1接続パッドP1が配置されている。
また、酸化アルミニウム基板10の他方の面に第1接続パッドP1に対応して第2接続パッドP2が配置されている。第1接続パッドP1及び第2接続パッドP2は、酸化アルミニウム基板10に形成された複数の貫通導体TCによって相互接続されている。
また、酸化アルミニウム基板10の一方に面に第1接続パッドP1を取り囲むように第1金属層50が配置されている。さらに、酸化アルミニウム基板10の他方の面に、第1金属層50に対応して、第2接続パッドP2を取り囲むように第2金属層52が配置されている。
両面側の第1金属層50及び第2金属層52は、酸化アルミニウム基板10に形成された複数の貫通導体TCによって相互接続されている。
第1接続パッドP1と第1金属層50との間の環状部分の酸化アルミニウム基板10に、厚み方向に貫通する弾性体40が一体的に形成されている。また、第1接続パッドP1と第1金属層50との間の環状領域の酸化アルミニウム基板10の上に永久レジスト層12が配置されている。
次に、図6(a)及び(b)を参照して、図5の第1、第2金属層50,52が分離されて、電源プレーン及びグランドプレーンが形成された形態を説明しながらさらに詳しく説明する。本実施形態では、電源パターン及びグランドパターンとして、電源プレーン及びグランドプレーンを例示する。
図6(a)は実施形態の配線基板の断面を斜視的にみた断面斜視図であり、図6(b)は図6(a)のII−IIに沿った断面図に相当する。
図6(a)及び(b)に示すように、実施形態の配線基板1では、酸化アルミニウム基板10の一方の面に複数の円形の第1接続パッドP1が相互に分離された状態で配置されている。酸化アルミニウム基板10は絶縁基板の一例である。
そして、第1接続パッドP1を同心円状に取り囲むようにして第1電源プレーン50aが配置されている。また同様に、第1接続パッドP1を同心円状に取り囲むようにして第1グランドプレーン50bが配置されている。
第1電源プレーン50a及び第1グランドプレーン50bは、酸化アルミニウム基板10上の中央部で分離され、電気的に絶縁されている。さらに、第1接続パッドP1と第1金属層50との間の環状領域の酸化アルミニウム基板10の上に永久レジスト層12が配置されている。永久レジスト層12は絶縁層の一例である。
また、第1電源プレーン50a及び第1グランドプレーン50bの各々は、酸化アルミニウム基板10上の第1接続パッドP1及び永久レジスト層12を除く領域にそれぞれプレーン層として一体的に形成されている。
図6(b)に注目すると、第1接続パッドP1に対応する部分の酸化アルミニウム基板10に複数の貫通導体TCが配置されている。第1接続パッドP1とその下の複数の貫通導体TCとが電気的に接続されている。
また、酸化アルミニウム基板10の他方の面において、第1接続パッドP1に対応する部分に、複数の貫通導体TCに繋がる第2接続パッドP2が形成されている。これにより、第1接続パッドP1は複数の貫通導体TCを介して第2接続パッドP2に電気的に接続されている。
また、第1電源プレーン50a及び第1グランドプレーン50bに対応する部分の酸化アルミニウム基板10に複数の貫通導体TCがそれぞれ配置されている。酸化アルミニウム基板10の他方の面において、第1電源プレーン50aに対応する部分に、複数の貫通導体TCに繋がる第2電源プレーン52aが形成されている。これにより、第1電源プレーン50aは複数の貫通導体TCを介して第2電源プレーン52aに電気的に接続されている。
また同様に、酸化アルミニウム基板10の他方の面において、第1グランドプレーン50bに対応する部分に、複数の貫通導体TCに繋がる第2グランドプレーン52bが形成されている。これにより、第1グランドプレーン50bは複数の貫通導体TCを介して第2グランドプレーン52bに電気的に接続されている。
本実施形態では、第1接続パッドP1を取り囲む第1金属層50を2つに分離して第1電源プレーン50a及び第1グランドプレーン50bとしているが、分割数は任意の数(2以上)に設定することができる。また、第2接続パッドP2を取り囲む第2金属層52においても、第1金属層50の分割に合わせて任意の数に分割される。
前述した製造方法のように、第1接続パッドP1となるシード金属層20の下の酸化アルミニウム基板10の複数のスルーホールTHに、電解めっきにより、貫通導体TCが充填され、続いてそれらに繋がる第2接続パッドP2が形成される。
これにより、第2接続パッドP2は、第1接続パッドP1に対応する領域に自己整合的に配置される。従って、接続パッドが狭ピッチ化される場合であっても、第1接続パッドP1と第2接続パッドP2とが位置ずれして他の電気系統の貫通導体TCと短絡するおそれがない。
また、第1接続パッドP1の周囲の永久レジスト層12に対応する部分の酸化アルミニウム基板10には、その厚み方向に貫通するように弾性体40が一体的に充填されている。
このように、本実施形態の配線基板1では、第1、第2接続パッドP1,P2に複数の貫通導体TCを接続した垂直接続配線の周囲に、絶縁性の弾性体40を一体的に配置した同軸構造を採用している。
さらに、第1接続パッドP1を取り囲むように第1グランドプレーン50bを容易に配置することができる。このため、接続パッドが狭ピッチ化される場合であっても、高周波回路でのクロストークを低減することができる。
また、電源−グランド間の共振による放射ノイズを抑制するためには、電源プレーン50a,52aとグランドプレーン50b,52bとの間に比較的大きな容量のキャパシタが配置されることが好ましい。
このような観点から、図6(a)及び(b)では、電源プレーン50a,52aとグランドプレーン50b,52bとの間の領域Aの酸化アルミニウム基板10にも複数の貫通導体TCが配置されている。この領域Aの酸化アルミニウム基板10に配置される複数の貫通導体TCは電気的に孤立しており、他の導体に接続されていない。
これにより、電源プレーン50a,52aと、貫通導体TCの間に配置された酸化アルミニウム基板10と、グランドプレーン50b,52bとによりキャパシタが形成される。
このようにして形成されるキャパシタは、電源プレーン50a,52aとグランドプレーン50b,52bとの間の領域Aの酸化アルミニウム基板10に絶縁性の弾性体40を一体的に充填する場合よりも大きな容量が得られる。このため、放射ノイズの抑制効果を高めることができる。
ここで、図7〜図8を参照しながら、電源プレーン50a,52aとグランドプレーン50b,52bとを分離させ、かつそれらの間の領域Aの酸化アルミニウム基板10に複数の貫通導体TCを配置する製造方法について説明する。
図7(a)に示すように、前述した図1(a)〜図2(c)と同様な方法により、多数のスルーホールTHが設けられた酸化アルミニウム基板10を作成し、環状の永久レジスト層12を形成した後に、下地金属層22を形成する。
次いで、図7(b)に示すように、第1電源プレーン50aと第1グランドプレーン50bとを分離する部分の下地金属層22の上に、フォトレジスト層15をディスペンサなどにより直線状のパターンで形成する。さらに、図7(c)に示すように、前述した図2(d)と同様な方法により、下地金属層22及びフォトレジスト層15の上に金属めっき層24を形成してシード金属層20を得る。
続いて、図7(d)に示すように、前述した図3(a)及び(b)と同様な方法により、シード金属層20が配置された部分の酸化アルミニウム基板10のスルーホールTHに貫通導体TCを充填する。さらに連続して、複数の貫通導体TCに繋がる第2接続パッドP2及び第2金属層52を形成する。
次いで、図8(a)に示すように、前述した図3(c)と同様な方法により、永久レジスト層12が配置された部分の酸化アルミニウム基板10を除去して開口部10xを形成する。
その後に、図8(b)に示すように、前述した図4(a)と同様な方法により、酸化アルミニウム基板10の開口部10xに弾性体40を充填する。
次いで、図8(c)に示すように、前述した図4(c)及び図5と同様に、シード金属層20を厚みの途中まで除去することにより、永久レジスト層12及びフォトレジスト層15の各上面を露出させる。これにより、永久レジスト層12及びフォトレジスト層15の横方向の凹領域に第1接続パッドP1及び第1金属層50を得る。
さらに、図8(d)に示すように、フォトレジスト層15をストリッパーで除去した後、その底部の下地金属層22をウェットエッチングにより除去する。このとき、永久レジスト層12は完全に硬化しているため、ストリッパーでは除去されずに残される。
これにより、酸化アルミニウム基板10の上面において、第1電源プレーン50aと第1グランドプレーン50bとが分離されて配置される。
その後に、酸化アルミニウム基板10の下面において、第2金属層52の分離する部分をフォトリソグラフィ及びウェットエッチングにより除去する。これにより、酸化アルミニウム基板10の下面においても、第2電源プレーン52aと第2グランドプレーン52bとが分離されて配置される。
なお、シード金属層20の厚みが比較的薄い場合は、前述した図7(b)でフォトレジスト層15を形成せずに分離部分にもシード金属層20を形成し、シード金属層20の分離する部分をフォトリソグラフィ及びエッチングによって除去してもよい。
また、酸化アルミニウム基板10の下面の第2金属層52を分離する他の方法として、以下の方法を採用してもよい。まず、前述した図7(d)の貫通導体TCを充填する工程で、酸化アルミニウム基板10のスルーホールTHの下側開口端まで貫通導体TCを埋め込んだ後に電解めっきを一旦中止する。次いで、酸化アルミニウム基板10の下面の分離部分に直線状パターンのフォトレジスト層をディスペンサなどで形成する。
そして、再び、酸化アルミニウム基板10に電解めっきを施して貫通導体TCに繋がる第2接続パッドP2及び第2金属層52を形成する。その後に、フォトレジスト層が除去される。これにより、第2金属層52は、フォトレジスト層によって第2電源プレーン52aと第2グランドプレーン52bとに分離された状態で形成される。
以上の方法により、電源プレーン50a,52aとグランドプレーン50b,52bとを分離させ、かつそれらの間の領域の酸化アルミニウム基板10に複数の貫通導体TCが配置された構造を製造することができる。
あるいは、図9に示す変形例の配線基板1aのように、電源−グランド間の共振による放射ノイズが問題にならない場合は、電源プレーン50a,52aとグランドプレーン50b,52bとの間の領域の酸化アルミニウム基板10に一括して弾性体40が充填されるようにしてもよい。
この場合は、前述した図7(a)の工程において、下地金属層22を形成する前に、第1電源プレーン50aと第1グランドプレーン50bとを分離する部分にも永久レジスト層12を形成すればよい。
図10には、実施形態の配線基板の上に半導体チップがフリップチップ接続された半導体装置の一例が示されている。
図10に示すように、半導体チップ60の電極を前述した図8(d)の配線基板1の第1接続パッドP1、第1電源プレーン50a及び第1グランドプレーン50bの各接続部の上にはんだを介して配置する。
さらに、250℃程度の温度でリフロー加熱することにより、半導体チップ60をバンプ電極62を介して配線基板1にフリップチップ接続する。配線基板1の第1接続パッドP1などの表面に無電解めっきで形成された錫層が設けられていてもよい。
このとき、リフロー加熱する際に、酸化アルミニウム基板10と半導体チップ60との間の熱膨張係数の差によって熱応力が発生する。しかし、本実施形態の配線基板1では、第1接続パッドP1の周りの部分の酸化アルミニウム基板10に、その厚み方向に貫通する弾性体40が一体的に形成されている。
このため、配線基板1内で上下方向又は水平方向にずれるような応力が発生しても、その応力を吸収して緩和することができる。
これにより、半導体チップ60を信頼性よく配線基板1にフリップチップ接続することができると共に、半導体装置の長期的な信頼性を確保することができる。
さらに、配線基板1の下面側の第2接続パッドP2と、第2電源プレーン52a及び第2グランドプレーン52bの各接続部とにはんだボールを搭載するなどして外部接続端子64を設ける。
本実施形態の配線基板1では、基板内部に充填された弾性体40の作用によって応力を緩和するため、弾性体40はフリーな状態で配置されることが望ましい。このような観点から、半導体チップ60の下側に充填されるアンダーフィル樹脂は弾性体40を固定するように機能するため、アンダーフィル樹脂を省略する構造とする方がよい。
弾性体40がアンダーフィル樹脂で固定されても問題にならない場合は、アンダーフィル樹脂を形成しても差し使えない。
実装する電子部品として半導体チップ60を例示したが、各種の電子部品の実装基板として使用することができる。また、本実施形態の配線基板は、実装基板と電子部品との間に配置されるインターポーザとして使用してもよい。
1,1a…配線基板、10…酸化アルミニウム基板、10a…アルミニウム基板、10b…アルミニウム部、10x…開口部、12…永久レジスト層、15…フォトレジスト層、20…シード金属層、22…下地金属層、24…金属めっき層、40…弾性体、40a…樹脂フィルム、42…押圧部材、50…第1金属層、50a…第1電源プレーン、50b…第1グランドプレーン、52…第2金属層、52a…第2電源プレーン、52b…第2グランドプレーン、60…半導体チップ、62…バンプ電極、64…外部接続端子、H…ホール、P1…第1接続パッド、P2…第2接続パッド、TC…貫通導体、TH…スルーホール。

Claims (10)

  1. 厚み方向に貫通する複数の貫通導体が設けられた酸化アルミニウム基板と、
    前記酸化アルミニウム基板の一方の面に配置された第1接続パッドと、
    前記酸化アルミニウム基板の他方の面に、前記第1接続パッドに対応して配置された第2接続パッドと、
    前記第1接続パッドを取り囲んで配置された第1金属層と、
    前記第1金属層に対応して配置され、前記第2接続パッドを取り囲む第2金属層と、
    前記第1接続パッドと前記第2接続パッドとを接続すると共に、前記第1金属層と前記第2金属層とを接続する前記複数の貫通導体と、
    前記第1接続パッドと前記第1金属層との間の部分の前記酸化アルミニウム基板の上に配置された絶縁層と、
    平面視で前記絶縁層と重なる領域の前記酸化アルミニウム基板の部分に貫通して形成された開口部と、
    前記酸化アルミニウム基板の開口部に充填された弾性体と
    を有し、
    前記第1接続パッド、前記第2接続パッド、前記第1金属層、及び前記第2金属層に、前記複数の貫通導体がそれぞれ接続されていることを特徴とする配線基板。
  2. 前記第1金属層及び前記第2金属層は、それぞれ2つ以上に分割されていることを特徴とする請求項1に記載の配線基板。
  3. 前記第1金属層及び前記第2金属層の各々において、分割された隣合う金属層は電源パターンとグランドパターンであり、
    前記第1金属層及び前記第2金属層の分離された部分の前記酸化アルミニウム基板に、電気的に孤立した前記複数の貫通導体が配置されていることを特徴とする請求項2に記載の配線基板。
  4. 前記貫通導体の密度は、4×10本/mm〜1×1010本/mmの範囲で形成されていることを特徴とする請求項1乃至3のいずれか一項に記載の配線基板。
  5. 前記弾性体の弾性率は、100MPa以下であることを特徴とする請求項1乃至4のいずれか一項に記載の配線基板。
  6. 複数のスルーホールを備えた酸化アルミニウム基板を用意する工程と、
    前記酸化アルミニウム基板の上に環状パターンの絶縁層を形成する工程と、
    前記酸化アルミニウム基板及び前記絶縁層の上にシード金属層を形成する工程と、
    前記シード金属層を給電経路とする電解めっきにより、前記酸化アルミニウム基板のスルーホールに貫通導体を充填する工程と、
    前記絶縁層の下の前記酸化アルミニウム基板を除去して開口部を形成する工程と、
    前記酸化アルミニウム基板の開口部に弾性体を充填する工程とを有することを特徴とする配線基板の製造方法。
  7. 前記弾性体を充填する工程の後に、
    前記絶縁層が露出するまで前記シード金属層を除去して、前記環状パターンの絶縁層の内側に第1接続パッドを形成すると共に、前記絶縁層の外側に第1金属層を形成する工程を有することを特徴とする請求項6に記載の配線基板の製造方法。
  8. 前記貫通導体を充填する工程は、
    前記第1接続パッドに対応する部分の前記酸化アルミニウム基板の下面に、前記貫通導体に繋がる第2接続パッドを形成すると共に、前記第1金属層に対応する部分の前記酸化アルミニウム基板の下面に、前記貫通導体に繋がる第2金属層を形成することを含むことを特徴とする請求項7に配線基板の製造方法。
  9. 前記第1金属層及び前記第2金属層は、2つ以上に分離されて形成されることを特徴とする請求項8に記載の配線基板の製造方法。
  10. 前記貫通導体の密度は、4×10本/mm〜1×1010本/mmの範囲で形成されることを特徴とする請求項6乃至9のいずれか一項に記載の配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4942400A (en) * 1990-02-09 1990-07-17 General Electric Company Analog to digital converter with multilayer printed circuit mounting
JP3014503B2 (ja) * 1991-08-05 2000-02-28 日本特殊陶業株式会社 集積回路用パッケージ
JP2002289998A (ja) * 2001-03-23 2002-10-04 Citizen Watch Co Ltd 回路基板とその製造方法
US6828513B2 (en) * 2002-04-30 2004-12-07 Texas Instruments Incorporated Electrical connector pad assembly for printed circuit board
JP2004273480A (ja) * 2003-03-05 2004-09-30 Sony Corp 配線基板およびその製造方法および半導体装置
US7583513B2 (en) * 2003-09-23 2009-09-01 Intel Corporation Apparatus for providing an integrated printed circuit board registration coupon
JP4654942B2 (ja) * 2006-02-28 2011-03-23 ミネベア株式会社 面状照明装置
JP5344667B2 (ja) 2007-12-18 2013-11-20 太陽誘電株式会社 回路基板およびその製造方法並びに回路モジュール
JP5385682B2 (ja) * 2009-05-19 2014-01-08 新光電気工業株式会社 電子部品の実装構造
JP2011014612A (ja) * 2009-06-30 2011-01-20 Ibiden Co Ltd 配線基板及び配線基板の製造方法
JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
US8870579B1 (en) * 2011-01-14 2014-10-28 Paricon Technologies Corporation Thermally and electrically enhanced elastomeric conductive materials

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