JP2008035621A

JP2008035621A - スイッチング電源装置

Info

Publication number: JP2008035621A
Application number: JP2006206335A
Authority: JP
Inventors: Tsunehiro Ono; 恒宏大野; Shigeji Yamashita; 茂治山下
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2008-02-14
Anticipated expiration: 2026-07-28
Also published as: JP4790530B2

Abstract

【課題】トランスの二次巻線の誘起電圧を電界効果トランジスタのオン、オフ制御により整流するスイッチング電源装置に関し、電界効果トランジスタの高速オン、オフ制御によるサージ電圧を抑制する。
【解決手段】制御回路３により一次側スイッチング回路１を制御して、トランス２の一次巻線に印加する電圧をオン、オフ制御し、このトランス２の二次巻線の誘起電圧を、制御回路３による電界効果トランジスタＱ１，Ｑ２のオン、オフ制御により整流し、チョークコイルＬとコンデンサＣとにより平滑化するスイッチング電源装置であって、電界効果トランジスタＱ１，Ｑ２のゲートＧとドレインＤとの間にサージ電圧抑制用のコンデンサＣ１，Ｃ２を接続した構成を有する。
【選択図】図１

Description

本発明は、トランスの二次側の誘起電圧を電界効果トランジスタによって整流する構成を含むスイッチング電源装置に関する。

スイッチング電源装置は、電界効果トランジスタ（以下ＦＥＴと略称する）等のスイッチング素子のオン、オフを制御して、所望の安定化した直流電圧を負荷に供給できるように構成したものであり、既に各種の構成が提案されている。例えば、ＦＥＴをスイッチング素子とし、矩形波の制御電圧をゲートに印加してＦＥＴをオンとする構成に於いて、ＦＥＴのゲート・ソース間の寄生容量と、ゲート・ドレイン間の寄生容量とにより、ゲートに印加する制御電圧の波形の鈍りが大きくなるので、ツェナーダイオードとトランジスタとを用いて、制御電圧の波形鈍りを改善する構成が提案されている（例えば、特許文献１参照）。又同期整流回路を含むスイッチング電源装置に於いて、トランスの二次側に、整流用のダイオードと並列に整流用のＦＥＴを接続し、低負荷時は、ＦＥＴをオフとしてダイオードによる整流電圧を負荷に供給し、高負荷時は、トランスの二次巻線の誘起電圧に対応するタイミングでＦＥＴをオン、オフ制御し、低オン抵抗のＦＥＴによる整流電圧を負荷に供給するスイッチング電源装置が提案されている（例えば、特許文献２参照）。

又それぞれ同期整流回路を含む主ＤＣ−ＤＣコンバータと従ＤＣ−ＤＣコンバータとにより、多出力のスイッチング電源装置を構成し、主ＤＣ−ＤＣコンバータにより供給する電流が設定値より小さくなった時に、主ＤＣ−ＤＣコンバータと従ＤＣ−ＤＣコンバータとのフライバック側整流素子による同期整流を、予め設定した時定数に従って停止させる構成が提案されている（例えば、特許文献３参照）。
特開２０００−２７０５４２号公報特開２００３−１４３８４６号公報特開２００４−８０９１５号公報

負荷に安定化した直流電圧を供給するスイッチング電源装置は、高効率化、高速応答性が要求されると共に、大電流化も要求されている。その為に、スイッチング素子としてのＦＥＴは、低耐圧化によりオン抵抗の低減が図られている。又スイッチング周波数を高くして高効率化を図ることができる。しかし、ＦＥＴのオン、オフ動作の高速化に伴ってサージ電圧の発生の問題と、このサージ電圧により低耐圧化したＦＥＴが正常に動作を継続できるか否かの問題とが生じる。又ＦＥＴは、前記特許文献１に示すように、内部構造に伴う寄生容量を含み、この寄生容量による波形鈍りの問題を、ツェナーダイオードとトランジスタとを追加して解決する手段が知られているが、サージ電圧を低減することは示されていない。

本発明は、前述の従来の問題点を解決するものであり、簡単な構成により、サージ電圧の低減を図るものである。

本発明のスイッチング電源装置は、トランスの一次巻線に印加する電圧をオン、オフ制御し、該トランスの二次巻線の誘起電圧を電界効果トランジスタのオン、オフ制御により整流するスイッチング電源装置に於いて、前記電界効果トランジスタのゲートとドレインとの間にサージ電圧抑制用のコンデンサを接続した構成を有するものである。

ＦＥＴのゲートとドレインとの間にコンデンサを追加接続する簡単且つ廉価な構成により、サージ電圧を抑制することができる。

本発明のスイッチング電源装置は、図１を参照すると、トランス２の一次巻線に印加する電圧をオン、オフ制御し、このトランス２の二次巻線の誘起電圧を電界効果トランジスタＱ１，Ｑ２のオン、オフ制御により整流するスイッチング電源装置であって、電界効果トランジスタＱ１，Ｑ２のゲートＧとドレインＤとの間にサージ電圧抑制用のコンデンサＣ１，Ｃ２を接続した構成を有する

図１は、本発明の実施例１の説明図であり、１は一次側スイッチング回路、２はトランス、３は制御回路、Ｑ１，Ｑ２はＦＥＴ、Ｌは平滑用のチョークコイル、Ｒは電流検出抵抗、Ｃは平滑用のコンデンサ、Ｃ１，Ｃ２はＦＥＴのゲート・ドレイン間に接続したサージ電圧抑制用のコンデンサを示す。ＦＥＴＱ１，Ｑ２は、その内部構造により、ゲート・ドレイン間、ゲート・ソース間及びドレイン・ソース間の寄生容量を含み、又図示を省略しているが、寄生ダイオードを含む構成を有するものである。このＦＥＴＱ１，Ｑ２のゲート・ドレイン間に、サージ電圧抑制用のコンデンサＣ１，Ｃ２を接続する。

一次側スイッチング回路１は、トランス２の一次巻線に印加する直流電圧のオン、オフを制御するＦＥＴ等のスイッチング素子を含み、トランス２の二次巻線に誘起する電圧をＦＥＴＱ１，Ｑ２によりスイッチングして、チョークコイルＬとコンデンサＣとにより平滑化し、図示を省略した負荷に供給するものである。制御回路３は、負荷に印加する電圧と、電流検出用抵抗Ｒにより検出した負荷電流とを入力し、負荷に印加する電圧が設定値となるように、一次側スイッチング回路１のオン期間の制御を行い、又負荷電流が過電流状態となった時は、一次側スイッチング回路１のオン期間を短くして、負荷に印加する電圧を垂下させ、過電流保護を行う。又一次側スイッチング回路１のオン、オフと同期して、ＦＥＴＱ１，Ｑ２を交互にオン、オフ制御し、トランス２の二次巻線の誘起電圧を整流し、チョークコイルＬとコンデンサＣとにより平滑化して負荷に供給する。ＦＥＴＱ１，Ｑ２は、ダイオードの順方向抵抗に比較して小さいオン抵抗を有するものであるから、効率を改善することができる。

又一次側スイッチング回路１とＦＥＴＱ１，Ｑ２とのスイッチング制御を行うドライバ回路を含む制御回路３は、既に知られているパルス幅制御構成等の各種の構成を適用することが可能であり、又トランス２の二次巻線を１個とし、整流用としてのＦＥＴも１個とする半波整流構成を適用することも可能である。

図２の（Ａ）は、ＦＥＴ周辺の要部回路を示し、（Ｂ），（Ｃ）は動作波形の一例を示す。同図の（Ａ）に於いて、制御回路３と１個のＦＥＴとの要部を示し、制御回路３は、ＦＥＴのゲートＧにオン電圧を印加するか否かを制御するスイッチとして概略構成を示すドライバ回路を有するものであり、又ＦＥＴは、ゲートＧとソースＳとの間の寄生容量Ｃｇｓと、ゲートＧとドレインＤとの間の寄生容量Ｃｇｄと、ドレインＤとソースＳとの間の寄生容量Ｃｄｓとを有するものである。又コンデンサＣ１をゲートＧとドレインＤとの間に接続している。

制御回路３のスイッチとして示すドライバ回路からＦＥＴのゲートＧにオン電圧を印加すると、ＦＥＴはオン状態となり、又ゲートＧに０Ｖを印加するように切替えると、ＦＥＴはオフ状態となる。ＦＥＴのゲートＧとドレインＤとの間にコンデンサＣ１を接続していない従来例に於いては、図２の（Ｂ）に示すように、ＦＥＴのゲート・ソース間電圧ＶＧＳをオン電圧からＯＶとすると、ＦＥＴはオフ状態に移行し、その直前までＦＥＴを流れていた電流が遮断され、この電流の急激な変化によりトランス２（図１参照）のインダクタンス成分等によりサージ電圧が発生し、ＦＥＴのドレイン・ソース間電圧ＶＤＳは、オン状態の０Ｖからサージ電圧が加算された電圧となる。このようなサージ電圧により、各部に障害を及ぼすおそれがある。

そこで、本発明は、前述のように、ＦＥＴのゲートＧとドレインＤとの間に、サージ電圧抑制用のコンデンサＣ１を接続するもので、制御回路３からＦＥＴのゲートＧに印加する電圧ＶＧＳをオン電圧から０Ｖとすると、ＦＥＴはオフ状態となるが、ＦＥＴのゲートＧとドレインＤとの間に接続したコンデンサＣ１にチャージ電流が流れる。ＦＥＴは、僅かではあるが、ゲート抵抗を有し、又制御回路３のドライバ回路も出力インピーダンスを有するから、コンデンサＣ１に流れるチャージ電流によって、（Ｃ）に示すように、ゲート・ソース間電圧ＶＧＳは、一旦０Ｖとなった後、コンデンサＣ１のチャージ電流によって一時的に上昇する。この場合の電圧はオン電圧より低いものであり、且つ短時間である。それにより、ＦＥＴは完全なオン状態ではないが、インピーダンスは低下する。このＦＥＴのインピーダンスの一時的な低下により、サージ電圧の一部は吸収される状態となり、ドレイン・ソース間電圧ＶＤＳは、（Ｃ）のＶＤＳとして示すように、（Ｂ）のＶＤＳと比較して、サージ電圧を低減することができる。

この場合のコンデンサＣ１は、ＦＥＴのゲート・ソース間寄生容量Ｃｇｓが約２０００ｐＦ、ゲート・ドレイン間寄生容量Ｃｇｄが約４００ｐＦ程度の場合、１００〜２００ｐＦ程度の容量とすることができる。

図３は、サージ電圧特性比較説明図であり、（Ａ）〜（Ｃ）に於いて、縦軸は５Ｖ／ｄｉｖ、横軸は１μｓ／ｄｉｖとしてＦＥＴのドレイン・ソース間電圧ＶＤＳを示す。従来のスイッチング電源装置に使用するＦＥＴは、それぞれの寄生容量が、Ｃｇｓ＝２４９０ｐＦ、Ｃｇｄ＝１９０ｐＦ、Ｃｄｓ＝４２０ｐＦであり、ゲート・ソース間寄生容量Ｃｇｓとゲート・ドレイン間寄生容量Ｃｇｄとの比は、１２．９であって、このＦＥＴをスイッチング素子として使用し、入力電圧５２．８Ｖ、出力電圧３．５Ｖ、周囲温度２５度として、測定した結果を図３の（Ａ）に示す。この場合のサージ電圧は最大２２．５Ｖであった。又最近の高速動作且つ低オン抵抗としたＦＥＴの特性は、Ｃｇｓ＝１８７０ｐＦ、Ｃｇｄ＝３３０ｐＦ、Ｃｄｓ＝２７０ｐＦであり、ゲート・ソース間寄生容量Ｃｇｓとゲート・ドレイン間寄生容量Ｃｇｄとの比は、５．７となる。この高速動作且つ低オン抵抗のＦＥＴを使用して、前述の場合と同一の条件で測定した結果を図３の（Ｂ）に示す。この場合のサージ電圧は最大２７．６Ｖであり、図３の（Ａ）に示す場合に比較してサージ電圧が高くなる問題があった。

この最近の高速動作且つ低オン抵抗の構成を有するＦＥＴを使用すると共に、ゲート・ドレイン間に前述の実施例のようにコンデンサを接続し、そのコンデンサの容量を１５０ｐＦとして、前述の図３の（Ｂ）に示す場合と同一の条件で動作させて測定した結果を、図３の（Ｃ）に示す。この場合のサージ電圧は最大２２．２Ｖであった。即ち、ＦＥＴのゲート・ドレイン間にコンデンサを接続することにより、（Ｂ）に示す従来例に比較してサージ電圧を低減することができた。

本発明の実施例１の説明図である。本発明の実施例１の要部回路と動作波形との説明図である。サージ電圧特性比較説明図である。

符号の説明

１一次側スイッチング回路
２トランス
３制御回路
Ｑ１，Ｑ２電界効果トランジスタ（ＦＥＴ）
Ｃ１，Ｃ２コンデンサ
Ｌチョークコイル
Ｃコンデンサ
Ｒ電流検出用抵抗

Claims

トランスの一次巻線に印加する電圧をオン、オフ制御し、該トランスの二次巻線の誘起電圧を電界効果トランジスタのオン、オフ制御により整流するスイッチング電源装置に於いて、
前記電界効果トランジスタのゲートとドレインとの間にサージ電圧抑制用のコンデンサを接続した構成を有する
ことを特徴とするスイッチング電源装置。