JP6076068B2 - 半導体集積回路装置 - Google Patents
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48624—Aluminium (Al) as principal constituent
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- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/48647—Copper (Cu) as principal constituent
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- H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
- H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48724—Aluminium (Al) as principal constituent
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- H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
- H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/491—Disposition
- H01L2224/4912—Layout
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85009—Pre-treatment of the connector or the bonding area
- H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。
(a)チップ搭載面および外部ランド配置面を有する有機系多層配線基板;
(b)前記チップ搭載面上に搭載され、アナログ回路領域および第1のデジタル回路領域を有する第1の半導体チップ;
(c)前記チップ搭載面上に搭載され、第2のデジタル回路領域を有する第2の半導体チップ;
(d)前記第1の半導体チップおよび前記第2の半導体チップのそれぞれの表面上の複数の端子間を相互に接続する複数のボンディングワイヤ、
ここで、前記第1の半導体チップの厚さは、前記第2の半導体チップの厚さよりも薄い。
(a1)表面側に設けられた表面配線層;
(a2)裏面側に設けられた裏面配線層;
(a3)前記表面配線層と前記裏面配線層の間に設けられた表面側内部配線層;
(a4)前記表面配線層と前記裏面配線層の間であって、前記表面側内部配線層と比較して、前記裏面配線層に近い側に設けられた裏面側内部配線層;
(a5)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の一方に設けられた第1のアナログ回路用内層基準電圧プレーン;
(a6)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記一方に設けられ、前記第1のアナログ回路用内層基準電圧プレーンと平面幾何学的に分離された第1のデジタル回路用内層基準電圧プレーン。
(b1)前記アナログ回路領域内に設けられたローノイズアンプ領域;
(b2)前記アナログ回路領域内に、前記ローノイズアンプ領域とは別に設けられた複数のアナログ要素回路領域;
(b3)前記ローノイズアンプ領域のためのローノイズアンプ領域用基準電圧端子;
(b4)各アナログ要素回路領域のためのアナログ要素回路領域用基準電圧端子、
ここで、前記ローノイズアンプ領域用基準電圧端子と各アナログ要素回路領域用基準電圧端子は、前記裏面配線層に設けられたアナログ回路用裏面基準電圧プレーンを介して、最短相互接続されている。
(a1−1)前記ローノイズアンプ領域用基準電圧端子とボンディングワイヤにより接続されたローノイズアンプ領域用基準電圧配線;
(a1−2)ローノイズアンプ領域用電源端子とボンディングワイヤにより接続されたローノイズアンプ領域用電源配線;
(a1−3)ローノイズアンプ領域用信号端子とボンディングワイヤにより接続されたローノイズアンプ領域用信号配線、
ここで、前記第1のアナログ回路用内層基準電圧プレーンは、これらとオーバラップする部分に於いて、これらを一体的に包括する切り欠き部を有する。
(e)前記第1の半導体チップ上に設けられた第1のデジタル回路領域用基準電圧端子;
(f)前記第2の半導体チップ上に設けられた第2のデジタル回路領域用基準電圧端子;
(g)前記裏面配線層に設けられたデジタル回路用裏面基準電圧プレーン、
ここで、前記第1のデジタル回路領域用基準電圧端子と前記第2のデジタル回路領域用基準電圧端子は、前記デジタル回路用裏面基準電圧プレーンを介して、最短相互接続されている。
(b5)デジタルベースバンド処理回路領域;
(b6)前記デジタルベースバンド処理回路領域からの信号を、前記第1の半導体チップの外部へ差動出力するための差動出力バッファ回路領域、
更に、前記表面側内部配線層および前記裏面側内部配線層の他方は、以下を含む:
(a5−1)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられたデジタルベースバンド処理回路領域用内層電源プレーン;
(a5−2)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記デジタルベースバンド処理回路領域用内層電源プレーンと平面幾何学的に分離された差動出力バッファ回路領域用内層電源プレーン。
(b7)デジタル復調回路領域;
(b8)前記第2の半導体チップの外部からの差動信号を受けて、それを前記デジタル復調回路領域に送出するための差動入力バッファ回路領域、
前記表面側内部配線層および前記裏面側内部配線層の前記他方は、以下を含む:
(a5−3)前記第2の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられた差動入力バッファ回路領域用内層電源プレーン;
(a5−4)前記第2の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記差動入力バッファ回路領域用内層電源プレーンと平面幾何学的に分離されたデジタル復調回路用電源プレーン。
(b9)前記アナログ回路領域および前記第1のデジタル回路領域間を分離するように設けられたガードバンド;
(b10)前記ローノイズアンプ領域の周辺を取り囲むように設けられたガードリング、
ここで、前記ガードバンドおよび前記ガードリングは、それぞれ前記ローノイズアンプ領域用基準電圧端子と異なる基準電圧端子であって、相互に異なる基準電圧端子に電気的に接続されている。
(a)チップ搭載面および外部ランド配置面を有する有機系多層配線基板;
(b)前記チップ搭載面上に搭載されたアナログRF信号処理半導体チップ;
(c)前記チップ搭載面上に搭載されたデジタル信号処理半導体チップ;
(d)前記アナログRF信号処理半導体チップの表面側に設けられたアナログ回路領域および第1のデジタル回路領域;
(e)前記デジタル信号処理半導体チップの表面側に設けられた第2のデジタル回路領域;
(f)前記アナログRF信号処理半導体チップの前記表面側に設けられ、第1の差動デジタル信号対の内の一方の信号を送り出すための第1のボンディングパッド;
(g)前記アナログRF信号処理半導体チップの前記表面側に設けられ、第1の差動デジタル信号対の内の他方の信号を送り出すために、前記第1のボンディングパッドに近接して設けられた第2のボンディングパッド;
(h)前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第1の差動デジタル信号対の内の前記一方の信号を受け取るための第3のボンディングパッド;
(i)前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第1の差動デジタル信号対の内の前記他方の信号を受け取るために、前記第3のボンディングパッドに近接して設けられた第4のボンディングパッド;
(j)前記第1のボンディングパッドと前記第3のボンディングパッド間を相互に接続する第1のボンディングワイヤ;
(k)前記第2のボンディングパッドと前記第4のボンディングパッド間を相互に接続する第2のボンディングワイヤ。
(l)前記アナログRF信号処理半導体チップの前記表面側に設けられ、第2の差動デジタル信号対の内の前記一方の信号を送り出すための第5のボンディングパッド;
(m)前記アナログRF信号処理半導体チップの前記表面側に設けられ、前記第2の差動デジタル信号対の内の前記他方の信号を送り出すために、前記第5のボンディングパッドに近接して設けられた第6のボンディングパッド;
(n)前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第2の差動デジタル信号対の内の前記一方の信号を受け取るための第7のボンディングパッド;
(o)前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第2の差動デジタル信号対の内の前記他方の信号を受け取るために、前記第7のボンディングパッドに近接して設けられた第8のボンディングパッド;
(p)前記第5のボンディングパッドと前記第7のボンディングパッド間を相互に接続する第3のボンディングワイヤ;
(q)前記第6のボンディングパッドと前記第8のボンディングパッド間を相互に接続する第4のボンディングワイヤ。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
以下では、一例として、VHF帯およびUHFをカバーする広帯域のTV受像機を例にとり具体的に説明するが、RF領域における送受信機、電話機、GPS(Global Positioning System)機器、その他の無線通信機器、電力通信装置等に適用できることは言うまでもない。
図1および図2に示すように、RFモジュール20(半導体集積回路装置)は、主要な構成要素として、インタポーザ3(有機系多層配線基板)を有している。インタポーザ3の外部接続ランド配置面3pには、多数のバンプ電極10(たとえば、鉛フリー半田バンプ電極等)が設けられている。
このサブセクションでは、サブセクション(1)で説明した混合信号チップ2mの詳細を説明する。図3に示すように、混合信号チップ2mの半導体チップの表面2a(デバイス形成面)の外周部に沿って、シールリングSRが設けられている。その内部に、アナログ回路領域5および第1のデジタル回路領域6fが設けられており、その間に、これらの間の雑音の伝播を防止するためのガードバンド4が設けられている。
このサブセクションでは、サブセクション(1)で説明したデジタルチップ2dの詳細を説明する。図6に示すように、デジタルチップ2dの半導体チップの表面2a(デバイス形成面)の外周部に沿って、シールリングSRが設けられている。その内部に、第2のデジタル回路領域6sが設けられている。
図1のチップ間切り出し領域R1の模式拡大平面図を図8に示す。図8に示すように、図3のデジタルベースバンド処理回路領域DBBからのシリアル信号(通常のロジックの振幅を持った通常デジタル信号)は、入力バッファ回路領域BM内のシリアル−パラレル変換回路SPTによって、通常デジタル信号として、パラレル信号(通常パラレル信号)に変換される。この通常パラレル信号、すなわち、非平衡(Single−Ended)デジタル信号は、複数個(この例では、たとえば、8個)の差動出力バッファDOBに割り振られ、差動信号(Differential Signal)すなわち平衡デジタル信号に変換される。この例に於いては、この差動信号は、通常のロジックよりも振幅が小さい小振幅差動信号であり、具体的には、LVDS(Low Voltage Differential Signaling)信号である。
図9にRFモジュール20(半導体集積回路装置)内における電源および基準電位の供給状態を等価的な模式回路図にして示す。図9(図3又は図6を参照)に示すように、ガードバンド4は、ガードバンド用接地パッド7gb、経路上のインダクタンス成分Ls(寄生インダクタンス)および、経路上の抵抗成分Rs(寄生抵抗)を介して、たとえば、インタポーザ3の裏面3pに設けられたガードバンド用接地ランドVgpbに接続されている。
図9のRFモジュール20の各ランドとマザーボード15内などの回路、回路要素、デバイス等との接続関係の具体的一例を図10に示す。図10に示すように、LNA用電源ランドVdpaは、たとえば、マザーボード15上において、LNA用リニア電圧レギュレータLRaに接続されている。
このサブセクションでは、図1および図2に関して説明したRFモジュール20のインタポーザ3の構造の一例(4層貫通基板)を示す。図11および図12に示すように、インタポーザ3の配線層構造は、たとえば、4層で、表面側から第1層配線層L1(表面配線層)、第2層配線層L2(表面側内部配線層)、第3層配線層L3(裏面側内部配線層)および第4層配線層L4(裏面配線層)等から構成されている。
このサブセクションでは、図12のアナログチップ2mの下端部およびその周辺の構造を更に詳細に説明する。図13および図14に示すように、サブセクション(7)で説明したもの以外、たとえば、第4層配線層L4(裏面配線層)としては、たとえば、外部接続ランド26等がある。
このサブセクションでは、図12のアナログチップ2mの上端部左コーナ部およびその周辺部の構造を更に詳細に説明する。図15および図16に示すように、第2層配線層L2(表面側内部配線層)の特徴的な構造としては、サブセクション(7)および(8)で説明したもの以外、たとえば、第2層接地プレーンスリット状切欠き部22cs等がある。
このサブセクションでは、図12のアナログチップ2mとデジタルチップ2dの間の領域および、その周辺の構造を更に詳細に説明する。ただし、実際のボンディングパッド数は、非常に多いので、説明のため、同じカテゴリに属するものは、必要な場合は、代表のみを示した。
以下では、セクション1の例に対応して、図19の断面を例にとり、有機系多層配線基板の一例として、ガラスエポキシコア基板を有する4層のサブトラクティブ(Subtractive)法による貫通基板の製造プロセスの要部を説明する。しかし、有機系多層配線基板の種類としては、コア基板を有するものほか、コア基板を有さないものであっても良い。コア基板を有するものは、基板の剛性を確保できるメリットがある。また、有機系多層配線基板の材質としては、ガラスエポキシ系に限らず、他のエポキシ系やポリイミド系、BCB(Benzocyclobutene)系などの他の樹脂系材料を用いてもよい。なお、ガラスエポキシ系材料は、コストパフォーマンスに優れている。更に、有機系多層配線基板の層数としては、4層に限らず、6層以上であっても良い。
図30は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインを説明するための図2にほぼ対応する図1のY−Y’断面の模式断面等説明図である。図31は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴を説明するためのRFモジュール20の模式断面図である。これらに基づいて、前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
平置き型RFモジュール等においては、二つのチップ間をワイヤで接続する必要が生じる場合はある。また、集積度等の関係から、RF信号を主として処理するRFチップ内にデジタル処理部を内蔵させる等のニーズがある。このような場合、たとえば、両チップをシリコン系基板によるバルク標準CMOS、すなわち基板内構造が非エピタキシャル基板型バルクCMOS構造である場合、比較的高抵抗のP型基板領域を介してデジタルノイズがアナログ回路に伝播するという問題がある。一方、組み立てプロセスに於いても、たとえば、両チップを同一のチップ厚さとする場合、チップ間ワイヤ接続に於いて、第2ボンディング側でワイヤが垂れて、チップと接触する等のワイヤショート不良の虞がある。
そこで、前記一実施の形態の半導体集積回路装置においては、図30に示すように、デジタルチップ2d(第2の半導体チップ)の厚さTdと比較して、混合信号チップ2m(第1の半導体チップ)の厚さTmを薄くすることによって、これらの問題を低減させたものである。
図31又は図15等に示すように、ローノイズアンプ回路領域LNAのLNA用接地パッド7gaと、その他のアナログ系回路、たとえば、PLL回路領域PLLのPLL用接地パッド7gp(アナログ要素回路領域用基準電圧端子)との間のインタポーザ3内における最短相互接続を、第4層アナログ接地プレーン24aを介して実行している。なお、アナログ要素回路領域用基準電圧端子としては、他に、たとえば、ADC用接地パッド7gc、アナログベースバンド処理回路用接地パッド7gf、ミクサ回路用接地パッド7gl等があり、これらについても全く同様である。
図31又は図17等に示すように、混合信号チップ2mのデジタル系要素回路の接地パッドと、デジタルチップ2dのデジタル系要素回路の接地パッドとの間のインタポーザ3内における最短相互接続を、第4層デジタル接地プレーン24dを介して実行している。ここで、混合信号チップ2mのデジタル系要素回路とは、たとえば、デジタルベースバンド処理回路領域DBBであり、デジタル系要素回路とは、たとえば、デジタル復調回路領域DMである。
図31又は図15等に示すように、混合信号チップ2mのアナログ系要素回路用接地パッドのうち、たとえば、PLL回路領域PLLのPLL用接地パッド7gpと、アナログデジタルコンバータ回路領域ADCのADC用接地パッド7gcとの間のインタポーザ3内における最短相互接続を、第2層アナログ接地プレーン22apを介して実行している。混合信号チップ2mのアナログ系要素回路用基準電圧端子としては、他に、たとえば、アナログベースバンド処理回路用接地パッド7gf、ミクサ回路用接地パッド7gl等があり、これらについても全く同様である。
図31および図15から図19に示すように、混合信号チップ2mのデジタル系要素回路用接地パッドのうち、たとえば、デジタルベースバンド処理回路用接地パッド7gdと、出力バッファ回路用接地パッド7goとの間のインタポーザ3内における最短相互接続を、第2層デジタル接地プレーン22dmを介して実行している。このように、アナログチップ2m下の第2層アナログ接地プレーン22apと第2層デジタル接地プレーン22dmが幾何学的に分離されているので、このプレーンを介して、直接、デジタルノイズが伝播することを防止することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
2a 半導体チップの表面(デバイス形成面)
2b 半導体チップの裏面
2d デジタルチップ(復調チップ、第2の半導体チップ)
2m 混合信号チップ(第1の半導体チップ)
3 インタポーザ(有機系多層配線基板)
3m インタポーザのチップ搭載面
3p インタポーザの外部接続ランド配置面
4 ガードバンド
5 アナログ回路領域
6f 第1のデジタル回路領域
6s 第2のデジタル回路領域
7 ボンディングパッド(端子)
7ga LNA用接地パッド(ローノイズアンプ領域用基準電圧端子)
7gb ガードバンド用接地パッド
7gc ADC用接地パッド(アナログ要素回路領域用基準電圧端子)
7gd デジタルベースバンド処理回路用接地パッド
7gf アナログベースバンド処理回路用接地パッド(アナログ要素回路領域用基準電圧端子)
7gi 入力バッファ回路用接地パッド
7gl ミクサ回路用接地パッド(アナログ要素回路領域用基準電圧端子)
7gm デジタル復調回路用接地パッド
7go 出力バッファ回路用接地パッド
7gp PLL用接地パッド(アナログ要素回路領域用基準電圧端子)
7gsd デジタルチップシールリング用接地パッド
7gsm 混合信号チップシールリング用接地パッド
7ra LNA周辺ガードリング用接地パッド
7rc ADC周辺ガードリング用接地パッド
7rd デジタルベースバンド処理回路周辺ガードリング用接地パッド
7rf アナログベースバンド処理回路周辺ガードリング用接地パッド
7ri 入力バッファ回路周辺ガードリング用接地パッド
7rl ミクサ回路周辺ガードリング用接地パッド
7rm デジタル復調回路周辺ガードリング用接地パッド
7ro 出力バッファ回路周辺ガードリング用接地パッド
7rp PLL周辺ガードリング用接地パッド
7sa LNA用信号パッド
7va LNA用電源パッド
7vc ADC用電源パッド
7vd デジタルベースバンド処理回路用電源パッド
7vf アナログベースバンド処理回路用電源パッド
7vi 入力バッファ回路用電源パッド
7vl ミクサ回路用電源パッド
7vm デジタル復調回路用電源パッド
7vo 出力バッファ回路用電源パッド
7vp PLL用電源パッド
7x1 混合信号チップ上の差動出力パッド(第1のボンディングパッド)
7x2 混合信号チップ上の差動出力パッド(第2のボンディングパッド)
7x3 デジタルチップ上の差動入力パッド(第3のボンディングパッド)
7x4 デジタルチップ上の差動入力パッド(第4のボンディングパッド)
7x5 混合信号チップ上の差動出力パッド(第5のボンディングパッド)
7x6 混合信号チップ上の差動出力パッド(第6のボンディングパッド)
7x7 デジタルチップ上の差動入力パッド(第7のボンディングパッド)
7x8 デジタルチップ上の差動入力パッド(第8のボンディングパッド)
8,8a,8b,8c ボンディングワイヤ
8q ボンディングボール(ワイヤのボール部)
8s 下地バンプ(金バンプ)
9 封止樹脂体
10 バンプ電極
11c コア絶縁基板
11f 表側張り合わせ絶縁基板
11s 裏側張り合わせ絶縁基板
12f 表側ソルダレジスト膜
12s 裏側ソルダレジスト膜
14 ダイボンド用ペースト層(接着材層、銀ペースト層)
15 マザーボード
20 RFモジュール(半導体集積回路装置)
21dp デジタルチップ下の第1層デジタル接地プレーン
22ap アナログチップ下の第2層アナログ接地プレーン
22cs 第2層接地プレーンスリット状切欠き部
22dp デジタルチップ下の第2層主デジタル接地プレーン
22ds デジタルチップ下の第2層副デジタル接地プレーン
22dm アナログチップ下の第2層デジタル接地プレーン
23ap アナログチップ下の第3層アナログ接地プレーン
24a 第4層アナログ接地プレーン
24cs 第4層接地プレーンスリット状切欠き部
24d 第4層デジタル接地プレーン
25 貫通ビア
25a 第1、第2、第3および第4層を繋ぐ貫通ビア
25b 第1および第4層を繋ぐ貫通ビア
25c 第1および第3層を繋ぐ貫通ビア
25d 第1、第2および第4層を繋ぐ貫通ビア
25e 第2および第4層を繋ぐ貫通ビア
26 外部接続ランド
27 貫通ビアホール
28 貫通ビアホール内メッキ銅膜
29x1 第2および第4のパッドを貫く直線
29x2 第5および第7のパッドを貫く直線
29x3 第1および第3のパッドを貫く直線
29yd デジタルチップ上の差動入力パッドを貫く直線
29ym 混合信号チップ上の差動入力パッドを貫く直線
31i 第1層独立配線(またはボンディング用リード)
31p 第1層デジタル接地プレーンからの突出配線
33bm アナログチップ下のDBB用電源プレーン
33id デジタルチップ下のI/O用電源プレーン
33im アナログチップ下のI/O用電源プレーン
33dd デジタルチップ下のデジタル復調回路用電源プレーン
40a LNA用信号パッド
50 両面銅張絶縁コア基板
52f 内側表面銅板
52s 内側裏面銅板
53f 外側表面銅板
53s 外側裏面銅板
54 ボンディング開口
ABB アナログベースバンド処理回路領域
ADC アナログデジタルコンバータ回路領域
AT アンテナ
BD 入力バッファ回路領域
BM 出力バッファ回路領域
CD N+型ディープウエルコンタクト領域
CN N+型コンタクト領域
CP P+型コンタクト領域
D1 差動伝送線対内距離
D2 差動伝送線対間距離
D3 ワイヤ長さ
DBB デジタルベースバンド処理回路領域
DC デジタル系回路群
DIB 差動入力バッファ
DM OFDM復調回路領域(デジタル復調回路領域)
DOB 差動出力バッファ
DWn ディープNウエル領域
G ゲート電極
GC マザーボード上の共通接地面
GR P+型ガードリング領域
GRa アナログベースバンド処理回路領域周辺ガードリング
GRb デジタルベースバンド回路周辺ガードリング
GRc アナログデジタルコンバータ回路領域周辺ガードリング
GRd デジタル復調回路領域周辺ガードリング
GRi 入力バッファ回路領域周辺ガードリング
GRm ミクサ回路領域周辺ガードリング
GRl ローノイズアンプ回路領域周辺ガードリング
GRo 出力バッファ回路領域周辺ガードリング
GRp PLL回路領域周辺ガードリング
L1 インタポーザ内の第1層配線層(表面配線層)
L2 インタポーザ内の第2層配線層(表面側内部配線層)
L3 インタポーザ内の第3層配線層(裏面側内部配線層)
L4 インタポーザ内の第4層配線層(裏面配線層)
LNA ローノイズアンプ回路領域
LRa LNA用リニア電圧レギュレータ
LRc ADC回路用リニア電圧レギュレータ
LRd デジタル系回路用リニア電圧レギュレータ
LRp PLL回路用リニア電圧レギュレータ
Ls 経路上のインダクタンス成分(寄生インダクタンス)
MIX ミクサ回路領域
MR 終端抵抗
PLL PLL回路領域
PS1、PS2,PS3,PS7,PS8 ペア伝送線路
Qn Nチャネル型MOSFET
Qp Pチャネル型MOSFET
R1 チップ間切り出し領域
Rs 経路上の抵抗成分(寄生抵抗)
SDn N+型ソースドレイン領域
SDp P+型ソースドレイン領域
SL スパイラルインダクタ
SPT シリアル−パラレル変換回路
SR シールリング
S+ 差動信号線対の正側信号線
S− 差動信号線対の反転信号線
Td デジタルチップの半導体基板厚さ
Tm 混合信号チップの半導体基板厚さ
VCO 電圧制御発振回路領域
Vdpa インタポーザ下面のLNA用電源ランド
Vdpc インタポーザ下面のADC用電源ランド
Vdpd インタポーザ下面のデジタルベースバンド用電源ランド
Vdpi インタポーザ下面のI/O用電源ランド
Vdpm インタポーザ下面のデジタル復調回路用電源ランド
Vdpp インタポーザ下面のPLL回路用電源ランド
Vgpa インタポーザ下面のアナログ用接地ランド
Vgpb インタポーザ下面のガードバンド用接地ランド
Vgpd インタポーザ下面のデジタル用接地ランド
Vgps インタポーザ下面のシールリング用接地ランド
Vrpa インタポーザ下面のLNA回路周辺ガードリング用接地ランド
Vrpc インタポーザ下面のADC回路周辺ガードリング用接地ランド
Vrpd インタポーザ下面のデジタルベースバンド回路周辺ガードリング用接地ランド
Vrpi インタポーザ下面の入力バッファ回路周辺ガードリング用接地ランド
Vrpm インタポーザ下面のデジタル復調回路周辺ガードリング用接地ランド
Vrpo インタポーザ下面の出力バッファ回路周辺ガードリング用接地ランド
Vrpp インタポーザ下面のPLL回路周辺ガードリング用接地ランド
Vspa インタポーザ下面のアンテナ用ランド
WN N型ウエル領域
WP P型ウエル領域
Claims (15)
- 以下を含む半導体集積回路装置:
(a)チップ搭載面および外部ランド配置面を有する有機系多層配線基板;
(b)前記チップ搭載面上に搭載され、アナログ回路領域および第1のデジタル回路領域を有する第1の半導体チップ;
(c)前記チップ搭載面上に搭載され、第2のデジタル回路領域を有する第2の半導体チップ;
(d)前記第1の半導体チップおよび前記第2の半導体チップのそれぞれの表面上の複数の端子間を相互に接続する複数のボンディングワイヤ、
ここで、前記第1の半導体チップの厚さは、前記第2の半導体チップの厚さよりも薄く、
前記第1の半導体チップ上の前記複数の端子は、前記第1の半導体チップの一辺に沿って設けられており、
前記第2の半導体チップ上の前記複数の端子は、前記第1の半導体チップの前記一辺に隣接する前記第2の半導体チップの一辺に沿って設けられており、
前記複数のボンディングワイヤは、複数の相互に隣接するワイヤ対を含み、これらの隣接ワイヤ対は、小振幅差動信号を伝送する複数のペア伝送線路を構成している。 - 請求項1に記載の半導体集積回路装置において、各ペア伝送線路の一端には前記第1の半導体チップ上に設けられた第1の終端抵抗が接続されており、他端には前記第2の半導体チップ上に設けられた第2の終端抵抗が接続されている。
- 請求項2に記載の半導体集積回路装置において、各ペア伝送線路を構成する正側信号線と反転信号線は、ほぼ同じ長さであり、ほぼ平行である。
- 請求項3に記載の半導体集積回路装置において、前記複数のボンディングワイヤは、同一径の金線である。
- 請求項4に記載の半導体集積回路装置において、各ペア伝送線路を構成する正側信号線と反転信号線の間の距離、および、前記複数のペア伝送線路の間の距離は、ほぼ同一である。
- 請求項5に記載の半導体集積回路装置において、第1の終端抵抗および第2の終端抵抗は、ポリサイド抵抗である。
- 請求項6に記載の半導体集積回路装置において、前記第1の半導体チップの半導体基板は、P型単結晶半導体シリコン基板であって、その基板内構造は、非エピタキシャル基板型バルクCMOS構造である。
- 請求項7に記載の半導体集積回路装置において、前記有機系多層配線基板は、以下を含む:
(a1)表面側に設けられた表面配線層;
(a2)裏面側に設けられた裏面配線層;
(a3)前記表面配線層と前記裏面配線層の間に設けられた表面側内部配線層;
(a4)前記表面配線層と前記裏面配線層の間であって、前記表面側内部配線層と比較して、前記裏面配線層に近い側に設けられた裏面側内部配線層;
(a5)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の一方に設けられた第1のアナログ回路用内層基準電圧プレーン;
(a6)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記一方に設けられ、前記第1のアナログ回路用内層基準電圧プレーンと平面幾何学的に分離された第1のデジタル回路用内層基準電圧プレーン。 - 請求項8に記載の半導体集積回路装置において、前記第1の半導体チップは、以下を含む:
(b1)前記アナログ回路領域内に設けられたローノイズアンプ領域;
(b2)前記アナログ回路領域内に、前記ローノイズアンプ領域とは別に設けられた複数のアナログ要素回路領域;
(b3)前記ローノイズアンプ領域のためのローノイズアンプ領域用基準電圧端子;
(b4)各アナログ要素回路領域のためのアナログ要素回路領域用基準電圧端子、
ここで、前記ローノイズアンプ領域用基準電圧端子と各アナログ要素回路領域用基準電圧端子は、前記裏面配線層に設けられたアナログ回路用裏面基準電圧プレーンを介して、最短相互接続されている。 - 請求項9に記載の半導体集積回路装置において、各アナログ要素回路領域用基準電圧端子は、前記第1のアナログ回路用内層基準電圧プレーンを介して最短相互接続されている。
- 請求項10に記載の半導体集積回路装置において、前記表面配線層は、以下を含む:
(a1−1)前記ローノイズアンプ領域用基準電圧端子とボンディングワイヤにより接続されたローノイズアンプ領域用基準電圧配線;
(a1−2)ローノイズアンプ領域用電源端子とボンディングワイヤにより接続されたローノイズアンプ領域用電源配線;
(a1−3)ローノイズアンプ領域用信号端子とボンディングワイヤにより接続されたローノイズアンプ領域用信号配線、
ここで、前記第1のアナログ回路用内層基準電圧プレーンは、これらとオーバラップする部分に於いて、これらを一体的に包括する切り欠き部を有する。 - 請求項11に記載の半導体集積回路装置において、更に、以下を含む:
(e)前記第1の半導体チップ上に設けられた第1のデジタル回路領域用基準電圧端子;
(f)前記第2の半導体チップ上に設けられた第2のデジタル回路領域用基準電圧端子;
(g)前記裏面配線層に設けられたデジタル回路用裏面基準電圧プレーン、
ここで、前記第1のデジタル回路領域用基準電圧端子と前記第2のデジタル回路領域用基準電圧端子は、前記デジタル回路用裏面基準電圧プレーンを介して、最短相互接続されている。 - 請求項12に記載の半導体集積回路装置において、前記第1のデジタル回路領域は、以下を含む:
(b5)デジタルベースバンド処理回路領域;
(b6)前記デジタルベースバンド処理回路領域からの信号を、前記第1の半導体チップの外部へ差動出力するための差動出力バッファ回路領域、
更に、前記表面側内部配線層および前記裏面側内部配線層の他方は、以下を含む:
(a5−1)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられたデジタルベースバンド処理回路領域用内層電源プレーン;
(a5−2)前記第1の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記デジタルベースバンド処理回路領域用内層電源プレーンと平面幾何学的に分離された差動出力バッファ回路領域用内層電源プレーン。 - 請求項13に記載の半導体集積回路装置において、前記第2のデジタル回路領域は、以下を含む:
(b7)デジタル復調回路領域;
(b8)前記第2の半導体チップの外部からの差動信号を受けて、それを前記デジタル復調回路領域に送出するための差動入力バッファ回路領域、
前記表面側内部配線層および前記裏面側内部配線層の前記他方は、以下を含む:
(a5−3)前記第2の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられた差動入力バッファ回路領域用内層電源プレーン;
(a5−4)前記第2の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記差動入力バッファ回路領域用内層電源プレーンと平面幾何学的に分離されたデジタル復調回路用電源プレーン。 - 請求項14に記載の半導体集積回路装置において、前記第1の半導体チップは、以下を含む:
(b9)前記アナログ回路領域および前記第1のデジタル回路領域間を分離するように設けられたガードバンド;
(b10)前記ローノイズアンプ領域の周辺を取り囲むように設けられたガードリング、
ここで、前記ガードバンドおよび前記ガードリングは、それぞれ前記ローノイズアンプ領域用基準電圧端子と異なる基準電圧端子であって、相互に異なる基準電圧端子に電気的に接続されている。
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