JP6076068B2 - 半導体集積回路装置 - Google Patents

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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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Description

本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、アナログ回路領域とデジタル回路領域を有する半導体集積回路装置に適用することができるものである。
日本特開２００１−２６７４９１号公報（特許文献１）または、これに対応する米国特許公開２００２−２４１２５号公報（特許文献２）は、半導体チップの表面に複数の半導体チップを横に並べてフリップチップボンディングしたマルチチップパッケージに関するものである。そこには、フリップチップボンディング用コレットと、先にボンディングされたチップが干渉しないように、フリップチップボンディングする半導体チップを薄い順にダイボンディングする技術が開示されている。
日本特開２００８−２５１７３１号公報（特許文献３）または、これに対応する米国特許第８０１８０４８号公報（特許文献４）は、複数の半導体チップを横に並べてダイボンディングする樹脂封止型マルチチップパッケージに関するものである。そこには、パッケージの湾曲を防止するために、パッケージの中央部に、最も厚みの厚い半導体チップを搭載する技術が開示されている。
日本特開２００４−３５６３８２号公報（特許文献５）は、リードフレーム上に複数の半導体チップを横に並べてダイボンディングし、チップ間を相互にボンディングワイヤで接続した樹脂封止型マルチチップパッケージに関するものである。そこには、ワイヤ流れ等を防止するために、厚い方の半導体チップをボールボンディングで接続し、薄い方の半導体チップをウエッジボンディングで接続する技術が開示されている。
日本特開２０１２−１６９４１７号公報（特許文献６）は、リードフレームを用いて複数の半導体チップを横に並べてダイボンディングし、チップ間を相互にボンディングワイヤで接続した高周波用樹脂封止型マルチチップパッケージに関するものである。そこには、高周波側の半導体チップの厚さを、機械的強度を確保するために、他の半導体チップよりの厚くする技術が開示されている。
日本特開平９−２２３７０５号公報（特許文献７）は、ダイパッド上にアナログ回路領域とデジタル回路領域を有する半導体チップを搭載した樹脂封止型パッケージに関するものである。そこには、アナログ回路領域下のダイパッドとデジタル回路領域下のダイパッドを分離する技術が開示されている。
国際公開第２００３／３４６１号パンフレット（特許文献８）は、アナログ回路領域とデジタル回路領域を有する半導体チップのレイアウト等に関するものである。そこには、デジタル回路領域からアナログ回路領域への雑音の伝播を防止するためにウエル構造、ガードリング等により、相互間を分離する技術が開示されている。
特開２００１−２６７４９１号公報 米国特許公開２００２−２４１２５号公報 特開２００８−２５１７３１号公報 米国特許第８０１８０４８号公報 特開２００４−３５６３８２号公報 特開２０１２−１６９４１７号公報 特開平９−２２３７０５号公報 国際公開第２００３／３４６１号パンフレット
ＲＦアナログ回路領域とデジタル回路領域を有する第１の半導体チップと、デジタル回路領域を有する第２の半導体チップを有機系多層配線基板上に平面配置し、相互に、ボンディングワイヤで接続したマルチチップパッケージにおいては、種々の経路を介して、各種のデジタル回路領域から種々の経路を介して、ＲＦアナログ回路領域への雑音の伝播が問題となることが明らかとなった。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、ＲＦアナログ回路領域とデジタル回路領域を有する第１の半導体チップと、デジタル回路領域を有する第２の半導体チップを有機系多層配線基板上に平面配置し、相互に、ボンディングワイヤで接続したマルチチップパッケージにおいて、第１の半導体チップを第２の半導体チップよりも薄くするものである。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、前記本願の一実施の形態によれば、デジタル回路領域からＲＦアナログ回路領域への雑音の伝播を低減することができる。
本願の一実施の形態の半導体集積回路装置におけるデバイス構造等を説明するためのＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の模式上面図（見やすいように封止樹脂を取り除いている）である。 図１のＹ−Ｙ’断面の模式断面図である。 図１および図２の混合信号チップ２ｍ（Ｍｉｘｅｄ Ｓｉｇｎａｌ Ｃｈｉｐ）の模式上面図である。 図３のローノイズアンプ回路領域ＬＮＡおよび、その周辺の半導体基板内の各領域の電位関係を説明するための模式断面図である。 図３のスパイラルインダクタＳＬの一例を示すチップ局所平面図である。 図１および図２のデジタルチップ２ｄ（Ｄｉｇｉｔａｌ Ｃｈｉｐ）の模式上面図である。 図６のＯＦＤＭ復調回路領域ＤＭおよび、その周辺の半導体基板内の各領域の電位関係を説明するための模式断面図である。 図１および図２の混合信号チップ２ｍおよびデジタルチップ２ｄ間のＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）の模式的回路図である。 図１および図２のＲＦモジュール２０内の大域的接続構造を説明するための全体模式等価回路図である。 図９のＲＦモジュール２０とマザーボード１５との実装状態における電源供給および接地の関係を説明するためのＲＦモジュール２０およびマザーボード１５の模式断面配線図である。 図１および図２のインターポーザ３の各層の各種プレーン、ランド、貫通ビア、配線パターン等を説明するための全体上面図である。 図１１のＡ−Ａ’断面に対応するＲＦモジュール２０の模式断面図である。 図１１の混合信号チップ２ｍの下端近傍の拡大上面図である。 図１３のＢ−Ｂ’ 断面に対応するＲＦモジュール２０の模式断面図である。 図１１の混合信号チップ２ｍの上端左側コーナ部近傍の拡大上面図である。 図１５のＣ−Ｃ’断面に対応するＲＦモジュール２０の模式断面図である。 図１１の混合信号チップ２ｍとデジタルチップ２ｄの間の領域およびその近傍の拡大上面図である。 図１７のＤ−Ｄ’断面に対応するＲＦモジュール２０の模式断面図である。 図１７のＥ−Ｅ’断面に対応するＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（両面銅張ガラスエポキシコア基板準備工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（第２層配線層Ｌ２および第３層配線層Ｌ３加工工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（表側張り合わせ絶縁基板１１ｆ、裏側張り合わせ絶縁基板１１ｓ、外側表面銅板５３ｆおよび外側裏面銅板５３ｓ積層工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（貫通ビアホール形成工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（貫通ビアホールメッキ工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（外側表面銅板５３ｆおよび外側裏面銅板５３ｓ加工工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（表側ソルダレジスト膜１２ｆおよび裏側ソルダレジスト膜１２ｓ成膜＆加工工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（ダイボンド用ペースト層１４形成およびダイボンディング工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（ワイヤボンディング工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（樹脂封止工程）のＲＦモジュール２０の模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインを説明するための図２にほぼ対応する図１のＹ−Ｙ’断面の模式断面等説明図である。 本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴を説明するためのＲＦモジュール２０の模式断面図である。
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
１．以下を含む半導体集積回路装置：
（ａ）チップ搭載面および外部ランド配置面を有する有機系多層配線基板；
（ｂ）前記チップ搭載面上に搭載され、アナログ回路領域および第１のデジタル回路領域を有する第１の半導体チップ；
（ｃ）前記チップ搭載面上に搭載され、第２のデジタル回路領域を有する第２の半導体チップ；
（ｄ）前記第１の半導体チップおよび前記第２の半導体チップのそれぞれの表面上の複数の端子間を相互に接続する複数のボンディングワイヤ、
ここで、前記第１の半導体チップの厚さは、前記第２の半導体チップの厚さよりも薄い。
２．前記項１の半導体集積回路装置において、前記第１の半導体チップの半導体基板は、Ｐ型単結晶半導体シリコン基板であって、その基板内構造は、非エピタキシャル基板型バルクＣＭＯＳ構造である。
３．前記項１または２の半導体集積回路装置において、前記有機系多層配線基板は、以下を含む：
（ａ１）表面側に設けられた表面配線層；
（ａ２）裏面側に設けられた裏面配線層；
（ａ３）前記表面配線層と前記裏面配線層の間に設けられた表面側内部配線層；
（ａ４）前記表面配線層と前記裏面配線層の間であって、前記表面側内部配線層と比較して、前記裏面配線層に近い側に設けられた裏面側内部配線層；
（ａ５）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の一方に設けられた第１のアナログ回路用内層基準電圧プレーン；
（ａ６）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記一方に設けられ、前記第１のアナログ回路用内層基準電圧プレーンと平面幾何学的に分離された第１のデジタル回路用内層基準電圧プレーン。
４．前記項１から３のいずれか一つの半導体集積回路装置において、前記第１の半導体チップは、以下を含む：
（ｂ１）前記アナログ回路領域内に設けられたローノイズアンプ領域；
（ｂ２）前記アナログ回路領域内に、前記ローノイズアンプ領域とは別に設けられた複数のアナログ要素回路領域；
（ｂ３）前記ローノイズアンプ領域のためのローノイズアンプ領域用基準電圧端子；
（ｂ４）各アナログ要素回路領域のためのアナログ要素回路領域用基準電圧端子、
ここで、前記ローノイズアンプ領域用基準電圧端子と各アナログ要素回路領域用基準電圧端子は、前記裏面配線層に設けられたアナログ回路用裏面基準電圧プレーンを介して、最短相互接続されている。
５．前記項４の半導体集積回路装置において、各アナログ要素回路領域用基準電圧端子は、前記第１のアナログ回路用内層基準電圧プレーンを介して最短相互接続されている。
６．前記項４または５の半導体集積回路装置において、前記表面配線層は、以下を含む：
（ａ１−１）前記ローノイズアンプ領域用基準電圧端子とボンディングワイヤにより接続されたローノイズアンプ領域用基準電圧配線；
（ａ１−２）ローノイズアンプ領域用電源端子とボンディングワイヤにより接続されたローノイズアンプ領域用電源配線；
（ａ１−３）ローノイズアンプ領域用信号端子とボンディングワイヤにより接続されたローノイズアンプ領域用信号配線、
ここで、前記第１のアナログ回路用内層基準電圧プレーンは、これらとオーバラップする部分に於いて、これらを一体的に包括する切り欠き部を有する。
７．前記項１から６のいずれか一つの半導体集積回路装置において、更に、以下を含む：
（ｅ）前記第１の半導体チップ上に設けられた第１のデジタル回路領域用基準電圧端子；
（ｆ）前記第２の半導体チップ上に設けられた第２のデジタル回路領域用基準電圧端子；
（ｇ）前記裏面配線層に設けられたデジタル回路用裏面基準電圧プレーン、
ここで、前記第１のデジタル回路領域用基準電圧端子と前記第２のデジタル回路領域用基準電圧端子は、前記デジタル回路用裏面基準電圧プレーンを介して、最短相互接続されている。
８．前記項３から７のいずれか一つの半導体集積回路装置において、前記第１のデジタル回路領域は、以下を含む：
（ｂ５）デジタルベースバンド処理回路領域；
（ｂ６）前記デジタルベースバンド処理回路領域からの信号を、前記第１の半導体チップの外部へ差動出力するための差動出力バッファ回路領域、
更に、前記表面側内部配線層および前記裏面側内部配線層の他方は、以下を含む：
（ａ５−１）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられたデジタルベースバンド処理回路領域用内層電源プレーン；
（ａ５−２）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記デジタルベースバンド処理回路領域用内層電源プレーンと平面幾何学的に分離された差動出力バッファ回路領域用内層電源プレーン。
９．前記項３から８のいずれか一つの半導体集積回路装置において、前記第２のデジタル回路領域は、以下を含む：
（ｂ７）デジタル復調回路領域；
（ｂ８）前記第２の半導体チップの外部からの差動信号を受けて、それを前記デジタル復調回路領域に送出するための差動入力バッファ回路領域、
前記表面側内部配線層および前記裏面側内部配線層の前記他方は、以下を含む：
（ａ５−３）前記第２の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられた差動入力バッファ回路領域用内層電源プレーン；
（ａ５−４）前記第２の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記差動入力バッファ回路領域用内層電源プレーンと平面幾何学的に分離されたデジタル復調回路用電源プレーン。
１０．前記項４から９のいずれか一つの半導体集積回路装置において、前記第１の半導体チップは、以下を含む：
（ｂ９）前記アナログ回路領域および前記第１のデジタル回路領域間を分離するように設けられたガードバンド；
（ｂ１０）前記ローノイズアンプ領域の周辺を取り囲むように設けられたガードリング、
ここで、前記ガードバンドおよび前記ガードリングは、それぞれ前記ローノイズアンプ領域用基準電圧端子と異なる基準電圧端子であって、相互に異なる基準電圧端子に電気的に接続されている。
次に、本願において開示される代表的な実施の形態についてその他の概要を説明する。
１１．以下を含む半導体集積回路装置：
（ａ）チップ搭載面および外部ランド配置面を有する有機系多層配線基板；
（ｂ）前記チップ搭載面上に搭載されたアナログＲＦ信号処理半導体チップ；
（ｃ）前記チップ搭載面上に搭載されたデジタル信号処理半導体チップ；
（ｄ）前記アナログＲＦ信号処理半導体チップの表面側に設けられたアナログ回路領域および第１のデジタル回路領域；
（ｅ）前記デジタル信号処理半導体チップの表面側に設けられた第２のデジタル回路領域；
（ｆ）前記アナログＲＦ信号処理半導体チップの前記表面側に設けられ、第１の差動デジタル信号対の内の一方の信号を送り出すための第１のボンディングパッド；
（ｇ）前記アナログＲＦ信号処理半導体チップの前記表面側に設けられ、第１の差動デジタル信号対の内の他方の信号を送り出すために、前記第１のボンディングパッドに近接して設けられた第２のボンディングパッド；
（ｈ）前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第１の差動デジタル信号対の内の前記一方の信号を受け取るための第３のボンディングパッド；
（ｉ）前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第１の差動デジタル信号対の内の前記他方の信号を受け取るために、前記第３のボンディングパッドに近接して設けられた第４のボンディングパッド；
（ｊ）前記第１のボンディングパッドと前記第３のボンディングパッド間を相互に接続する第１のボンディングワイヤ；
（ｋ）前記第２のボンディングパッドと前記第４のボンディングパッド間を相互に接続する第２のボンディングワイヤ。
１２．前記項１１の半導体集積回路装置において、更に以下を含む：
（ｌ）前記アナログＲＦ信号処理半導体チップの前記表面側に設けられ、第２の差動デジタル信号対の内の前記一方の信号を送り出すための第５のボンディングパッド；
（ｍ）前記アナログＲＦ信号処理半導体チップの前記表面側に設けられ、前記第２の差動デジタル信号対の内の前記他方の信号を送り出すために、前記第５のボンディングパッドに近接して設けられた第６のボンディングパッド；
（ｎ）前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第２の差動デジタル信号対の内の前記一方の信号を受け取るための第７のボンディングパッド；
（ｏ）前記デジタル信号処理半導体チップの前記表面側に設けられ、前記第２の差動デジタル信号対の内の前記他方の信号を受け取るために、前記第７のボンディングパッドに近接して設けられた第８のボンディングパッド；
（ｐ）前記第５のボンディングパッドと前記第７のボンディングパッド間を相互に接続する第３のボンディングワイヤ；
（ｑ）前記第６のボンディングパッドと前記第８のボンディングパッド間を相互に接続する第４のボンディングワイヤ。
１３．前記項１１または１２の半導体集積回路装置において、前記第１のボンディングパッドと前記第２のボンディングパッド間の距離は、前記第３のボンディングパッドと前記第４のボンディングパッド間の距離とほぼ等しい。
１４．前記項１２または１３の半導体集積回路装置において、前記第５のボンディングパッドと前記第６のボンディングパッド間の距離は、前記第７のボンディングパッドと前記第８のボンディングパッド間の距離とほぼ等しい。
１５．前記項１２から１４のいずれか一つの半導体集積回路装置において、前記第２のボンディングパッドと前記第４のボンディングパッドとを結ぶ直線は、平面的に見て、前記第５のボンディングパッドと前記第７のボンディングパッドとを結ぶ直線とほぼ平行にされている。
１６．前記項１２から１５のいずれか一つの半導体集積回路装置において、前記第２のボンディングパッドは、前記第５のボンディングパッドに隣接しており、前記第４のボンディングパッドは、前記第７のボンディングパッドに隣接している。
１７．前記項１１から１６のいずれか一つの半導体集積回路装置において、前記第３のボンディングパッドと前記第４のボンディングパッド間は、前記デジタル信号処理半導体チップ内に内蔵された第１の終端抵抗によって、終端されている。
１８．前記項１７の半導体集積回路装置において、前記第１の終端抵抗は、サリサイド抵抗である。
１９．前記項１２から１６のいずれか一つの半導体集積回路装置において、前記第７のボンディングパッドと前記第８のボンディングパッド間は、前記デジタル信号処理半導体チップ内に内蔵された第２の終端抵抗によって、終端されている。
２０．前記項１９の半導体集積回路装置において、前記第２の終端抵抗は、サリサイド抵抗である。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。同様に、たとえば、完全な直交からの１０度程度のずれは、直交に属する。
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
６．本願に於いて、ウエハまたはチップの半導体基板構造について、「非エピタキシャル基板型バルクＣＭＯＳ構造」とは、以下のものを言う。「非エピタキシャル基板型」と「バルクＣＭＯＳ構造」に分けて説明する。すなわち、「非エピタキシャル基板型」とは、比較的低抵抗の半導体基板（「低抵抗基板部」という）上の全面に比較的高抵抗のエピタキシャル層を形成した、いわゆる「エピタキシャル基板」を使用せず、低抵抗基板部と比較して高抵抗の半導体基板に直接、各種のドープ領域を形成する標準的なＣＭＯＳデバイスの基板構造を言う。一方、「バルクＣＭＯＳ構造」の部分は、ＳＯＩ基板等の特殊な構造ではないことを示している。
また、各チップ上の端子に関するインタポーザまたはマザーボード上の接続関係に関して、「特定のプレーンを介して最短相互接続されている」とは、注目する二つの端子を繋ぎ、当該特定のプレーンを経由する最短経路が、全ての経路のうち、最も短いものであることを言う。ただし、当該、チップの基板を経由する経路を除く。
更に、「ガードリング」とは、Ｐ型半導体基板を例にとると、特定の回路領域に対応する半導体基板表面に形成されたＰ＋不純物領域であって、当該特定の回路領域を取り囲むようにリング状の形状を有するものを言う。
一方、「ガードバンド」とは、構造的には、「ガードリング」とほぼ同じであるが、平面形状がリング状でないものを言う。また、「ガードリング」の一部を指していうことがある。
なお、「シールリング」とは、半導体チップの外端部を壁状に覆う平面的にリング状シール構造であって、一般に、半導体基板表面のガードリング同様の構造と、半導体基板上の配線層を積み重ねたメタル構造等からなり、外部からの水分等の浸入を防止することや、機械的衝撃を防ぐことを主な目的とする。通常、シールリングは、いずれかの基準電位に接続されている。
また、「ＲＦフロントエンドモジュール（Ｆｒｏｎｔ−Ｅｎｄ Ｍｏｄｕｌｅ）」とは、たとえば、ＢＧＡ、ＱＦＰ等のパッケージ形式を有し、少なくとも、内部に受信用の回路であって、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ），ミクサ（Ｍｉｘｅｒ）、局所発振回路、フィルタ、復調回路（復調回路の一部を含む）等を有するものを言う。
更に、「アナログＲＦ信号処理半導体チップ」とは、アナログＲＦ信号処理を主要な機能のうちの一つとする半導体チップであり、他にデジタル信号処理を他の主要な機能のうちの一つとしてもよい。
同様に、「デジタル信号処理半導体チップ」とは、デジタル信号処理を主要な機能のうちの一つとする半導体チップであり、他にアナログＲＦ信号処理やその他のアナログ信号処理を他の主要な機能のうちの一つとしてもよい。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
なお、ＲＦ受信装置で使用するトラッキングフィルタ（Ｔｒａｃｋｉｎｇ Ｆｉｌｔｅｒ）等について記載した公開された特許出願としては、たとえば日本特表２０１１−５０８４８６号または、これに対応する国際公開第２００９／７６５６２号パンフレットがある。また、半導体チップ周辺部のシールリング（Ｓｅａｌ Ｒｉｎｇ）等について記載した公開された特許出願としては、たとえば日本特開２０１２−２０４６３０号がある。
１．本願の一実施の形態の半導体集積回路装置におけるデバイス構造等の説明（主に図１から図１９）
以下では、一例として、ＶＨＦ帯およびＵＨＦをカバーする広帯域のＴＶ受像機を例にとり具体的に説明するが、ＲＦ領域における送受信機、電話機、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）機器、その他の無線通信機器、電力通信装置等に適用できることは言うまでもない。
なお、ここではＲＦ領域における応用を中心に説明するが、ＲＦ領域以外の複数のチップを集積したデバイス、および、ＲＦ領域およびＲＦ領域以外の単一のチップを搭載したデバイスにも適用できることは言うまでもない。
図１は本願の一実施の形態の半導体集積回路装置におけるデバイス構造等を説明するためのＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の模式上面図（見やすいように封止樹脂を取り除いている）である。図２は図１のＹ−Ｙ’断面の模式断面図である。図３は図１および図２の混合信号チップ２ｍ（Ｍｉｘｅｄ Ｓｉｇｎａｌ Ｃｈｉｐ）の模式上面図である。図４は図３のローノイズアンプ回路領域ＬＮＡおよび、その周辺の半導体基板内の各領域の電位関係を説明するための模式断面図である。図５は図３のスパイラルインダクタＳＬの一例を示すチップ局所平面図である。図６は図１および図２のデジタルチップ２ｄ（Ｄｉｇｉｔａｌ Ｃｈｉｐ）の模式上面図である。図７は図６のＯＦＤＭ復調回路領域ＤＭおよび、その周辺の半導体基板内の各領域の電位関係を説明するための模式断面図である。図８は図１および図２の混合信号チップ２ｍおよびデジタルチップ２ｄ間のＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）の模式的回路図である。図９は図１および図２のＲＦモジュール２０内の大域的接続構造を説明するための全体模式等価回路図である。図１０は図９のＲＦモジュール２０とマザーボード１５との実装状態における電源供給および接地の関係を説明するためのＲＦモジュール２０およびマザーボード１５の模式断面配線図である。図１１は図１および図２のインタポーザ３の各層の各種プレーン、ランド、貫通ビア、配線パターン等を説明するための全体上面図である。図１２は図１１のＡ−Ａ’断面に対応するＲＦモジュール２０の模式断面図である。図１３は図１１の混合信号チップ２ｍの下端近傍の拡大上面図である。図１４は図１３のＢ−Ｂ’ 断面に対応するＲＦモジュール２０の模式断面図である。図１５は図１１の混合信号チップ２ｍの上端左側コーナ部近傍の拡大上面図である。図１６は図１５のＣ−Ｃ’断面に対応するＲＦモジュール２０の模式断面図である。図１７は図１１の混合信号チップ２ｍとデジタルチップ２ｄの間の領域およびその近傍の拡大上面図である。図１８は図１７のＤ−Ｄ’断面に対応するＲＦモジュール２０の模式断面図である。図１９は図１７のＥ−Ｅ’断面に対応するＲＦモジュール２０の模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるデバイス構造等を説明する。
（１）基本的デバイス構造の説明（主に図１および図２）：
図１および図２に示すように、ＲＦモジュール２０（半導体集積回路装置）は、主要な構成要素として、インタポーザ３（有機系多層配線基板）を有している。インタポーザ３の外部接続ランド配置面３ｐには、多数のバンプ電極１０（たとえば、鉛フリー半田バンプ電極等）が設けられている。
一方、インタポーザ３のチップ搭載面３ｍには、たとえば、銀ペースト層等のダイボンド用ペースト層１４（接着材層）を介して、混合信号チップ２ｍ（第１の半導体チップ）およびデジタル半導体チップ２ｄ（復調チップ、第２の半導体チップ）等がダイボンディングされている。インタポーザ３の厚さは、たとえば、３１０マイクロメートル程度であり、混合信号チップ２ｍの厚さは、たとえば、２００マイクロメートル程度であり、デジタル半導体チップ２ｄの厚さは、たとえば、３００マイクロメートル程度である。
混合信号チップ２ｍの表面２ａ（デバイス形成面）側には、アナログ回路領域５および第１のデジタル経路領域６ｆが設けられている。一方、デジタル半導体チップ２ｄの表面２ａ（デバイス形成面）側には、第２のデジタル回路領域６ｓが設けられている。なお、混合信号チップ２ｍは、たとえば、９０ｎｍテクノロジノードに属するものであり、デジタル半導体チップ２ｄは、５５ｎｍテクノロジノードに属するものである。ここで、混合信号チップ２ｍおよびデジタル半導体チップ２ｄは、このようなテクノロジノードに属するものである必要はなく、同一のテクノロジノードに属するものでもよい。また、５５ｎｍテクノロジノードよりも微細なテクノロジノードに属するものでも、９０ｎｍテクノロジノードよりも、大きなテクノロジノードに属するものでもよい。
この例に於いては、混合信号チップ２ｍおよびデジタル半導体チップ２ｄの配線層の構成は、銅埋め込み配線層が６層であり、アルミニウム系パッド層１層である。各チップの配線層構造は任意であり、同一構造である必要はない。混合信号チップ２ｍおよびデジタル半導体チップ２ｄの回路構成は、基本的にＣＭＯＳ（ＣＭＩＳ）回路を中心としている。混合信号チップ２ｍおよびデジタル半導体チップ２ｄの基板構造は、非エピタキシャル基板型バルクＣＭＯＳ構造であるが、その他の構造であっても良い。しかし、非エピタキシャル基板型バルクＣＭＯＳ構造が基本的にコスト面で最も有利である。また、この例に於いては、混合信号チップ２ｍは、３重ウエル構造を採用しているが、デジタル半導体チップ２ｄは、３重ウエル構造を採用していない。これは、混合信号チップ２ｍでは、デジタルノイズが問題となるが、デジタル半導体チップ２ｄでは、問題とならないからである。デジタル半導体チップ２ｄでは、集積度の上げやすい非３重ウエル構造が有利であるが、３重ウエル構造を採用しても良いことは言うまでもない。また、混合信号チップ２ｍでも、必要でないときは、非３重ウエル構造とすることができる。
混合信号チップ２ｍの表面２ａには、複数のボンディングパッド７（たとえば、アルミニウム系ボンディングパッド）が設けられており、その一部は、インタポーザ３の表面３ｍ上のリード（第１層独立配線３１ｉ）とボンディングワイヤ８ａ（たとえば、金ワイヤ）を介して相互接続（チップ外相互接続）されている。なお、実際には、２チップの辺が隣接する部分には、他のボンディングパッドもあるが（図１３又は図１７を参照）、ここでは、２チップを結ぶ特定の一群のボンディングパッド群のみを表示している。
同様に、デジタル半導体チップ２ｄの表面２ａには、複数のボンディングパッド７（たとえば、アルミニウム系ボンディングパッド）が設けられており、その一部は、インタポーザ３の表面３ｍ上のリードまたは配線とボンディングワイヤ８ｂ（たとえば、金ワイヤ）を介して相互接続されている。
混合信号チップ２ｍの表面２ａ上の他の一部のボンディングパッド７と、デジタル半導体チップ２ｄの表面２ａ上の他の一部のボンディングパッド７とは、ボンディングワイヤ８ｃ（たとえば、金ワイヤ、径は、たとえば、先と同一）を介して直接、相互接続（チップ間相互接続）されている。
更に、インタポーザ３のチップ搭載面３ｍ上には、混合信号チップ２ｍ、デジタル半導体チップ２ｄ、ボンディングワイヤ８（８ａ，８ｂ，８ｃ）等を封止するように、封止樹脂体９が形成されている。
チップ外相互接続およびチップ間相互接続の両方に於いて、たとえば、キャピラリによるボールウエッジボンディングを好適なものとして例示することができる。この例では、第２ボンディング側である混合信号チップ２ｍ側のボンディングパッド７上に、たとえば金スタッドバンプ（Ｇｏｌｄ Ｓｔｕｄ Ｂｕｍｐ）すなわち下地バンプ８ｓを予め形成しておき、その上に、ウエッジボンディングしている。これは必須ではないが、下地バンプ８ｓを形成しておくと、ボンディングダメージの低減に有効であるほか、接続性も向上する。一方、この例に於いては、第１ボンディング側であるデジタル半導体チップ２ｄ側のボンディングパッド７上においては、ボンディングボール８ｑによるボールボンディングとなっている。このようにするのは、必須ではないが、ワイヤとチップとの接触等を回避するために有効である。これは、この例に於いては、デジタル半導体チップ２ｄのチップ厚さ（半導体基板厚さＴｄ）と混合信号チップ２ｍの半導体基板厚さＴｍを比較すると、混合信号チップ２ｍの方が薄くなっていることによる。なお、この例に於いては、デジタル半導体チップ厚さＴｄは、たとえば、３００マイクロメートル程度（範囲としては、１００から４００マイクロメートル程度）であり、混合信号チップ厚さＴｍは、たとえば、２００マイクロメートル程度（範囲としては、５０から３５０マイクロメートル程度）である。このような下限になるのは、塗布系の接着剤（銀ペースト等）をダイボンディングに用いる場合には、デジタル半導体チップ厚さＴｄがあまり薄くなると、銀ペースト等がチップ上面に回り込む虞があるからである。また、チップ自体の強度が不足する等の問題が生じるからである。一方、このような上限になるのは、一方があまりに厚くなると、パッケージの薄型化の要求に反するからである。なお、このような問題がない場合には、両方のチップの厚さをほぼ同一にしてもよい。
ここで、混合信号チップ２ｍおよびデジタル半導体チップ２ｄは、ともに、Ｐ型単結晶半導体シリコン基板上に形成された集積回路チップであって、その基板内構造は、非エピタキシャル基板型バルクＣＭＯＳ構造（「バルクＣＭＯＳ構造」という）を有している。
このように、混合信号チップ厚さＴｍをデジタル半導体チップ厚さＴｄよりも薄くするのは、基板領域を通して、第１のデジタル回路領域６ｆからの雑音（電源変動、基準電圧電位の変動等を含む）が、アナログ回路領域５（特に、図３のローノイズアンプ回路領域ＬＮＡ）に到達しにくくするためである（「デジタル雑音の回避」という）。チップ厚差分、すなわち、デジタル半導体チップ厚さＴｄ−混合信号チップ厚さＴｍは、５０マイクロメートルから２５０マイクロメートル程度の範囲が、最も好適である。このように両チップの厚さに差をつけるのは、ノイズ対策のほか、ワイヤが垂れて、混合信号チップ２ｍとショートするのを防ぐのに有効である。
（２）混合信号半導体チップの構造説明（主に図３から図５）：
このサブセクションでは、サブセクション（１）で説明した混合信号チップ２ｍの詳細を説明する。図３に示すように、混合信号チップ２ｍの半導体チップの表面２ａ（デバイス形成面）の外周部に沿って、シールリングＳＲが設けられている。その内部に、アナログ回路領域５および第１のデジタル回路領域６ｆが設けられており、その間に、これらの間の雑音の伝播を防止するためのガードバンド４が設けられている。
アナログ回路領域５には、たとえば、ローノイズアンプ回路領域ＬＮＡ、ミクサ回路領域ＭＩＸ、電圧制御発振回路領域ＶＣＯを有するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路領域ＰＬＬ、アナログベースバンド処理回路領域ＡＢＢ、アナログデジタルコンバータ回路領域ＡＤＣ等が設けられている。これらをアナログ系要素回路という。
一方、第１のデジタル回路領域６ｆには、デジタルベースバンド処理回路領域ＤＢＢ、出力バッファ回路領域ＢＭ等が設けられている。
ここで、ローノイズアンプ回路領域ＬＮＡは、ＬＮＡ用信号パッド７ｓａからのＲＦアナログ信号を増幅するものであり、ミクサ回路領域ＭＩＸは、ローノイズアンプ回路領域ＬＮＡで増幅されたＲＦアナログ信号をアナログベースバンド信号に変換するものである。入力周波数帯としては、この例では、たとえば、ＶＨＦ帯、ＵＨＦ帯全般に及ぶ非常に広帯域となっている。
ミクサ回路領域ＭＩＸとしては、たとえば、直接変換（Ｄｉｒｅｃｔ Ｃｏｎｖｅｒｓｉｏｎ）方式を好適なものとして例示することができる。なお、ＲＦ受信回路には、バンドパスフィルタが組み込まれているが、この例のような広帯域の受信機では、たとえば、ローノイズアンプ回路領域ＬＮＡまたはミクサ回路領域ＭＩＸに組み込まれて、一体として動作するトラッキングフィルタ（Ｔｒａｃｋｉｎｇ Ｆｉｌｔｅｒ）等を好適なものとして例示することができる。
電圧制御発振回路領域ＶＣＯは、電圧によって発振周波数を制御する局所発信回路であって、ＰＬＬ回路領域ＰＬＬ内に組み込まれて動作し、局所発信信号をミクサ回路領域ＭＩＸに供給する。
アナログベースバンド処理回路領域ＡＢＢは、たとえば、ミクサ回路領域ＭＩＸからの出力信号の中からアナログベースバンド信号のみを選択通過させるローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、利得を自動調整するＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路等から構成されている。
アナログデジタルコンバータ回路領域ＡＤＣは、アナログベースバンド信号をデジタルベースバンド信号に変換するものである。
デジタルベースバンド処理回路領域ＤＢＢは、たとえば、変換されたデジタルベースバンド信号の中なら所望のデジタルベースバンド信号のみを選択するデジタルフィルタ（Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒ）等の機能を有する。デジタルベースバンド処理回路領域ＤＢＢの動作周波数は、たとえば、２６４ＭＨｚ程度である。
出力バッファ回路領域ＢＭは、たとえば、デジタルベースバンド信号をシリアル−パラレル変換して、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式等の差動伝送方式で送出するものである。出力バッファ回路領域ＢＭの動作周波数は、たとえば、２６４ＭＨｚ程度である。
シールリングＳＲは、一般に、その下の半導体基板表面に形成された、それ自身と平面的にほぼ同形のＰ＋型リング状不純物ドープ領域にコンタクトされており、これらの領域を含めて、混合信号チップシールリング用接地パッド７ｇｓｍに接続されている。
アナログ回路領域５を構成する各要素回路領域の周辺は、以下のように、固有の周辺ガードリングで囲まれている。すなわち、ローノイズアンプ回路領域ＬＮＡの周辺は、ローノイズアンプ回路領域周辺ガードリングＧＲｌ、すなわち、半導体基板表面に形成されたＰ＋型リング状不純物ドープ領域に囲まれており、ローノイズアンプ回路領域周辺ガードリングＧＲｌは、たとえば、ＬＮＡ周辺ガードリング用接地パッド７ｒａに接続されている。
同様に、ミクサ回路領域ＭＩＸの周辺は、ミクサ回路領域周辺ガードリングＧＲｍに囲まれており、ミクサ回路領域周辺ガードリングＧＲｍは、たとえば、ミクサ回路周辺ガードリング用接地パッド７ｒｌに接続されている。
また、ＰＬＬ回路領域ＰＬＬの周辺は、ＰＬＬ回路領域周辺ガードリングＧＲｐに囲まれており、ＰＬＬ回路領域周辺ガードリングＧＲｐは、たとえば、ＰＬＬ周辺ガードリング用接地パッド７ｒｐに接続されている。
更に、アナログベースバンド処理回路領域ＡＢＢの周辺は、アナログベースバンド処理回路領域周辺ガードリングＧＲａに囲まれており、アナログベースバンド処理回路領域周辺ガードリングＧＲａは、たとえば、アナログベースバンド処理回路周辺ガードリング用接地パッド７ｒｆに接続されている。
また、アナログデジタルコンバータ回路領域ＡＤＣの周辺は、アナログデジタルコンバータ回路領域周辺ガードリングＧＲｃに囲まれており、アナログデジタルコンバータ回路領域周辺ガードリングＧＲｃは、たとえば、ＡＤＣ周辺ガードリング用接地パッド７ｒｃに接続されている。
第１のデジタル回路領域６ｆを構成する各要素回路領域の周辺は、以下のように、固有の周辺ガードリングで囲まれている。すなわち、デジタルベースバンド処理回路領域ＤＢＢの周辺は、デジタルベースバンド回路周辺ガードリングＧＲｂに囲まれており、デジタルベースバンド回路周辺ガードリングＧＲｂは、デジタルベースバンド処理回路周辺ガードリング用接地パッド７ｒｄに接続されている。
同様に、出力バッファ回路領域ＢＭの周辺は、出力バッファ回路領域周辺ガードリングＧＲｏに囲まれており、出力バッファ回路領域周辺ガードリングＧＲｏは、出力バッファ回路周辺ガードリング用接地パッド７ｒｏに接続されている。
ここでは、個々の要素回路ごとに、ガードリングを設けて、そのガードリングごとに、専用の基準電圧端子を設ける構成を例示した。しかし、端子数に制限があるときは、たとえば、ＬＮＡ周辺ガードリング用接地パッド７ｒａは、専用とし、他のアナログ系の要素回路の周辺ガードリング用接地パッドは一まとめにする一部共通アナログ系要素回路周辺ガードリング用接地パッド方式とすることもできる。このとき、たとえば、デジタル系も同様にひとまとめにする。ただし、先の個別接地パッド方式と比べると、デジタルノイズの点で若干不利である。また、ＬＮＡ周辺ガードリング用接地パッドも含めて、ひとまとめにする全部共通アナログ系要素回路周辺ガードリング用接地パッド方式も可能であるが、デジタルノイズの点で更に不利である。また、デジタル系要素回路周辺ガードリング用接地パッドも含めてひとまとめにする全部共通要素回路周辺ガードリング用接地パッド方式も可能であるが、デジタルノイズの点で更に不利である。更に、個々のガードリング用の接地パッドをそれ自身の要素回路の接地パッドと共通にする自己接地パッド方式や、適当な要素回路やシールリングＳＲの接地パッドと共通にすることも可能であるが、デジタルノイズの点で不利な点が多いと考えられる。以下このような組み合わせは、種々考えられるが、必要に応じて、選択可能であるので、以下では逐一繰り返し言及しない。なお、以上のことは、デジタルチップについても同様であり、繰り返しの説明は省略する。
ここで、この例に於いては、シールリングＳＲと各周辺ガードリングは、混合信号チップ２ｍの内部に於いては、相互に接続されていない（ただし、半導体基板の比較的高抵抗の部分を通しての導通は除く）。これは、第１のデジタル回路領域６ｆからの雑音が、シールリングＳＲ等を介して、各周辺ガードリングに到達し、そこから各要素回路領域（アナログ要素回路領域）に伝播するのを防止するためである。ただし、ボンディングパッド（端子）の数に制限があるときは、たとえば、いずれかのデジタル要素回路用接地パッドに接続することもできる（その他前記と同じ）。ただし、その分、雑音の伝播は増加する恐れがある。
更に、混合信号チップ２ｍの半導体チップの表面２ａには、以下のようなボンディングパッドが設けられている。すなわち、ＬＮＡ用接地パッド７ｇａ（ローノイズアンプ領域用基準電圧端子）は、ローノイズアンプ領域ＬＮＡに基準電位を供給するためのボンディングパッドである。
ガードバンド用接地パッド７ｇｂは、ガードバンド４に基準電位を供給するためのボンディングパッドである。なお、この例に於いては、ガードバンド用接地パッド７ｇｂとシールリングＳＲとは、混合信号チップ２ｍの内部に於いては、相互に接続されていない（ただし、半導体基板の比較的高抵抗の部分を通しての導通は除く）。同様に、ガードバンド用接地パッド７ｇｂと各周辺ガードリングは、混合信号チップ２ｍの内部に於いては、相互に接続されていない（ただし、半導体基板の比較的高抵抗の部分を通しての導通は除く）。これは、第１のデジタル回路領域６ｆからの雑音が、ガードバンド４やシールリングＳＲ等を介して、各周辺ガードリングに到達し、そこから各要素回路領域（アナログ要素回路領域）に伝播するのを防止するためである。ただし、ボンディングパッド（端子）の数に制限があるときは、たとえば、いずれかのデジタル要素回路用接地パッドに接続することもできる。ただし、その分、雑音の伝播は増加する恐れがある。
ＡＤＣ用接地パッド７ｇｃ（アナログ要素回路領域用基準電圧端子）は、アナログデジタルコンバータ回路領域ＡＤＣに基準電位を供給するためのボンディングパッドである。
デジタルベースバンド処理回路用接地パッド７ｇｄは、デジタルベースバンド処理回路領域ＤＢＢに基準電位を供給するためのボンディングパッドである。
アナログベースバンド処理回路用接地パッド７ｇｆ（アナログ要素回路領域用基準電圧端子）は、アナログベースバンド処理回路領域ＡＢＢに基準電位を供給するためのボンディングパッドである。
ミクサ回路用接地パッド７ｇｌ（アナログ要素回路領域用基準電圧端子）は、ミクサ回路領域ＭＩＸに基準電位を供給するためのボンディングパッドである。
出力バッファ回路用接地パッド７ｇｏは、出力バッファ回路領域ＢＭに基準電位を供給するためのボンディングパッドである。
ＰＬＬ用接地パッド７ｇｐ（アナログ要素回路領域用基準電圧端子）は、ＰＬＬ回路領域ＰＬＬに基準電位を供給するためのボンディングパッドである。
ＬＮＡ用電源パッド７ｖａは、ローノイズアンプ回路領域ＬＮＡに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
ＡＤＣ用電源パッド７ｖｃは、アナログデジタルコンバータ回路領域ＡＤＣに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
デジタルベースバンド処理回路用電源パッド７ｖｄは、デジタルベースバンド処理回路領域ＤＢＢに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
アナログベースバンド処理回路用電源パッド７ｖｆは、アナログベースバンド処理回路領域ＡＢＢに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
ミクサ回路用電源パッド７ｖｌは、ミクサ回路領域ＭＩＸに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
出力バッファ回路用電源パッド７ｖｏは、出力バッファ回路領域ＢＭに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
ＰＬＬ用電源パッド７ｖｐは、ＰＬＬ回路領域ＰＬＬに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
なお、ＰＬＬ回路領域ＰＬＬ内には、たとえば、電圧制御発振回路領域ＶＣＯで使用するためのスパイラルインダクタＳＬが設けられている。このスパイラルインダクタＳＬの一例を図５に示す。この例では、スパイラルインダクタＳＬは、ディファレンシャル（Ｄｉｆｆｅｒｅｎｔｉａｌ）型、すなわち、左右で反対象の平面向上をしており、コモンモードノイズ（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｎｏｉｓｅ）が相互にキャンセルされるメリットを有する。ここで、スパイラルインダクタＳＬ型以外のものも利用できることは言うまでもない。
次に、ローノイズアンプ回路領域ＬＮＡを例にとり、半導体基板断面の模式的構造を説明する。この構造は、基本的に、混合信号チップ２ｍ上の他の要素回路領域ＭＩＸ，ＰＬＬ，ＡＢＢ，ＡＤＣ，ＤＢＢ，ＢＭについても、全く同一である。
図４に示すように、半導体基板１としては、たとえば、Ｐ型シリコン単結晶半導体基板（抵抗率は、たとえば、８Ω・ｃｍ程度）が使用されている。ローノイズアンプ回路領域ＬＮＡの周りの半導体基板１の表面２ａには、これを取り巻くように、ローノイズアンプ回路領域周辺ガードリングＧＲｌ（Ｐ＋型ガードリング領域ＧＲ）が設けられている。ローノイズアンプ回路領域周辺ガードリングＧＲｌには、ＬＮＡ周辺ガードリング用接地パッド７ｒａを介して、基準電位が供給される。
ローノイズアンプ回路領域周辺ガードリングＧＲｌ内の半導体基板１の表面２ａには、Ｐ型ウエル領域ＷＰおよびＮ型ウエル領域ＷＮが設けられている。Ｐ型ウエル領域ＷＰの表面２ａには、Ｎチャネル型ＭＯＳＦＥＴ（Ｑｎ）のＮ＋型ソースドレイン領域ＳＤｎが設けられており、Ｎ＋型ソースドレイン領域ＳＤｎの間の半導体基板１の表面２ａ上には、ゲート絶縁膜を介して、ゲート電極Ｇが設けられている。
一方、Ｎ型ウエル領域ＷＮの表面２ａには、Ｐチャネル型ＭＯＳＦＥＴ（Ｑｐ）のＰ＋型ソースドレイン領域ＳＤｐが設けられており、Ｐ＋型ソースドレイン領域ＳＤｐの間の半導体基板１の表面２ａ上には、ゲート絶縁膜を介して、ゲート電極Ｇが設けられている。
また、Ｐ型ウエル領域ＷＰの表面２ａには、Ｐ＋型コンタクト領域ＣＰが設けられており、たとえば、ＬＮＡ用接地パッド７ｇａ（ローノイズアンプ領域用基準電圧端子）を介して、基準電位が供給される。一方、Ｎ型ウエル領域ＷＮの表面２ａには、Ｎ＋型コンタクト領域ＣＮが設けられており、たとえば、ＬＮＡ用電源パッド７ｖａを介して、電源電圧（たとえば、１．２ボルト）が供給される。
Ｐ型ウエル領域ＷＰは、この例に於いては、ディープＮウエル領域ＤＷｎによって、他の半導体基板１の部分から分離されている。このため、ディープＮウエル領域ＤＷｎの表面２ａには、Ｎ＋型ディープウエルコンタクト領域ＣＤが設けられており、たとえば、ＬＮＡ用電源パッド７ｖａを介して、電源電圧（たとえば、１．２ボルト）が供給される。
（３）デジタル半導体チップの構造説明（主に図６および図７）：
このサブセクションでは、サブセクション（１）で説明したデジタルチップ２ｄの詳細を説明する。図６に示すように、デジタルチップ２ｄの半導体チップの表面２ａ（デバイス形成面）の外周部に沿って、シールリングＳＲが設けられている。その内部に、第２のデジタル回路領域６ｓが設けられている。
第２のデジタル回路領域６ｓには、たとえば、入力バッファ回路領域ＢＤ、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）復調回路領域ＤＭ（デジタル復調回路領域）等が設けられている。
ここで、入力バッファ回路領域ＢＤは、たとえば、出力バッファ回路領域ＢＭから送られてきた差動信号（平衡信号、ここでは低振幅デジタル平衡信号）を非差動信号（非平衡信号、すなわち、通常のデジタル信号）に変換して、デジタル復調回路領域ＤＭに送り出すものである。一方、デジタル復調回路領域ＤＭは、たとえば、入力バッファ回路領域ＢＤから送られてきたパラレルデジタル信号に対して、ＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）等のデジタル信号処理を施し、復調、すなわち、非多重化を実施するものである。ここで、デジタル復調回路領域ＤＭの動作周波数は、たとえば、６６ＭＨｚ程度である。
シールリングＳＲは、一般に、その下の半導体基板表面に形成された、それ自身と平面的にほぼ同形のＰ＋型リング状不純物ドープ領域にコンタクトされており、これらの領域を含めて、デジタルチップシールリング用接地パッド７ｇｓｄに接続されている。
第２のデジタル回路領域６ｓを構成する各要素回路領域の周辺は、以下のように、固有の周辺ガードリングで囲まれている。すなわち、入力バッファ回路領域ＢＤの周辺は、入力バッファ回路領域周辺ガードリングＧＲｉ、すなわち、半導体基板表面に形成されたＰ＋型リング状不純物ドープ領域に囲まれており、入力バッファ回路領域周辺ガードリングＧＲｉは、たとえば、入力バッファ回路周辺ガードリング用接地パッド７ｒｉに接続されている。
同様に、デジタル復調回路領域ＤＭの周辺は、デジタル復調回路領域周辺ガードリングＧＲｄに囲まれており、デジタル復調回路領域周辺ガードリングＧＲｄは、たとえば、デジタル復調回路周辺ガードリング用接地パッド７ｒｍに接続されている。
ここで、この例に於いては、シールリングＳＲと各周辺ガードリングは、デジタルチップ２ｄの内部に於いては、相互に接続されていない（ただし、半導体基板の比較的高抵抗の部分を通しての導通は除く）。これは、デジタル復調回路領域ＤＭからの雑音が、シールリングＳＲ等を介して、入力バッファ回路領域周辺ガードリングＧＲｉに到達し、そこから混合信号チップ２ｍの各要素回路領域（アナログ要素回路領域）に間接的に伝播するのを防止するためである。ただし、ボンディングパッド（端子）の数に制限があるときは、たとえば、いずれかのデジタル要素回路用接地パッドに接続することもできる。ただし、その分、雑音の伝播は増加する恐れがある。
更に、デジタルチップ２ｄの半導体チップの表面２ａには、以下のようなボンディングパッドが設けられている。すなわち、入力バッファ回路用接地パッド７ｇｉは、入力バッファ回路領域ＢＤに基準電位を供給するためのボンディングパッドである。
デジタル復調回路用接地パッド７ｇｍは、デジタル復調回路領域ＤＭに基準電位を供給するためのボンディングパッドである。
入力バッファ回路用電源パッド７ｖｉは、入力バッファ回路領域ＢＤに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
デジタル復調回路用電源パッド７ｖｍは、デジタル復調回路領域ＤＭに電源電圧（たとえば、１．２ボルト）を供給するためのボンディングパッドである。
次に、デジタル復調回路領域ＤＭを例にとり、半導体基板断面の模式的構造を説明する。この構造は、基本的に、デジタルチップ２ｄ上の他の要素回路領域すなわち入力バッファ回路領域ＢＤ等についても、全く同一である。
図７に示すように、半導体基板１としては、たとえば、Ｐ型シリコン単結晶半導体基板（抵抗率は、たとえば、８Ω・ｃｍ程度）が使用されている。デジタル復調回路領域ＤＭの周りの半導体基板１の表面２ａには、これを取り巻くように、デジタル復調回路領域周辺ガードリングＧＲｄ（Ｐ＋型ガードリング領域ＧＲ）が設けられている。デジタル復調回路領域周辺ガードリングＧＲｄには、デジタル復調回路周辺ガードリング用接地パッド７ｒｍを介して、基準電位が供給される。
デジタル復調回路領域周辺ガードリングＧＲｄ内の半導体基板１の表面２ａには、Ｐ型ウエル領域ＷＰおよびＮ型ウエル領域ＷＮが設けられている。Ｐ型ウエル領域ＷＰの表面２ａには、Ｎチャネル型ＭＯＳＦＥＴ（Ｑｎ）のＮ＋型ソースドレイン領域ＳＤｎが設けられており、Ｎ＋型ソースドレイン領域ＳＤｎの間の半導体基板１の表面２ａ上には、ゲート絶縁膜を介して、ゲート電極Ｇが設けられている。
一方、Ｎ型ウエル領域ＷＮの表面２ａには、Ｐチャネル型ＭＯＳＦＥＴ（Ｑｐ）のＰ＋型ソースドレイン領域ＳＤｐが設けられており、Ｐ＋型ソースドレイン領域ＳＤｐの間の半導体基板１の表面２ａ上には、ゲート絶縁膜を介して、ゲート電極Ｇが設けられている。
また、Ｐ型ウエル領域ＷＰの表面２ａには、Ｐ＋型コンタクト領域ＣＰが設けられており、たとえば、デジタル復調回路用接地パッド７ｇｍを介して、基準電位が供給される。一方、Ｎ型ウエル領域ＷＮの表面２ａには、Ｎ＋型コンタクト領域ＣＮが設けられており、たとえば、デジタル復調回路用電源パッド７ｖｍを介して、電源電圧（たとえば、１．２ボルト）が供給される。
（４）両チップの相互接続構造の説明（主に図８）：
図１のチップ間切り出し領域Ｒ１の模式拡大平面図を図８に示す。図８に示すように、図３のデジタルベースバンド処理回路領域ＤＢＢからのシリアル信号（通常のロジックの振幅を持った通常デジタル信号）は、入力バッファ回路領域ＢＭ内のシリアル−パラレル変換回路ＳＰＴによって、通常デジタル信号として、パラレル信号（通常パラレル信号）に変換される。この通常パラレル信号、すなわち、非平衡（Ｓｉｎｇｌｅ−Ｅｎｄｅｄ）デジタル信号は、複数個（この例では、たとえば、８個）の差動出力バッファＤＯＢに割り振られ、差動信号（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）すなわち平衡デジタル信号に変換される。この例に於いては、この差動信号は、通常のロジックよりも振幅が小さい小振幅差動信号であり、具体的には、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）信号である。
各ＬＶＤＳ信号（または各ＬＶＤＳ信号対）は、対応する差動出力パッド７ｘ１（第１のボンディングパッド）、差動出力パッド７ｘ２（第２のボンディングパッド）、差動出力パッド７ｘ５（第５のボンディングパッド）、差動出力パッド７ｘ６（第６のボンディングパッド）等を介して、混合信号チップ２ｍ外に送出される。
混合信号チップ２ｍ外に送出された各ＬＶＤＳ信号対は、対応するペア伝送線路ＰＳ１、ペア伝送線路ＰＳ２，ペア伝送線路ＰＳ３，ペア伝送線路ＰＳ７，ペア伝送線路ＰＳ８等を介して伝送される。なお、各ペア伝送線路ＰＳ１（ＰＳ２，ＰＳ３，ＰＳ７，ＰＳ８）は、正側信号線Ｓ＋と、それと対を成す反転信号線Ｓ−から構成されている。これらの正側信号線Ｓ＋および反転信号線Ｓ−は、いずれも、他のボンディングワイヤと同じボンディングワイヤ（この例では、たとえば、同じ径で、ほぼ同じ長さの金線）である。
各ＬＶＤＳ信号は、これらのボンディングワイヤ８（例えば図１参照）を介して、対応するデジタルチップ２ｄ上の差動入力パッド７ｘ３（第３のボンディングパッド）、差動入力パッド７ｘ４（第４のボンディングパッド）、差動入力パッド７ｘ７（第７のボンディングパッド）、差動入力パッド７ｘ８（第８のボンディングパッド）等に伝送される。
各差動入力パッド７ｘ３（７ｘ４、７ｘ７、７ｘ８）に伝送された各ＬＶＤＳ信号は、信号線対毎に設けられた終端抵抗ＭＲ（例えば、１００Ω程度）で終端整合され、対応する差動入力バッファＤＩＢに差動入力され、そこで、非平衡デジタル信号（通常の振幅の非差動デジタル信号）に変換され、個々に、図６のＯＦＤＭ復調回路領域ＤＭ（デジタル復調回路領域）に出力される。ここで、終端抵抗ＭＲすなわち終端整合抵抗としては、サリサイド（Ｓａｌｉｃｉｄｅ）抵抗を好適なものとして例示することができる。チップ内蔵抵抗は、外付け抵抗と異なり、抵抗値のばらつきを小さくできるほか、インプットバッファの入力部の極めて近傍に容易に設置することができる等のメリットを有する。また、複数の差動線対についての終端抵抗のばらつきを極めて小さくすることができるメリットも有する。
この例に於いては、各正側信号線Ｓ＋および反転信号線Ｓ−を構成するボンディングワイヤ８（図１）の長さ、すなわち、ワイヤ長さＤ３は、全てほぼ同一であり、たとえば、２ミリメートル程度である。また、この例では、各正側信号線Ｓ＋および反転信号線Ｓ−を構成するボンディングワイヤ８（図１）は、ほぼ平行（ワイヤ自体は曲がっているので、各部の間隔が等しいという意味）である。従って、たとえば、差動出力パッド７ｘ１（第１のボンディングパッド）と差動入力パッド７ｘ３（第３のボンディングパッド）を結ぶ直線２９ｘ３と、差動出力パッド７ｘ２（第２のボンディングパッド）と差動入力パッド７ｘ４（第４のボンディングパッド）を結ぶ直線２９ｘ１は、ほぼ平行である。
各正側信号線Ｓ＋および反転信号線Ｓ−を構成するボンディングワイヤ８（図１）間の距離（信号線対内）すなわち差動伝送線対内距離Ｄ１は、ほぼ同じで、この例では、たとえば、６０マイクロメートル程度である。
また、この例では、正側信号線Ｓ＋および反転信号線Ｓ−を構成するボンディングワイヤ８（図１）の対と、これに隣接する正側信号線Ｓ＋および反転信号線Ｓ−を構成するボンディングワイヤ８（図１）の対との距離、すなわち、差動伝送線対間距離Ｄ２も、差動伝送線対内距離Ｄ１は、ほぼ同じである。なお、クロストークの観点からは、差動伝送線対内距離Ｄ１よりも差動伝送線対間距離Ｄ２を大きくした方がよい。しかし、パッド配列上の制約がゆるいときには、差動伝送線対内距離Ｄ１よりも差動伝送線対間距離Ｄ２を大きくすることが望ましい。差動伝送線対内距離Ｄ１は、信号の質を確保する上では、小さい方がよいが、ワイヤの接触等の可能性があることと、パッド幅の関係、対伝送線の平行性の要求、可能な限りの直線性の要求等から、おのずと限界がある。また、同一の群に属する対伝送線は、相互に同一の長さとすることが望ましく、また、できるだけ短い方が、信号の質を確保する上で好適である。
更に、この例では、混合信号チップ２ｍ上の８個の差動出力パッド７ｘ１、７ｘ２、７ｘ５、７ｘ６等は、たとえば、ほぼ直線２９ｙｍ上に並んでいる。一方、デジタルチップ２ｄ上の８個の差動入力パッド７ｘ３、７ｘ４、７ｘ７、７ｘ８等も、直線２９ｙｍとほぼ平行な直線２９ｙｄ上に並んでいる。従って、この例に於いては、各一対の差動信号線を構成する各ボンディングワイヤ対同士も、ほぼ平行である。従って、直線２９ｘ１は、差動出力パッド７ｘ５（第５のボンディングパッド）と差動入力パッド７ｘ７（第７のボンディングパッド）を結ぶ直線２９ｘ２ともほぼ平行である。
このように、デジタル信号差動伝送にワイヤによる直接チップ間接続を用いるのには、以下のメリットがある。すなわち、リードフレームを用いたモジュール等では、他に伝送線を確保できないので、ワイヤの直接接合を用いざるを得ないが、多層配線基板を用いるＢＧＡ等では、両チップをフリップチップにして、ペア伝送線をインタポーザの第１層配線で構成するのが一般的である。また、フリップチップ（コストを下げたいとき）を使用しないときは、ワイヤで一旦、インタポーザの第１層配線で構成したペア伝送線に接続して、再度、ワイヤで隣接するチップ上に持ち上げる方法もある。しかし、ＬＶＤＳ用のペア伝送線には、種々の制限があり、必然的に、ビルドアップ基板等のコストの高い（本例のようなサブトラクティブ法によるものと比較して高価）多層配線基板を必要とする。また、チップ間の領域に於いては、ＬＶＤＳ用のペア伝送線が第１層配線（遮蔽プレーン用に第２層配線も占有する）を占有し、他の配線を配置できない等の問題もある。また、ＬＶＤＳ方式等の高速デジタル差動信号伝送では、インプットバッファ側の近傍に、終端抵抗を取り付ける必要がある。しかし、もともと、極めて接近して配置しなければならないチップ間に外付け抵抗を、対称性を保持したまま、要求どおりに取り付けるのは極めて困難である。
これに対して、ワイヤによる直接チップ間接続と内蔵抵抗の組み合わせに於いては、このような問題がなく、デジタル差動伝送路を簡便に提供することができる。すなわち、ワイヤは、空中を走るので、多層配線基板の配線層を占有することもなく、ワイヤは比較的高い高度（この例では、２５０から４５０ミクロメータ程度の範囲）を走るので、配線基板内の配線とのクロストークも少ない等のメリットを有する。また、ビルトアップ基板等が必要でない等のメリットもある。
このようなデジタル差動伝送路の課題は、ＲＦチップとデジタルチップの間に限らず、モジュール内の複数のチップ間で、デジタル差動伝送路を構成する場合の共通のものである。
（５）ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）内の接続構造の説明（主に図９）：
図９にＲＦモジュール２０（半導体集積回路装置）内における電源および基準電位の供給状態を等価的な模式回路図にして示す。図９（図３又は図６を参照）に示すように、ガードバンド４は、ガードバンド用接地パッド７ｇｂ、経路上のインダクタンス成分Ｌｓ（寄生インダクタンス）および、経路上の抵抗成分Ｒｓ（寄生抵抗）を介して、たとえば、インタポーザ３の裏面３ｐに設けられたガードバンド用接地ランドＶｇｐｂに接続されている。
従って、以下での基本的な考え方は、ノイズが伝播してほしくない領域間では、インダクタンス成分Ｌｓおよび抵抗成分Ｒｓをできるだけ大きくして、それほどでもない部分では、通常の共通電位確保のために十分な程度のインダクタンス成分Ｌｓおよび抵抗成分Ｒｓの値に制御するものである。
同様に、ローノイズアンプ回路領域ＬＮＡは、ＬＮＡ用接地パッド７ｇａ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたアナログ用接地ランドＶｇｐａに接続されている。
ＰＬＬ回路領域ＰＬＬは、ＰＬＬ用接地パッド７ｇｐ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたアナログ用接地ランドＶｇｐａに接続されている。
アナログデジタルコンバータ回路領域ＡＤＣは、ＡＤＣ用接地パッド７ｇｃ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたアナログ用接地ランドＶｇｐａに接続されている。
ローノイズアンプ回路領域ＬＮＡは、ＬＮＡ用電源パッド７ｖａ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたＬＮＡ用電源ランドＶｄｐａに接続されている。
ＰＬＬ回路領域ＰＬＬは、ＰＬＬ用電源パッド７ｖｐ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたＰＬＬ回路用電源ランドＶｄｐｐに接続されている。
アナログデジタルコンバータ回路領域ＡＤＣは、ＡＤＣ用電源パッド７ｖｃ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたＡＤＣ用電源ランドＶｄｐｃに接続されている。
デジタルベースバンド処理回路領域ＤＢＢ、出力バッファ回路領域ＢＭ、入力バッファ回路領域ＢＤおよびデジタル復調回路領域ＤＭの各要素回路は、ＲＦモジュール２０内に於いて、デジタル系回路群ＤＣを構成しているので、以下のように、たとえば、共通のデジタル用接地ランドＶｇｐｄに接続されている。すなわち、デジタルベースバンド処理回路領域ＤＢＢは、デジタルベースバンド処理回路用接地パッド７ｇｄ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたデジタル用接地ランドＶｇｐｄに接続されている。
出力バッファ回路領域ＢＭは、出力バッファ回路用接地パッド７ｇｏ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたデジタル用接地ランドＶｇｐｄに接続されている。
入力バッファ回路領域ＢＤは、入力バッファ回路用接地パッド７ｇｉ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたデジタル用接地ランドＶｇｐｄに接続されている。
デジタル復調回路領域ＤＭは、デジタル復調回路用接地パッド７ｇｍ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたデジタル用接地ランドＶｇｐｄに接続されている。
デジタルベースバンド処理回路領域ＤＢＢは、デジタルベースバンド処理回路用電源パッド７ｖｄ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたデジタルベースバンド用電源ランドＶｄｐｄに接続されている。
出力バッファ回路領域ＢＭは、出力バッファ回路用電源パッド７ｖｏ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたＩ/Ｏ用電源ランドＶｄｐｉに接続されている。
入力バッファ回路領域ＢＤは、入力バッファ回路用電源パッド７ｖｉ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたＩ/Ｏ用電源ランドＶｄｐｉに接続されている。
デジタル復調回路領域ＤＭは、デジタル復調回路用電源パッド７ｖｍ、寄生インダクタンスＬｓおよび寄生抵抗Ｒｓを介して、たとえば、インタポーザ３の裏面３ｐに設けられたデジタル復調回路用電源ランドＶｄｐｍに接続されている。
更に、インタポーザ３の裏面３ｐには、以下のようなランドが設けられており、それぞれ対応するチップ上の端子とインタポーザ３内の配線、ビア等を介して接続されている。すなわち、出力バッファ回路周辺ガードリング用接地ランドＶｒｐｏは、出力バッファ回路周辺ガードリング用接地パッド７ｒｏと接続されている。同様に、デジタルベースバンド回路周辺ガードリング用接地ランドＶｒｐｄは、デジタルベースバンド処理回路周辺ガードリング用接地パッド７ｒｄと接続されている。アンテナ用ランドＶｓｐａは、ＬＮＡ用信号パッド７ｓａと接続されている。ＬＮＡ回路周辺ガードリング用接地ランドＶｒｐａは、ＬＮＡ周辺ガードリング用接地パッド７ｒａと接続されている。ＰＬＬ回路周辺ガードリング用接地ランドＶｒｐｐは、ＰＬＬ周辺ガードリング用接地パッド７ｒｐと接続されている。ＡＤＣ回路周辺ガードリング用接地ランドＶｒｐｃは、ＡＤＣ周辺ガードリング用接地パッド７ｒｃと接続されている。シールリング用接地ランドＶｇｐｓは、混合信号チップシールリング用接地パッド７ｇｓｍおよびデジタルチップシールリング用接地パッド７ｇｓｄと接続されている。入力バッファ回路周辺ガードリング用接地ランドＶｒｐｉは、入力バッファ回路周辺ガードリング用接地パッド７ｒｉと接続されている。デジタル復調回路周辺ガードリング用接地ランドＶｒｐｍは、デジタル復調回路周辺ガードリング用接地パッド７ｒｍと接続されている。
（６）ＢＧＡとマザーボードの接続関係の説明（主に図１０）：
図９のＲＦモジュール２０の各ランドとマザーボード１５内などの回路、回路要素、デバイス等との接続関係の具体的一例を図１０に示す。図１０に示すように、ＬＮＡ用電源ランドＶｄｐａは、たとえば、マザーボード１５上において、ＬＮＡ用リニア電圧レギュレータＬＲａに接続されている。
同様に、ＰＬＬ回路用電源ランドＶｄｐｐは、たとえば、マザーボード１５上において、先のＬＮＡ用リニア電圧レギュレータＬＲａとは別のＰＬＬ回路用リニア電圧レギュレータＬＲｐに接続されている。
ＡＤＣ用電源ランドＶｄｐｃは、たとえば、マザーボード１５上において、先のＬＮＡ用リニア電圧レギュレータＬＲａおよびＰＬＬ回路用リニア電圧レギュレータＬＲｐとは別のＡＤＣ回路用リニア電圧レギュレータＬＲｃに接続されている。
デジタルベースバンド用電源ランドＶｄｐｄ、Ｉ/Ｏ用電源ランドＶｄｐｉおよびデジタル復調回路用電源ランドＶｄｐｍは、たとえば、マザーボード１５上において、先のＬＮＡ用リニア電圧レギュレータＬＲａ、ＰＬＬ回路用リニア電圧レギュレータＬＲｐおよびＡＤＣ回路用リニア電圧レギュレータＬＲｃとは別のデジタル系回路用リニア電圧レギュレータＬＲｄに接続されている。
このように、個別の電圧レギュレータに接続することは、必須ではないが、電源ノイズの異なる要素回路での伝播を防止する上で有効である。
アナログ用接地ランドＶｇｐａ、ガードバンド用接地ランドＶｇｐｂ、デジタル用接地ランドＶｇｐｄ、デジタル復調回路周辺ガードリング用接地ランドＶｒｐｍ、入力バッファ回路周辺ガードリング用接地ランドＶｒｐｉ、出力バッファ回路周辺ガードリング用接地ランドＶｒｐｏは、たとえば、マザーボード１５上において、共通接地面ＧＣ（共通接地）に接続されている。
更に、デジタルベースバンド回路周辺ガードリング用接地ランドＶｒｐｄ、ＡＤＣ回路周辺ガードリング用接地ランドＶｒｐｃ、ＰＬＬ回路周辺ガードリング用接地ランドＶｒｐｐ、ＬＮＡ回路周辺ガードリング用接地ランドＶｒｐａおよびシールリング用接地ランドＶｇｐｓも、たとえば、マザーボード１５上において、共通接地面ＧＣ（共通接地）に接続されている。
また、アンテナ用ランドＶｓｐａは、たとえば、直接、または、マザーボード１５上において、あるいは、マザーボード１５において、必要に応じて、アンテナＡＴに接続されている。
（７）インタポーザの全体構造の一例の説明（主に図１１および図１２）：
このサブセクションでは、図１および図２に関して説明したＲＦモジュール２０のインタポーザ３の構造の一例（４層貫通基板）を示す。図１１および図１２に示すように、インタポーザ３の配線層構造は、たとえば、４層で、表面側から第１層配線層Ｌ１（表面配線層）、第２層配線層Ｌ２（表面側内部配線層）、第３層配線層Ｌ３（裏面側内部配線層）および第４層配線層Ｌ４（裏面配線層）等から構成されている。
インタポーザ３の絶縁部材層構造は、たとえば、表面側から表側ソルダレジスト膜１２ｆ、表側張り合わせ絶縁基板１１ｆ、コア絶縁基板１１ｃ、裏側張り合わせ絶縁基板１１ｓおよび裏側ソルダレジスト膜１２ｓ等から構成されている。
インタポーザ３には、複数の（多数の）貫通ビア２５が設けられている。これらの中には、必要に応じて、第１、第２、第３および第４層を繋ぐ貫通ビア２５ａ、第１および第４層を繋ぐ貫通ビア２５ｂ、第１および第３層を繋ぐ貫通ビア２５ｃ、第１、第２および第４層を繋ぐ貫通ビア２５ｄ、第２および第４層を繋ぐ貫通ビア２５ｅ等がある。
第１層配線層Ｌ１（表面配線層）としては、たとえば、デジタルチップ２ｄ下の第１層デジタル接地プレーン２１ｄｐ、これに連結した突出配線３１ｐ、第１層独立配線３１ｉ（またはボンディング用リード）等がある。
第２層配線層Ｌ２（表面側内部配線層）としては、たとえば、アナログチップ２ｍ下の第２層アナログ接地プレーン２２ａｐ、デジタルチップ２ｄ下の第２層主デジタル接地プレーン２２ｄｐ、デジタルチップ２ｄ下の第２層副デジタル接地プレーン２２ｄｓ等がある。更に、その他に、第２層配線層Ｌ２（表面側内部配線層）としては、たとえば、アナログチップ２ｍ下の第２層デジタル接地プレーン２２ｄｍ等がある。
第３層配線層Ｌ３（裏面側内部配線層）としては、たとえば、アナログチップ２ｍ下の第３層アナログ接地プレーン２３ａｐ、アナログチップ２ｍ下のＤＢＢ用電源プレーン３３ｂｍ、デジタルチップ２ｄ下のＩ/Ｏ用電源プレーン３３ｉｄ、アナログチップ２ｍ下のＩ/Ｏ用電源プレーン３３ｉｍ、デジタルチップ２ｄ下のデジタル復調回路用電源プレーン３３ｄｄ等がある。
第４層配線層Ｌ４（裏面配線層）としては、たとえば、第４層アナログ接地プレーン２４ａ、第４層デジタル接地プレーン２４ｄ等がある。
（８）インタポーザの混合信号半導体チップの下端部および、その周辺の構造の詳細説明（主に図１３および図１４）：
このサブセクションでは、図１２のアナログチップ２ｍの下端部およびその周辺の構造を更に詳細に説明する。図１３および図１４に示すように、サブセクション（７）で説明したもの以外、たとえば、第４層配線層Ｌ４（裏面配線層）としては、たとえば、外部接続ランド２６等がある。
（９）インタポーザの混合信号半導体チップの上端左コーナ部および、その周辺の構造の詳細説明（主に図１５および図１６）：
このサブセクションでは、図１２のアナログチップ２ｍの上端部左コーナ部およびその周辺部の構造を更に詳細に説明する。図１５および図１６に示すように、第２層配線層Ｌ２（表面側内部配線層）の特徴的な構造としては、サブセクション（７）および（８）で説明したもの以外、たとえば、第２層接地プレーンスリット状切欠き部２２ｃｓ等がある。
また、第４層配線層Ｌ４（裏面配線層）の特徴的な構造としては、サブセクション（７）で説明したもの以外、たとえば、第４層接地プレーンスリット状切欠き部２４ｃｓ等がある。
このようなスリット状切欠き部２２ｃｓ、スリット状切欠き部２４ｃｓ等の接地プレーン切欠き部は、第２層アナログ接地プレーン２２ａｐ、第４層アナログ接地プレーン２４ａ上の電流経路を狭める効果がある。これによって、たとえば、ＬＮＡ用接地パッド７ｇａ（ローノイズアンプ領域用基準電圧端子）とＡＤＣ用接地パッド７ｇｃ（アナログ要素回路領域用基準電圧端子）等の間のインピーダンス等を高めることによって、ノイズ伝播を低減する効果がある。また、たとえば、ＰＬＬ用接地パッド７ｇｐ（アナログ要素回路領域用基準電圧端子）とＡＤＣ用接地パッド７ｇｃ（他のアナログ要素回路領域用基準電圧端子）の間でも同様の効果がある。
なお、図１６に示すように、バンプ電極１０は、各外部接続ランド２６上の裏側ソルダレジスト膜１２ｓの開口部分に取り付けられている。
（１０）インタポーザの半導体チップ間領域および、その周辺の構造の詳細説明（主に図１７から図１９）：
このサブセクションでは、図１２のアナログチップ２ｍとデジタルチップ２ｄの間の領域および、その周辺の構造を更に詳細に説明する。ただし、実際のボンディングパッド数は、非常に多いので、説明のため、同じカテゴリに属するものは、必要な場合は、代表のみを示した。
図１７、図１８（図１７のＤ−Ｄ’断面）および図１９（図１７のＥ−Ｅ’ 断面）に示すように、アナログチップ２ｍ上には、デジタルベースバンド処理回路用電源パッド７ｖｄが、たとえば、複数個（図に表示したものは３個）、横並びに繰り返し設けられている。同様に、アナログチップ２ｍ上には、出力バッファ回路用接地パッド７ｇｏが、たとえば、複数個（図に表示したものは３個）、横並びに繰り返し設けられている。更に、アナログチップ２ｍ上には、出力バッファ回路用電源パッド７ｖｏが、たとえば、複数個（図に表示したものは３個）、横並びに繰り返し設けられている。
一方、デジタルチップ２ｄ上には、デジタル復調回路用接地パッド７ｇｍが、たとえば、複数個（図に表示したものは３個）、横並びに繰り返し設けられている。同様に、デジタルチップ２ｄ上には、入力バッファ回路用接地パッド７ｇｉが、たとえば、複数個（図に表示したものは３個）、横並びに繰り返し設けられている。更に、入力バッファ回路用電源パッド７ｖｉが、たとえば、複数個（図に表示したものは３個）、横並びに繰り返し設けられている。
ここで、図１７からわかるように、デジタルベースバンド処理回路用電源パッド７ｖｄは、ＤＢＢ用電源プレーン３３ｂｍに接続されている。また、出力バッファ回路用電源パッド７ｖｏは、Ｉ/Ｏ用電源プレーン３３ｉｍに接続されている。更に、入力バッファ回路用電源パッド７ｖｉは、Ｉ/Ｏ用電源プレーン３３ｉｄに接続されている。また、デジタル復調回路用電源パッド７ｖｍ（図６参照、このパッド自体は、図１７等には図示されていない）は、デジタル復調回路用電源プレーン３３ｄｄに接続されている。このように、混合信号チップ２ｍ上のデジタル系要素回路のデジタルベースバンド処理回路用電源パッド７ｖｄと出力バッファ回路用電源パッド７ｖｏとが幾何学的に分離された電源プレーンに接続されているので、出力バッファ回路領域ＢＭを介して、デジタルチップ２ｄからノイズが伝播することを防止することができる。また、同様に、デジタルチップ２ｄ上の入力バッファ回路用電源パッド７ｖｉとデジタル復調回路用電源パッド７ｖｍが、幾何学的に分離された電源プレーンに接続されているので、入力バッファ回路領域ＢＤ（および出力バッファ回路領域ＢＭ）を介して、デジタルチップ２ｄからノイズが伝播することを防止することができる。
２．本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスの説明（主に図２０から図２９）
以下では、セクション１の例に対応して、図１９の断面を例にとり、有機系多層配線基板の一例として、ガラスエポキシコア基板を有する４層のサブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）法による貫通基板の製造プロセスの要部を説明する。しかし、有機系多層配線基板の種類としては、コア基板を有するものほか、コア基板を有さないものであっても良い。コア基板を有するものは、基板の剛性を確保できるメリットがある。また、有機系多層配線基板の材質としては、ガラスエポキシ系に限らず、他のエポキシ系やポリイミド系、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）系などの他の樹脂系材料を用いてもよい。なお、ガラスエポキシ系材料は、コストパフォーマンスに優れている。更に、有機系多層配線基板の層数としては、４層に限らず、６層以上であっても良い。
また、有機系多層配線基板の積層形式としては、ここでは、貫通基板（非ビルドアップ方式）を例にとり具体的に説明するが、ビルドアップ方式を全部又は一部に導入しても良い。更に、有機系多層配線基板のパターニング方式としては、サブトラクティブ法に限らず、セミアディティブ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ）法、アディティブ（Ａｄｄｉｔｉｖｅ）法等を採用しても良い。ただし、これらの選択は、その分、コストは増加する。
なお、以下では、フォトレジスト膜としては、ドライフィルムレジスト膜を前提として説明するが、塗布系のレジスト膜であってもよいことは言うまでもない。また、ソルダレジストについては、感光性の材料であることを前提に説明するが、非感光性の材料であっても良いことは言うまでもない。更に、これらのパターニングについては、ＬＤＷ（Ｌａｓｅｒ ｄｉｒｅｃｔ Ｗｒｉｔｉｎｇ）法を前提に説明するが、その他のリソグラフィ手段であっても良いし、リソグラフィ以外の加工手段であっても良い。ただし、リソグラフィによるほうが工程は簡単になるメリットを有する。特に、ＬＤＷ法等の直接描画法は、工程の単純化に有効である。
また、以下では、穴あけについては、機械的ドリリング（Ｄｒｉｌｌｉｎｇ）法を前提に説明するが、機械的ドリリング法のほか、レーザドリリング（Ｌａｓｅｒ Ｄｒｉｌｌｉｎｇ）法でも、エッチングによるドリリング法でも良いことは言うまでもない。なお、機械的ドリリング法は一般にコスト面で有利である。
更に、以下では、ダイボンディングの方法としては、たとえば、銀ペースト等を事前にインタポーザ３側に塗布して、そこに、チップをマウントする方法を前提に説明するが、予め、チップ側にＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）材層を貼り付けておく方法でもよい。ＤＡＦ材層を用いる方法は、プロセスを簡単にするメリットを有する。一方、銀ペースト等の接着剤層を塗布する方法は、コスト面デメリットを有する。銀ペースト等は、塗布性が良好であるというメリットを有する。なお、ダイボンディング用接着剤としては、銀ペーストのほか、シリカ系フィラー入りペースト、その他のペースト材料でも良いことは言うまでもない。
また、以下では、ボンディングワイヤとしては、金ワイヤ等の金系ワイヤを前提に説明するが、銅系ワイヤ、銀系ワイヤ、アルミニウム系ワイヤ、またはパラジウム系ワイヤ等でも良いことは言うまでもない。銅系ワイヤは、コスト面で有利なほか、比較的硬いため、ショート不良等の低減に有効である。また、銅系ワイヤは、ボンディングパッドが、銅系パッドの場合に特に適合している。一方、アルミニウム系パッドの場合は、金系ワイヤ、パラジウム系ワイヤ等が特に好適である。ただし、銅系ワイヤも適用可能であることは言うまでもない。
更に、以下のプロセスは、大きな基板全体を一括して封止樹脂で封止した後（一括封止方式）、ダイシング等で個々のデバイスに分割するＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）方式を前提に説明するが、単位デバイスごとに封止する個別封止方式でも良いことは言うまでもない。なお、一括封止方式は、コスト面で有利である。
以下の於いては、各部の寸法等の具体的数値を示すが、これらは説明をより具体的にするためであって、それらの数値に限定されるものではないことは言うまでもない。
図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（両面銅張ガラスエポキシコア基板準備工程）のＲＦモジュール２０の模式断面図である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（第２層配線層Ｌ２および第３層配線層Ｌ３加工工程）のＲＦモジュール２０の模式断面図である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（表側張り合わせ絶縁基板１１ｆ、裏側張り合わせ絶縁基板１１ｓ、外側表面銅板５３ｆおよび外側裏面銅板５３ｓ積層工程）のＲＦモジュール２０の模式断面図である。図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（貫通ビアホール形成工程）のＲＦモジュール２０の模式断面図である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（貫通ビアホールメッキ工程）のＲＦモジュール２０の模式断面図である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（外側表面銅板５３ｆおよび外側裏面銅板５３ｓ加工工程）のＲＦモジュール２０の模式断面図である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（表側ソルダレジスト膜１２ｆおよび裏側ソルダレジスト膜１２ｓ成膜＆加工工程）のＲＦモジュール２０の模式断面図である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（ダイボンド用ペースト層１４形成およびダイボンディング工程）のＲＦモジュール２０の模式断面図である。図２８は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（ワイヤボンディング工程）のＲＦモジュール２０の模式断面図である。図２９は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明するための図１９に対応する製造工程中（樹脂封止工程）のＲＦモジュール２０の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスを説明する。
まず、図２０に示すように、たとえば、ガラスエポキシ系コア基板１１ｃ（コア絶縁基板）の両面に銅シート、すなわち、内側表面銅板５２ｆおよび内側裏面銅板５２ｓを貼り付けた両面銅張絶縁コア基板５０を準備する。コア絶縁基板１１ｃの厚さは、たとえば、１００マイクロメートル程度であり、内側表面銅板５２ｆおよび内側裏面銅板５２ｓのそれぞれ厚さは、たとえば、２０マイクロメートル程度である。
次に、図２１に示すように、たとえば、ドライフィルムレジスト膜等を用いたリソグラフィにより、内側表面銅板５２ｆおよび内側裏面銅板５２ｓをそれぞれパターニングする。これによって、第２層配線層Ｌ２（表面側内部配線層）として、たとえば、アナログチップ２ｍ下の第２層アナログ接地プレーン２２ａｐが形成される。同様に、第２層配線層Ｌ２として、たとえば、アナログチップ２ｍ下の第２層デジタル接地プレーン２２ｄｍが形成される。更に、第２層配線層Ｌ２として、たとえば、デジタルチップ２ｄ下の第２層副デジタル接地プレーン２２ｄｓが形成される。また、第２層配線層Ｌ２として、たとえば、デジタルチップ２ｄ下の第２層主デジタル接地プレーン２２ｄｐが形成される。
一方、第３層配線層Ｌ３（裏面側内部配線層）として、たとえば、アナログチップ２ｍ下の第３層アナログ接地プレーン２３ａｐが形成される。同様に、第３層配線層Ｌ３（裏面側内部配線層）として、たとえば、アナログチップ２ｍ下のＤＢＢ用電源プレーン３３ｂｍが形成される。更に、第３層配線層Ｌ３（裏面側内部配線層）として、たとえば、アナログチップ２ｍ下のＩ/Ｏ用電源プレーン３３ｉｍが形成される。また、第３層配線層Ｌ３（裏面側内部配線層）として、たとえば、デジタルチップ２ｄ下のＩ/Ｏ用電源プレーン３３ｉｄが形成される。更に、第３層配線層Ｌ３（裏面側内部配線層）として、たとえば、デジタルチップ下のデジタル復調回路用電源プレーン３３ｄｄが形成される。
次に、図２２に示すように、両面銅張絶縁コア基板５０の表側に、たとえば、ガラスエポキシ系プレプレグ（Ｐｒｅｐｒｅｇ）等の表側張り合わせ絶縁基板１１ｆおよび外側表面銅板５３ｆ（第１層配線層Ｌ１に対応）を貼り付ける。更に、両面銅張絶縁コア基板５０の裏側に、たとえば、ガラスエポキシ系プレプレグ等の裏側張り合わせ絶縁基板１１ｓおよび外側裏面銅板５３ｓ（第４層配線層Ｌ４に対応）を貼り付ける。表側張り合わせ絶縁基板１１ｆおよび裏側張り合わせ絶縁基板１１ｓのそれぞれの厚さは、たとえば、４０マイクロメートル程度であり、外側表面銅板５３ｆおよび外側裏面銅板５３ｓのそれぞれの厚さは、たとえば、２０マイクロメートル程度である。
次に、図２３に示すように、両面銅張絶縁コア基板５０（インタポーザ３）に、貫通ビアホール２７を形成する。
次に、図２４に示すように、両面銅張絶縁コア基板５０（インタポーザ３）両面および貫通ビアホール２７内に、例えば、無電解銅メッキ法により、比較的薄い銅膜を形成し、その後、たとえば、これをシード層として、電解銅メッキ法により、両面銅張絶縁コア基板５０（インタポーザ３）両面および貫通ビアホール２７内に、比較的厚い銅膜を形成する。これにより、貫通ビアホール２７内に、貫通ビアホール内メッキ銅膜２８が形成され、たとえば、第１、第２および第４層を繋ぐ貫通ビア２５ｄおよび第１および第３層を繋ぐ貫通ビア２５ｃ等の貫通ビア２５が形成される。
次に、図２５に示すように、たとえば、ドライフィルムレジスト膜等を用いたリソグラフィにより、外側表面銅板５３ｆおよび外側裏面銅板５３ｓをそれぞれパターニングする。これによって、第１層配線層Ｌ１（表面配線層）として、たとえば、第１層独立配線３１ｉが形成される。同様に、第１層配線層Ｌ１（表面配線層）として、たとえば、デジタルチップ下の第１層デジタル接地プレーン２１ｄｐが形成される。
一方、第４層配線層Ｌ４（裏面配線層）として、たとえば、第４層デジタル接地プレーン２４ｄが形成される。なお、このとき同時に、貫通ビア２５の周りのランドも形成されるが、これらは貫通ビア２５に付属して必然的に形成されるものであり、逐一の説明は省略する。
次に、図２６に示すように、インタポーザ３（有機系多層配線基板）の表面側に、たとえば、表側ソルダレジスト膜１２ｆを塗布し、裏面側に、裏側ソルダレジスト膜１２ｓを塗布することによって、たとえば、貫通ビアホール２７内をソルダレジスト材料で充填する。表側ソルダレジスト膜１２ｆおよび裏側ソルダレジスト膜１２ｓのそれぞれの厚さとしては、たとえば、２５マイクロメートル程度である。
その後、例えば、リソグラフィにより、表側ソルダレジスト膜１２ｆおよび裏側ソルダレジスト膜１２ｓをパターニングすることによって、ボンディング開口５４等を開口する。このとき、裏側ソルダレジスト膜１２ｓのパターニングと同時に、たとえば、図１６の外部接続ランド２６上の開口等が開口される。
次に、図２７に示すように、インタポーザ３（有機系多層配線基板）の表面側に、たとえば、銀ペーストを塗布し、ダイボンド用ペースト層１４（接着材層、銀ペースト層）を形成する。ダイボンド用ペースト層１４の厚さは、たとえば、４０マイクロメートル程度である。その後、銀ペースト層１４を介して、混合信号チップ２ｍおよびデジタルチップ２ｄをダイボンディングする。
次に、図２８に示すように、たとえば、混合信号チップ２ｍおよびデジタルチップ２ｄの各表面２ａに設けられたボンディングパッド（端子）と、ボンディング用リード３１ｉの間は、たとえば、金ワイヤ（たとえば、径１８マイクロメートル程度）等を用いて接続される。このとき、ワイヤボンディングは、たとえば、図１および図２に示すように、混合信号チップ２ｍおよびデジタルチップ２ｄの間でも、ほぼ同時に、たとえば、金ワイヤ等により行われる。ボンディング方法としては、チップ間の場合も、チップと外部の場合も、たとえば、キャピラリを用いたボールウエッジボンディングを好適なものとして例示することができる。通常、ボンディング方式としては、サーモソニック（Ｔｈｅｒｍｏ−Ｓｏｎｉｃ）方式を好適なものとして例示することができる。なお、この例では、たとえば、２チップ間の直接接続の場合（図１等参照）、デジタルチップ２ｄ側を第１ボンディング点としている。これは、チップ同士をワイヤで直接繋ぐ場合、厚いチップの方を第１ボンディング点とした方が、第２ボンディング点側である薄い方のチップでワイヤ垂れによるショーと不良が起こりにくいからである。なお、薄いチップの方を第１ボンディング点とすることもできる。この場合は、ワイヤ高さが低くなり、パッケージの薄型化に有利である。
次に、図２９に示すように、たとえば、トランスファーモールド（Ｔｒａｎｓｆｅｒ Ｍｏｌｄ）により、たとえば、エポキシ系封止樹脂により、混合信号チップ２ｍおよびデジタルチップ２ｄ等の封止を実行し、インタポーザ３（有機系多層配線基板）の表面側に、封止樹脂体９を形成する。封止樹脂体９の厚さは、たとえば、８００マイクロメートル程度である。なお、モールド方式としては、トランスファーモールド方式のほか、圧縮モールド方式等その他の方式でも良い。
その後、図１９に示すように、たとえば、半田バンプ電極１０等を取り付け、必要に応じて、インタポーザ３（有機系多層配線基板）をダイシング等で分割すると、ここのＢＧＡデバイス、すなわち、ＲＦモジュール２０（図１）が得られる。半田バンプ電極１０の径は、たとえば、３５０マイクロメートル程度である。
３．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図３０）
図３０は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインを説明するための図２にほぼ対応する図１のＹ−Ｙ’断面の模式断面等説明図である。図３１は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴を説明するためのＲＦモジュール２０の模式断面図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
（１）平置き型ＲＦモジュール等の混合信号チップ（Ｍｉｘｅｄ Ｓｉｇｎａｌ Ｃｈｉｐ）とデジタルチップを混載したＳＩＰ（Ｓｙｓｔｅｍ ＩＮ Ｐａｃｋａｇｅ）等の技術的問題点：
平置き型ＲＦモジュール等においては、二つのチップ間をワイヤで接続する必要が生じる場合はある。また、集積度等の関係から、ＲＦ信号を主として処理するＲＦチップ内にデジタル処理部を内蔵させる等のニーズがある。このような場合、たとえば、両チップをシリコン系基板によるバルク標準ＣＭＯＳ、すなわち基板内構造が非エピタキシャル基板型バルクＣＭＯＳ構造である場合、比較的高抵抗のＰ型基板領域を介してデジタルノイズがアナログ回路に伝播するという問題がある。一方、組み立てプロセスに於いても、たとえば、両チップを同一のチップ厚さとする場合、チップ間ワイヤ接続に於いて、第２ボンディング側でワイヤが垂れて、チップと接触する等のワイヤショート不良の虞がある。
（２）前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインの説明（主に図３０により、図２を参照）：
そこで、前記一実施の形態の半導体集積回路装置においては、図３０に示すように、デジタルチップ２ｄ（第２の半導体チップ）の厚さＴｄと比較して、混合信号チップ２ｍ（第１の半導体チップ）の厚さＴｍを薄くすることによって、これらの問題を低減させたものである。
このようにすることによって、混合信号チップ２ｍ（第１の半導体チップ）内における基板内雑音経路の寄生インダクタンスおよび寄生抵抗は必然的に増加する。従って、混合信号チップ２ｍ（第１の半導体チップ）上の第１のデジタル回路領域６ｆからアナログ回路領域５への基板内雑音経路を介してのデジタル雑音の伝播が制限される。
一方、デジタルチップ２ｄ（第２の半導体チップ）側の表面は、高い位置にあり、混合信号チップ２ｍ（第１の半導体チップ）側の表面は、低い位置にあるので、ワイヤの高度を高い方から低い方へほぼ単調降下させることができるので、ワイヤショート不良を防止することができる。
（３）前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴（ＬＮＡ基準電圧端子および、その他のアナログ系基準電圧端子のアナログ系裏面基準電圧プレーンを介しての最短相互接続構造）に関する補足的説明（主に図３１により、図１５および図１６等を参照）：
図３１又は図１５等に示すように、ローノイズアンプ回路領域ＬＮＡのＬＮＡ用接地パッド７ｇａと、その他のアナログ系回路、たとえば、ＰＬＬ回路領域ＰＬＬのＰＬＬ用接地パッド７ｇｐ（アナログ要素回路領域用基準電圧端子）との間のインタポーザ３内における最短相互接続を、第４層アナログ接地プレーン２４ａを介して実行している。なお、アナログ要素回路領域用基準電圧端子としては、他に、たとえば、ＡＤＣ用接地パッド７ｇｃ、アナログベースバンド処理回路用接地パッド７ｇｆ、ミクサ回路用接地パッド７ｇｌ等があり、これらについても全く同様である。
このように、ＬＮＡ用接地パッド７ｇａと、その他のアナログ系回路の接地パッドを第４層アナログ接地プレーン２４ａで最短相互接続しているので、その間の経路のインピーダンスを高めることができ、その結果、その他のアナログ系回路からのデジタルノイズのローノイズアンプ回路領域ＬＮＡへの伝播を防止することができる。
このように、ローノイズアンプ回路領域ＬＮＡを特別に扱うのは、ローノイズアンプ回路領域ＬＮＡが特に微弱な入力信号を扱うことに起因している。また、この例のように、非常に広帯域の信号を扱う場合は、あらゆる波長の雑音を拾う可能性が高いことにも起因している。
（４）前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴（混合信号チップのデジタル系基準電圧端子および、デジタルチップの基準電圧端子のデジタル系裏面基準電圧プレーンを介しての最短相互接続構造）に関する補足的説明（主に図３１により、図１７、図１８および図１９を参照）：
図３１又は図１７等に示すように、混合信号チップ２ｍのデジタル系要素回路の接地パッドと、デジタルチップ２ｄのデジタル系要素回路の接地パッドとの間のインタポーザ３内における最短相互接続を、第４層デジタル接地プレーン２４ｄを介して実行している。ここで、混合信号チップ２ｍのデジタル系要素回路とは、たとえば、デジタルベースバンド処理回路領域ＤＢＢであり、デジタル系要素回路とは、たとえば、デジタル復調回路領域ＤＭである。
なお、混合信号チップ２ｍのデジタル系要素回路用基準電圧端子としては、他に、たとえば、出力バッファ回路用接地パッド７ｇｏ等があり、これらについても全く同様である。同様に、デジタルチップ２ｄのデジタル系要素回路用基準電圧端子としては、他に、たとえば、入力バッファ回路用接地パッド７ｇｉ等があり、これらについても全く同様である。
このように、混合信号チップ２ｍのデジタル系要素回路の接地パッドと、デジタルチップ２ｄの接地パッドを第４層デジタル接地プレーン２４ｄで最短相互接続しているので、その間の経路のインピーダンスを高めることができ、その結果、デジタルチップ２ｄから混合信号チップ２ｍへデジタルノイズが伝播することを低減することができる。
（５）前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴（ＬＮＡ以外のアナログ系基準電圧端子間のアナログ系基準電圧プレーンを介しての最短相互接続構造）に関する補足的説明（主に図３１により、図１５および図１６等を参照）：
図３１又は図１５等に示すように、混合信号チップ２ｍのアナログ系要素回路用接地パッドのうち、たとえば、ＰＬＬ回路領域ＰＬＬのＰＬＬ用接地パッド７ｇｐと、アナログデジタルコンバータ回路領域ＡＤＣのＡＤＣ用接地パッド７ｇｃとの間のインタポーザ３内における最短相互接続を、第２層アナログ接地プレーン２２ａｐを介して実行している。混合信号チップ２ｍのアナログ系要素回路用基準電圧端子としては、他に、たとえば、アナログベースバンド処理回路用接地パッド７ｇｆ、ミクサ回路用接地パッド７ｇｌ等があり、これらについても全く同様である。
このようにすることによって、ローノイズアンプ回路領域ＬＮＡへのノイズの伝播を回避しつつ、ローノイズアンプ回路領域ＬＮＡ以外のアナログ系要素回路の間の良好な接地特性を確保することができる。
（６）前記一実施の形態の半導体集積回路装置におけるデバイス構造のその他の特徴（混合信号チップ下基準電圧プレーン分離構造）に関する補足的説明（主に図３１により、図１５から図１９を参照）：
図３１および図１５から図１９に示すように、混合信号チップ２ｍのデジタル系要素回路用接地パッドのうち、たとえば、デジタルベースバンド処理回路用接地パッド７ｇｄと、出力バッファ回路用接地パッド７ｇｏとの間のインタポーザ３内における最短相互接続を、第２層デジタル接地プレーン２２ｄｍを介して実行している。このように、アナログチップ２ｍ下の第２層アナログ接地プレーン２２ａｐと第２層デジタル接地プレーン２２ｄｍが幾何学的に分離されているので、このプレーンを介して、直接、デジタルノイズが伝播することを防止することができる。
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にシリコン系半導体基板を使用したデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、Ｇｅ系基板や化合物半導体（ＧａＡｓ，ＩｎＰ、ＳｉＧｅ、ＳｉＣ，ＧａＮ）基板を用いたデバイスにも適用できることは言うまでもない（また、一部のチップがそのようなチップであっても良い）。
また、前記実施の形態では、主に多層配線基板上に複数のチップを搭載したデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、リードフレームを用いて複数のチップを集積したデバイスにも適用できることは言うまでもない。
更に、前記実施の形態では、主に非エピタキシャル型バルクシリコン基板を用いた半導体チップを用いたデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、エピタキシャル型バルクシリコン基板やＳＯＩ基板を用いた半導体チップを用いたデバイスにも適用できることは言うまでもない。
１ 半導体基板（Ｐ型シリコン単結晶半導体基板）
２ａ 半導体チップの表面（デバイス形成面）
２ｂ 半導体チップの裏面
２ｄ デジタルチップ（復調チップ、第２の半導体チップ）
２ｍ 混合信号チップ（第１の半導体チップ）
３ インタポーザ（有機系多層配線基板）
３ｍ インタポーザのチップ搭載面
３ｐ インタポーザの外部接続ランド配置面
４ ガードバンド
５ アナログ回路領域
６ｆ 第１のデジタル回路領域
６ｓ 第２のデジタル回路領域
７ ボンディングパッド（端子）
７ｇａ ＬＮＡ用接地パッド（ローノイズアンプ領域用基準電圧端子）
７ｇｂ ガードバンド用接地パッド
７ｇｃ ＡＤＣ用接地パッド（アナログ要素回路領域用基準電圧端子）
７ｇｄ デジタルベースバンド処理回路用接地パッド
７ｇｆ アナログベースバンド処理回路用接地パッド（アナログ要素回路領域用基準電圧端子）
７ｇｉ 入力バッファ回路用接地パッド
７ｇｌ ミクサ回路用接地パッド（アナログ要素回路領域用基準電圧端子）
７ｇｍ デジタル復調回路用接地パッド
７ｇｏ 出力バッファ回路用接地パッド
７ｇｐ ＰＬＬ用接地パッド（アナログ要素回路領域用基準電圧端子）
７ｇｓｄ デジタルチップシールリング用接地パッド
７ｇｓｍ 混合信号チップシールリング用接地パッド
７ｒａ ＬＮＡ周辺ガードリング用接地パッド
７ｒｃ ＡＤＣ周辺ガードリング用接地パッド
７ｒｄ デジタルベースバンド処理回路周辺ガードリング用接地パッド
７ｒｆ アナログベースバンド処理回路周辺ガードリング用接地パッド
７ｒｉ 入力バッファ回路周辺ガードリング用接地パッド
７ｒｌ ミクサ回路周辺ガードリング用接地パッド
７ｒｍ デジタル復調回路周辺ガードリング用接地パッド
７ｒｏ 出力バッファ回路周辺ガードリング用接地パッド
７ｒｐ ＰＬＬ周辺ガードリング用接地パッド
７ｓａ ＬＮＡ用信号パッド
７ｖａ ＬＮＡ用電源パッド
７ｖｃ ＡＤＣ用電源パッド
７ｖｄ デジタルベースバンド処理回路用電源パッド
７ｖｆ アナログベースバンド処理回路用電源パッド
７ｖｉ 入力バッファ回路用電源パッド
７ｖｌ ミクサ回路用電源パッド
７ｖｍ デジタル復調回路用電源パッド
７ｖｏ 出力バッファ回路用電源パッド
７ｖｐ ＰＬＬ用電源パッド
７ｘ１ 混合信号チップ上の差動出力パッド（第１のボンディングパッド）
７ｘ２ 混合信号チップ上の差動出力パッド（第２のボンディングパッド）
７ｘ３ デジタルチップ上の差動入力パッド（第３のボンディングパッド）
７ｘ４ デジタルチップ上の差動入力パッド（第４のボンディングパッド）
７ｘ５ 混合信号チップ上の差動出力パッド（第５のボンディングパッド）
７ｘ６ 混合信号チップ上の差動出力パッド（第６のボンディングパッド）
７ｘ７ デジタルチップ上の差動入力パッド（第７のボンディングパッド）
７ｘ８ デジタルチップ上の差動入力パッド（第８のボンディングパッド）
８，８ａ，８ｂ，８ｃ ボンディングワイヤ
８ｑ ボンディングボール（ワイヤのボール部）
８ｓ 下地バンプ（金バンプ）
９ 封止樹脂体
１０ バンプ電極
１１ｃ コア絶縁基板
１１ｆ 表側張り合わせ絶縁基板
１１ｓ 裏側張り合わせ絶縁基板
１２ｆ 表側ソルダレジスト膜
１２ｓ 裏側ソルダレジスト膜
１４ ダイボンド用ペースト層（接着材層、銀ペースト層）
１５ マザーボード
２０ ＲＦモジュール（半導体集積回路装置）
２１ｄｐ デジタルチップ下の第１層デジタル接地プレーン
２２ａｐ アナログチップ下の第２層アナログ接地プレーン
２２ｃｓ 第２層接地プレーンスリット状切欠き部
２２ｄｐ デジタルチップ下の第２層主デジタル接地プレーン
２２ｄｓ デジタルチップ下の第２層副デジタル接地プレーン
２２ｄｍ アナログチップ下の第２層デジタル接地プレーン
２３ａｐ アナログチップ下の第３層アナログ接地プレーン
２４ａ 第４層アナログ接地プレーン
２４ｃｓ 第４層接地プレーンスリット状切欠き部
２４ｄ 第４層デジタル接地プレーン
２５ 貫通ビア
２５ａ 第１、第２、第３および第４層を繋ぐ貫通ビア
２５ｂ 第１および第４層を繋ぐ貫通ビア
２５ｃ 第１および第３層を繋ぐ貫通ビア
２５ｄ 第１、第２および第４層を繋ぐ貫通ビア
２５ｅ 第２および第４層を繋ぐ貫通ビア
２６ 外部接続ランド
２７ 貫通ビアホール
２８ 貫通ビアホール内メッキ銅膜
２９ｘ1 第２および第４のパッドを貫く直線
２９ｘ２ 第５および第７のパッドを貫く直線
２９ｘ３ 第１および第３のパッドを貫く直線
２９ｙｄ デジタルチップ上の差動入力パッドを貫く直線
２９ｙｍ 混合信号チップ上の差動入力パッドを貫く直線
３１ｉ 第１層独立配線（またはボンディング用リード）
３１ｐ 第１層デジタル接地プレーンからの突出配線
３３ｂｍ アナログチップ下のＤＢＢ用電源プレーン
３３ｉｄ デジタルチップ下のＩ/Ｏ用電源プレーン
３３ｉｍ アナログチップ下のＩ/Ｏ用電源プレーン
３３ｄｄ デジタルチップ下のデジタル復調回路用電源プレーン
４０ａ ＬＮＡ用信号パッド
５０ 両面銅張絶縁コア基板
５２ｆ 内側表面銅板
５２ｓ 内側裏面銅板
５３ｆ 外側表面銅板
５３ｓ 外側裏面銅板
５４ ボンディング開口
ＡＢＢ アナログベースバンド処理回路領域
ＡＤＣ アナログデジタルコンバータ回路領域
ＡＴ アンテナ
ＢＤ 入力バッファ回路領域
ＢＭ 出力バッファ回路領域
ＣＤ Ｎ＋型ディープウエルコンタクト領域
ＣＮ Ｎ＋型コンタクト領域
ＣＰ Ｐ＋型コンタクト領域
Ｄ１ 差動伝送線対内距離
Ｄ２ 差動伝送線対間距離
Ｄ３ ワイヤ長さ
ＤＢＢ デジタルベースバンド処理回路領域
ＤＣ デジタル系回路群
ＤＩＢ 差動入力バッファ
ＤＭ ＯＦＤＭ復調回路領域（デジタル復調回路領域）
ＤＯＢ 差動出力バッファ
ＤＷｎ ディープＮウエル領域
Ｇ ゲート電極
ＧＣ マザーボード上の共通接地面
ＧＲ Ｐ＋型ガードリング領域
ＧＲａ アナログベースバンド処理回路領域周辺ガードリング
ＧＲｂ デジタルベースバンド回路周辺ガードリング
ＧＲｃ アナログデジタルコンバータ回路領域周辺ガードリング
ＧＲｄ デジタル復調回路領域周辺ガードリング
ＧＲｉ 入力バッファ回路領域周辺ガードリング
ＧＲｍ ミクサ回路領域周辺ガードリング
ＧＲｌ ローノイズアンプ回路領域周辺ガードリング
ＧＲｏ 出力バッファ回路領域周辺ガードリング
ＧＲｐ ＰＬＬ回路領域周辺ガードリング
Ｌ１ インタポーザ内の第１層配線層（表面配線層）
Ｌ２ インタポーザ内の第２層配線層（表面側内部配線層）
Ｌ３ インタポーザ内の第３層配線層（裏面側内部配線層）
Ｌ４ インタポーザ内の第４層配線層（裏面配線層）
ＬＮＡ ローノイズアンプ回路領域
ＬＲａ ＬＮＡ用リニア電圧レギュレータ
ＬＲｃ ＡＤＣ回路用リニア電圧レギュレータ
ＬＲｄ デジタル系回路用リニア電圧レギュレータ
ＬＲｐ ＰＬＬ回路用リニア電圧レギュレータ
Ｌｓ 経路上のインダクタンス成分（寄生インダクタンス）
ＭＩＸ ミクサ回路領域
ＭＲ 終端抵抗
ＰＬＬ ＰＬＬ回路領域
ＰＳ１、ＰＳ２，ＰＳ３，ＰＳ７，ＰＳ８ ペア伝送線路
Ｑｎ Ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ Ｐチャネル型ＭＯＳＦＥＴ
Ｒ１ チップ間切り出し領域
Ｒｓ 経路上の抵抗成分（寄生抵抗）
ＳＤｎ Ｎ＋型ソースドレイン領域
ＳＤｐ Ｐ＋型ソースドレイン領域
ＳＬ スパイラルインダクタ
ＳＰＴ シリアル−パラレル変換回路
ＳＲ シールリング
Ｓ＋ 差動信号線対の正側信号線
Ｓ− 差動信号線対の反転信号線
Ｔｄ デジタルチップの半導体基板厚さ
Ｔｍ 混合信号チップの半導体基板厚さ
ＶＣＯ 電圧制御発振回路領域
Ｖｄｐａ インタポーザ下面のＬＮＡ用電源ランド
Ｖｄｐｃ インタポーザ下面のＡＤＣ用電源ランド
Ｖｄｐｄ インタポーザ下面のデジタルベースバンド用電源ランド
Ｖｄｐｉ インタポーザ下面のＩ/Ｏ用電源ランド
Ｖｄｐｍ インタポーザ下面のデジタル復調回路用電源ランド
Ｖｄｐｐ インタポーザ下面のＰＬＬ回路用電源ランド
Ｖｇｐａ インタポーザ下面のアナログ用接地ランド
Ｖｇｐｂ インタポーザ下面のガードバンド用接地ランド
Ｖｇｐｄ インタポーザ下面のデジタル用接地ランド
Ｖｇｐｓ インタポーザ下面のシールリング用接地ランド
Ｖｒｐａ インタポーザ下面のＬＮＡ回路周辺ガードリング用接地ランド
Ｖｒｐｃ インタポーザ下面のＡＤＣ回路周辺ガードリング用接地ランド
Ｖｒｐｄ インタポーザ下面のデジタルベースバンド回路周辺ガードリング用接地ランド
Ｖｒｐｉ インタポーザ下面の入力バッファ回路周辺ガードリング用接地ランド
Ｖｒｐｍ インタポーザ下面のデジタル復調回路周辺ガードリング用接地ランド
Ｖｒｐｏ インタポーザ下面の出力バッファ回路周辺ガードリング用接地ランド
Ｖｒｐｐ インタポーザ下面のＰＬＬ回路周辺ガードリング用接地ランド
Ｖｓｐａ インタポーザ下面のアンテナ用ランド
ＷＮ Ｎ型ウエル領域
ＷＰ Ｐ型ウエル領域

Claims (15)

  1. 以下を含む半導体集積回路装置：
    （ａ）チップ搭載面および外部ランド配置面を有する有機系多層配線基板；
    （ｂ）前記チップ搭載面上に搭載され、アナログ回路領域および第１のデジタル回路領域を有する第１の半導体チップ；
    （ｃ）前記チップ搭載面上に搭載され、第２のデジタル回路領域を有する第２の半導体チップ；
    （ｄ）前記第１の半導体チップおよび前記第２の半導体チップのそれぞれの表面上の複数の端子間を相互に接続する複数のボンディングワイヤ、
    ここで、前記第１の半導体チップの厚さは、前記第２の半導体チップの厚さよりも薄く、
    前記第１の半導体チップ上の前記複数の端子は、前記第１の半導体チップの一辺に沿って設けられており、
    前記第２の半導体チップ上の前記複数の端子は、前記第１の半導体チップの前記一辺に隣接する前記第２の半導体チップの一辺に沿って設けられており、
    前記複数のボンディングワイヤは、複数の相互に隣接するワイヤ対を含み、これらの隣接ワイヤ対は、小振幅差動信号を伝送する複数のペア伝送線路を構成している。
  2. 請求項１に記載の半導体集積回路装置において、各ペア伝送線路の一端には前記第１の半導体チップ上に設けられた第１の終端抵抗が接続されており、他端には前記第２の半導体チップ上に設けられた第２の終端抵抗が接続されている。
  3. 請求項２に記載の半導体集積回路装置において、各ペア伝送線路を構成する正側信号線と反転信号線は、ほぼ同じ長さであり、ほぼ平行である。
  4. 請求項３に記載の半導体集積回路装置において、前記複数のボンディングワイヤは、同一径の金線である。
  5. 請求項４に記載の半導体集積回路装置において、各ペア伝送線路を構成する正側信号線と反転信号線の間の距離、および、前記複数のペア伝送線路の間の距離は、ほぼ同一である。
  6. 請求項５に記載の半導体集積回路装置において、第１の終端抵抗および第２の終端抵抗は、ポリサイド抵抗である。
  7. 請求項６に記載の半導体集積回路装置において、前記第１の半導体チップの半導体基板は、Ｐ型単結晶半導体シリコン基板であって、その基板内構造は、非エピタキシャル基板型バルクＣＭＯＳ構造である。
  8. 請求項７に記載の半導体集積回路装置において、前記有機系多層配線基板は、以下を含む：
    （ａ１）表面側に設けられた表面配線層；
    （ａ２）裏面側に設けられた裏面配線層；
    （ａ３）前記表面配線層と前記裏面配線層の間に設けられた表面側内部配線層；
    （ａ４）前記表面配線層と前記裏面配線層の間であって、前記表面側内部配線層と比較して、前記裏面配線層に近い側に設けられた裏面側内部配線層；
    （ａ５）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の一方に設けられた第１のアナログ回路用内層基準電圧プレーン；
    （ａ６）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記一方に設けられ、前記第１のアナログ回路用内層基準電圧プレーンと平面幾何学的に分離された第１のデジタル回路用内層基準電圧プレーン。
  9. 請求項８に記載の半導体集積回路装置において、前記第１の半導体チップは、以下を含む：
    （ｂ１）前記アナログ回路領域内に設けられたローノイズアンプ領域；
    （ｂ２）前記アナログ回路領域内に、前記ローノイズアンプ領域とは別に設けられた複数のアナログ要素回路領域；
    （ｂ３）前記ローノイズアンプ領域のためのローノイズアンプ領域用基準電圧端子；
    （ｂ４）各アナログ要素回路領域のためのアナログ要素回路領域用基準電圧端子、
    ここで、前記ローノイズアンプ領域用基準電圧端子と各アナログ要素回路領域用基準電圧端子は、前記裏面配線層に設けられたアナログ回路用裏面基準電圧プレーンを介して、最短相互接続されている。
  10. 請求項９に記載の半導体集積回路装置において、各アナログ要素回路領域用基準電圧端子は、前記第１のアナログ回路用内層基準電圧プレーンを介して最短相互接続されている。
  11. 請求項１０に記載の半導体集積回路装置において、前記表面配線層は、以下を含む：
    （ａ１−１）前記ローノイズアンプ領域用基準電圧端子とボンディングワイヤにより接続されたローノイズアンプ領域用基準電圧配線；
    （ａ１−２）ローノイズアンプ領域用電源端子とボンディングワイヤにより接続されたローノイズアンプ領域用電源配線；
    （ａ１−３）ローノイズアンプ領域用信号端子とボンディングワイヤにより接続されたローノイズアンプ領域用信号配線、
    ここで、前記第１のアナログ回路用内層基準電圧プレーンは、これらとオーバラップする部分に於いて、これらを一体的に包括する切り欠き部を有する。
  12. 請求項１１に記載の半導体集積回路装置において、更に、以下を含む：
    （ｅ）前記第１の半導体チップ上に設けられた第１のデジタル回路領域用基準電圧端子；
    （ｆ）前記第２の半導体チップ上に設けられた第２のデジタル回路領域用基準電圧端子；
    （ｇ）前記裏面配線層に設けられたデジタル回路用裏面基準電圧プレーン、
    ここで、前記第１のデジタル回路領域用基準電圧端子と前記第２のデジタル回路領域用基準電圧端子は、前記デジタル回路用裏面基準電圧プレーンを介して、最短相互接続されている。
  13. 請求項１２に記載の半導体集積回路装置において、前記第１のデジタル回路領域は、以下を含む：
    （ｂ５）デジタルベースバンド処理回路領域；
    （ｂ６）前記デジタルベースバンド処理回路領域からの信号を、前記第１の半導体チップの外部へ差動出力するための差動出力バッファ回路領域、
    更に、前記表面側内部配線層および前記裏面側内部配線層の他方は、以下を含む：
    （ａ５−１）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられたデジタルベースバンド処理回路領域用内層電源プレーン；
    （ａ５−２）前記第１の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記デジタルベースバンド処理回路領域用内層電源プレーンと平面幾何学的に分離された差動出力バッファ回路領域用内層電源プレーン。
  14. 請求項１３に記載の半導体集積回路装置において、前記第２のデジタル回路領域は、以下を含む：
    （ｂ７）デジタル復調回路領域；
    （ｂ８）前記第２の半導体チップの外部からの差動信号を受けて、それを前記デジタル復調回路領域に送出するための差動入力バッファ回路領域、
    前記表面側内部配線層および前記裏面側内部配線層の前記他方は、以下を含む：
    （ａ５−３）前記第２の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられた差動入力バッファ回路領域用内層電源プレーン；
    （ａ５−４）前記第２の半導体チップ下であって、前記表面側内部配線層および前記裏面側内部配線層の前記他方に設けられ、前記差動入力バッファ回路領域用内層電源プレーンと平面幾何学的に分離されたデジタル復調回路用電源プレーン。
  15. 請求項１４に記載の半導体集積回路装置において、前記第１の半導体チップは、以下を含む：
    （ｂ９）前記アナログ回路領域および前記第１のデジタル回路領域間を分離するように設けられたガードバンド；
    （ｂ１０）前記ローノイズアンプ領域の周辺を取り囲むように設けられたガードリング、
    ここで、前記ガードバンドおよび前記ガードリングは、それぞれ前記ローノイズアンプ領域用基準電圧端子と異なる基準電圧端子であって、相互に異なる基準電圧端子に電気的に接続されている。
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