JP6061025B2 - スイッチング素子駆動回路 - Google Patents

Description

本発明は、ＩＧＢＴやＭＯＳ-ＦＥＴ等のスイッチング素子に対する過電流保護機能を備えたスイッチング素子駆動回路に関する。

交流負荷を駆動する電力変換器として、トーテムポール接続されてハーフブリッジ回路を形成し、交互にオン・オフ動作して直流電圧をスイッチングする２つのスイッチング素子Ｑ１,Ｑ２を備えた電力変換器が知られている。ちなみに前記スイッチング素子Ｑ１,Ｑ２は、例えば高耐圧ＩＧＢＴや高耐圧ＭＯＳ-ＦＥＴからなる。また前記スイッチング素子Ｑ１,Ｑ２をオン・オフ駆動するスイッチング素子駆動回路に、該スイッチング素子Ｑ１,Ｑ２に対する過電流保護回路を組み込むことも知られている。

図６は従来のスイッチング素子駆動回路の一例を示す要部概略構成図であり、Ｑ１〜Ｑ６は三相交流負荷の各相（Ｕ相,Ｖ相,Ｗ相）に対するハーフブリッジ回路を形成した６個のＩＧＢＴからなるスイッチング素子を示している。前記スイッチング素子駆動回路１は、これらの各スイッチング素子Ｑ１〜Ｑ６に対してそれぞれ設けられ、所定の位相関係の下で互いに関連して前記各スイッチング素子Ｑ１〜Ｑ６をそれぞれオン・オフ駆動する。

尚、図６においては前記スイッチング素子Ｑ２に対するスイッチング素子駆動回路１について示すが、他のスイッチング素子Ｑ１,Ｑ３〜Ｑ６に対するスイッチング素子駆動回路も同様に構成される。

ここで前記スイッチング素子駆動回路１は、前記スイッチング素子Ｑ２に所定のゲート電圧ＶＧを印加して該スイッチング素子Ｑ２をオン・オフ駆動する駆動回路本体２を備える。この駆動回路本体２は、例えばトーテムポール接続されたｐチャネルＭＯＳ-ＦＥＴとｎチャネルＭＯＳ-ＦＥＴとからなる。これらのｐチャネルＭＯＳ-ＦＥＴおよびｎチャネルＭＯＳ-ＦＥＴは、駆動制御信号ＣＳを受けて相補的にオン・オフ動作して前記ゲート電圧ＶＧをパルス的に生成する。

また前記スイッチング素子駆動回路１が備える過電流保護回路３は、前記スイッチング素子Ｑ２に流れる電流を分圧抵抗Ｒ１,Ｒ２を介して電圧変換して検出し、その検出電圧Ｖiと過電流閾値を規定する参照電圧Ｖb１とを比較する比較器ＣＭＰを備える。この比較器ＣＭＰは、過電流検出時にフリップフロップＦＦをセットすることで前記ｐチャネルＭＯＳ-ＦＥＴへの前記駆動制御信号ＣＳの入力を禁止する役割を担う。従って前記フリップフロップＦＦのセット時には前記駆動回路本体２による前記スイッチング素子Ｑ２のオン駆動が停止される。

また前記過電流保護回路３は、前記参照電圧Ｖb１よりも高く設定された参照電圧Ｖb２（＞Ｖb１）と前記検出電圧Ｖiとに基づいて前記スイッチング素子Ｑ２に印加される前記ゲート電圧ＶＧを制御する差動増幅器ＡＭＰを備える。この差動増幅器ＡＭＰは、前記検出電圧Ｖiが前記参照電圧Ｖb２よりも高いとき、前記ゲート電圧ＶＧを前記参照電圧Ｖb２まで低下させることで前記スイッチング素子Ｑ２を過電流状態から解放する役割を担う。前記スイッチング素子Ｑ２に流れる電流の前記差動増幅器ＡＭＰによる抑制作用については、例えば特許文献１に詳しく紹介される通りである。

特開２０１０−６２８６０号公報

上述した如く構成されたスイッチング素子駆動回路１においては、過電流検出時には前記ｐチャネルＭＯＳ-ＦＥＴがオフ制御されるので、前記ゲート電圧ＶＧの抑制制御は、専ら前記差動増幅器ＡＭＰだけに委ねられる。具体的には図７に前記ゲート電圧ＶＧの変化を示すように前記駆動制御信号ＣＳがローレベルに反転したとき、これに伴って前記ｐチャネルＭＯＳ-ＦＥＴがオン動作して前記ゲート電圧ＶＧが上昇する。すると前記ゲート電圧ＶＧを受けて前記スイッチング素子Ｑ２がオン動作し、該スイッチング素子Ｑ２に流れる電流が増加する。そして前記スイッチング素子Ｑ２に流れる電流（検出電圧Ｖi）が過電流閾値（参照電圧Ｖb２）を超えると、前記ゲート電圧ＶＧは前記差動増幅器ＡＭＰを介するフィードバック制御を受けて抑制されて前記参照電圧Ｖb２に収束する。

ところで上述したように前記ゲート電圧ＶＧを制御するに際しては、できるだけその制御応答性を高くして過電流検出時における前記ゲート電圧ＶＧの過渡的な上昇を抑えることが望まれる。しかしながら前述した差動増幅器ＡＭＰを介するフィードバック制御ループにおいては遅延時間が大きい。この為、過電流検出時における高速応答が困難であると言う問題がある。しかも前記差動増幅器ＡＭＰを介する制御応答時間は、前記スイッチング素子Ｑ２のゲート容量の影響を受け易いと言う問題もある。

本発明はこのような事情を考慮してなされたもので、その目的は、過電流検出時におけるスイッチング素子のゲート電圧に対する制御応答性を高くすると共に、該ゲート電圧をいち早く一定電圧に収束させて前記スイッチング素子を過電流から効果的に保護することのできるスイッチング素子駆動回路を提供することにある。

上述した目的を達成するべく本発明に係るスイッチング素子駆動回路は、
例えば高耐圧ＩＧＢＴまたは高耐圧ＭＯＳ-ＦＥＴからなるスイッチング素子の制御端子に加えるゲート電圧を制御して該スイッチング素子をオン・オフ駆動する駆動回路本体と、
前記スイッチング素子に流れる電流が過電流閾値を超えるときに該スイッチング素子に対する駆動停止信号を出力する電流検出部と、
前記駆動回路本体の出力電圧が第１の基準電圧を超えるときに前記スイッチング素子の制御端子に接続された第１の制御素子を駆動して前記出力電圧を低下させる比較器と、
前記駆動回路本体の出力電圧と前記第１の基準電圧よりも低い第２の基準電圧との電圧差に応じて前記スイッチング素子の制御端子に接続された第２の制御素子を駆動して前記出力電圧を前記第２の基準電圧に保持する差動増幅器と、
前記電流検出部が前記駆動停止信号を出力したときに前記比較器および前記差動増幅器による前記第１および第２の制御素子の駆動を許可する動作停止部と
を具備したことを特徴としている。

好ましくは前記動作停止部は、前記駆動停止信号の出力時に前記比較器の出力を前記第１の制御素子に印加するゲート回路と、前記駆動停止信号が出力されないときには前記第２の制御素子を強制的にオフさせる第３の制御素子とを備えて構成される。また前記駆動回路本体は、例えばその入力段に前記駆動停止信号の出力時に該駆動回路本体への駆動制御信号の入力を禁止して前記スイッチング素子のオン・オフ駆動を停止させる入力ゲート回路を備えることも好ましい。

尚、前記第１〜第３の制御素子のそれぞれは、例えばＭＯＳ-ＦＥＴからなる。また前記第１および第２の制御素子については、前記スイッチング素子のゲート容量に応じてその飽和電流量を調整可能に設けることが望ましい。

上記構成のスイッチング素子駆動回路によれば、前記駆動回路本体の出力電圧が第１の基準電圧を超えるとき、前記スイッチング素子の制御端子に接続された第１の制御素子が前記比較器によりオン駆動されて前記スイッチング素子のゲート電圧がいち早く低下制御される。しかも前記第１の制御素子をオン駆動するだけなので、従来の差動増幅器を介する前記ゲート電圧のフィードバック制御に比較して前記スイッチング素子のゲート電圧を高速に低下させることができ、その制御応答性を高めることができる。

また制御応答性の違いによって前記比較器による前記ゲート電圧の低下制御が作用した後、前記差動増幅器による第２の制御素子のフィードバック制御が作用する。この結果、前記差動増幅器の制御の下で前記第２の制御素子を介して前記ゲート電圧が制御され、該ゲート電圧が一定の電圧に収束する。従って前記比較器による前記第１の制御素子の制御と、前記差動増幅器による前記第２の制御素子の制御とが相俟って、過電流発生時に前記ゲート電圧を制御応答性良く高速度に一定電圧に収束させ、この収束状態を安定に保つことが可能となる。故に過電流が発生したときの応答性を高くして、前記スイッチング素子を確実に保護することが可能となる。

本発明の一実施形態に係るスイッチング素子駆動回路の概略構成図。 図１に示すスイッチング素子駆動回路の動作を説明する為のタイミング図。 本発明に係るスイッチング素子駆動回路の効果を説明する為の図。 スイッチング素子のゲート容量に依存する制御応答特性の違いを示す図。 前記第２の制御素子の飽和電流量を調整したときの制御応答特性を示す図。 過電流保護機能を備えた従来のスイッチング素子駆動回路の一例を示す概略構成図。 図６に示す従来回路の動作特性を示す図。

以下、図面を参照して本発明の一実施形態に係るスイッチング素子駆動回路について説明する。

図１は実施形態に係るスイッチング素子駆動回路１０の要部概略構成図で、Ｑは該スイッチング素子駆動回路１０が駆動対象とするスイッチング素子である。このスイッチング素子Ｑは、例えばｎチャネル型の高耐圧ＭＯＳ-ＦＥＴ（ＭＭ１）からなり、電流検出用のＭＯＳ-ＦＥＴ（ＳＭ１）を並列に備えた素子構造のものである。尚、前記電流検出用のＭＯＳ-ＦＥＴ（ＳＭ１）は、前記高耐圧ＭＯＳ-ＦＥＴ（ＭＭ１）の［１／ｎ］のチャネル領域を備え、前記高耐圧ＭＯＳ-ＦＥＴ（ＭＭ１）に流れる電流に比例した、例えば［１／１００］の電流Ｉsを出力する。

前記スイッチング素子駆動回路１０は、例えば接地電位（ＧＮＤ）を基準電位とする電源電圧ＶＣＣを受けて動作するように構成される。尚、前述した電力変換器を構成するハーフブリッジ回路の上アーム側のスイッチング素子Ｑを駆動する場合には、前記スイッチング素子駆動回路１０は、前記ハーフブリッジ回路の中点電位ＶＳを基準電位とする電源電圧ＶＢを受けて動作するように構成される。

さて前記スイッチング素子駆動回路１０は、前記スイッチング素子Ｑをオン・オフ駆動する駆動回路本体１１を備える。この駆動回路本体１１は、トーテムポール接続されたｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）とｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）とからなる。これらのｐチャネルＭＯＳ-ＦＥＴおよびｎチャネルＭＯＳ-ＦＥＴは、駆動制御信号ＤＲＶを受けて相補的にオン・オフ動作してそのドレインに前記ゲート電圧ＶＧをパルス的に生成する。換言すれば前記ｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）と前記ｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）の各ドレインを相互に接続した接続点電圧、つまりドレイン電圧として前記スイッチング素子Ｑの制御端子に印加するゲート電圧ＶＧを出力電圧として生成するように構成される。

更に前記駆動回路本体１１は、その入力段に前記駆動制御信号ＤＲＶの入力を制御する論理回路Ｇ１,Ｇ２からなる入力ゲート回路を備える。この入力ゲート回路を構成する前記論理回路Ｇ１,Ｇ２は、後述する電流検出部により過電流が検出されたとき、該電流検出部の出力によって制御される。従って前記駆動回路本体１１は、入力ゲート回路がイネーブルであるときにだけ、前記スイッチング素子Ｑをオン・オフ駆動するパルス信号を前記ゲート電圧ＶＧとして生成して出力する。

一方、前記スイッチング素子駆動回路１０が備える電流検出部１２は、前記スイッチング素子Ｑにおける前記電流検出用のＭＯＳ-ＦＥＴ（ＳＭ１）から出力される電流により生起される電圧を分圧して検出する分圧抵抗Ｒ４,Ｒ５を備える。更に前記電流検出部１２は、前記分圧抵抗Ｒ４,Ｒ５により検出される前記スイッチング素子Ｑに流れる電流に比例した検出電圧Ｖscを、予め設定された過電流閾値に相当する基準電圧Ｖref２と比較する比較器ＣＭＰ２を備える。この比較器ＣＭＰ２は、前記検出電圧Ｖscが前記基準電圧Ｖref２を超えるとき、前記スイッチング素子Ｑに過電流が流れていると判定し、駆動停止信号ＯＣを出力する。

前記駆動回路本体１１の入力段に設けられた前記論理回路Ｇ１,Ｇ２からなる入力ゲート回路は、前記電流検出部１２により過電流が検出されたとき、前記比較器ＣＭＰ２の出力を受けて前記駆動制御信号ＤＲＶの前記ｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）およびｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）への印加を禁止する。つまり前記電流検出部１２において過電流が検出されたとき、前記入力ゲート回路は前記駆動回路本体１１の動作を禁止し、これによって前記スイッチング素子Ｑのオン・オフ駆動を禁止する。

ここで前記スイッチング素子駆動回路１０が特徴とするところは、上述した基本構成に加えて、前記スイッチング素子Ｑのゲート端子と基準電位との間に介挿されたｎチャネル型のＭＯＳ-ＦＥＴからなる第１の制御素子１３（ＮＭ３）、およびｎチャネル型のＭＯＳ-ＦＥＴからなる第２の制御素子１４（ＮＭ２）とを並列に備える。更に前記スイッチング素子駆動回路１０は、上記第１の制御素子１３（ＮＭ３）をオン・オフ制御する比較器１５（ＣＭＰ１）と、前記第２の制御素子１４（ＮＭ２）を動作制御する差動増幅器１６（ＡＭＰ）を備える。これらの比較器１５（ＣＭＰ１）、および差動増幅器１６（ＡＭＰ）は、前記ゲート電圧ＶＧを制御する為の比較制御部１７を構成する。

ちなみに前記比較器１５（ＣＭＰ１）の機能を要約すると、前記駆動回路本体１１の出力電圧、即ち、前記スイッチング素子Ｑのゲート電圧ＶＧが図示しない第１の基準電圧Ｖ１を超えるとき、前記第１の制御素子１３（ＮＭ３）をオン駆動して前記ゲート電圧ＶＧを低下させる役割を担う。この第１の制御素子１３（ＮＭ３）に対する制御を、ここではＦＡＳＴ制御と称する。また前記差動増幅器１６（ＡＭＰ）の機能を要約すると、前記駆動回路本体１１の出力電圧が前記第１の基準電圧Ｖ１よりも低い図示しない第２の基準電圧Ｖ２を超えるときに駆動される。そして前記差動増幅器１６（ＡＭＰ）は、前記ゲート電圧ＶＧと前記第２の基準電圧Ｖ２との電圧差に応じて前記第２の制御素子１４（ＮＭ２）の動作を制御する。

ここで前記第１の基準電圧Ｖ１は、例えば１２Ｖとして設定され、また前記第２の基準電圧Ｖ２は、例えば１１Ｖとして設定される。このようにして設定される基準電圧Ｖ１,Ｖ２は、ＶＧ電圧を下げる動作において、前記比較器１５（ＣＭＰ１）を前記差動増幅器１６（ＡＭＰ）よりも早く動作させる為である。従って過電流の発生時には前記ＦＡＳＴ制御が開始された後に前記差動増幅器１６（ＡＭＰ）の動作が開始される。そして前記差動増幅器１６（ＡＭＰ）による前記第２の制御素子１４（ＮＭ２）の動作制御によって前記ゲート電圧ＶＧがフィードバック制御され、該ゲート電圧ＶＧが前記第２の基準電圧Ｖ２に収束して保持される。この第２の制御素子１４（ＮＭ２）に対する制御を、ここではＨＯＬＤ制御と称する。

ところでこの実施形態においては、図１に示すように前記比較器１５（ＣＭＰ１）および前記差動増幅器１６（ＡＭＰ）には、それぞれ基準電圧Ｖref１が参照電圧として与えられる。また前記比較器１５（ＣＭＰ１）および前記差動増幅器１６（ＡＭＰ）には、前記ゲート電圧ＶＧが、分圧抵抗Ｒ１,Ｒ２,Ｒ３を介して分圧した電圧Ｖａ,Ｖｂとしてそれぞれ与えられるように構成されている。

従って前記比較器１５（ＣＭＰ１）は、前記基準電圧Ｖref１と前記ゲート電圧ＶＧを分圧した電圧Ｖａとを比較することで、前述した前記ゲート電圧ＶＧと前記第１の基準電圧Ｖ１との比較処理を等価的に実行する。また同様に前記差動増幅器１６（ＡＭＰ）は、前記基準電圧Ｖref１と前記ゲート電圧ＶＧを分圧した電圧Ｖｂとをそれぞれ入力することで、前述した前記ゲート電圧ＶＧと前記第２の基準電圧Ｖ２との差電圧に基づく前記第２の制御素子１４（ＮＭ２）の動作制御を等価的に実行する。

また前記スイッチング素子駆動回路１０は、動作停止部１８を備える。この動作制御停止部１８は、前記電流検出部１２の比較器ＣＭＰ２が前記駆動停止信号ＯＣを出力したときに前記比較制御部１７における前記比較器１５（ＣＭＰ１）および前記差動増幅器１６（ＡＭＰ）による前記第１および第２の制御素子１３,１４（ＮＭ３,ＮＭ２）の駆動を許可する。具体的には前記動作停止部１８は、前記駆動停止信号ＯＣが出力されたときにだけ前記比較器１５（ＣＭＰ１）の出力を前記第１の制御素子１３（ＮＭ３）に印加するアンド回路Ｇ４を備える。

更に前記動作停止部１８は、前記第２の制御素子１４（ＮＭ２）のゲートと接地電位（ＧＮＤ）の間に介挿されたｎチャネルＭＯＳ-ＦＥＴからなる第３の制御素子１９（ＮＭ４）を備える。この第３の制御素子１９（ＮＭ４）は、ノット回路Ｇ３を介して前記駆動停止信号ＯＣを反転した信号により駆動される。従って前記第３の制御素子１９（ＮＭ４）は、前記スイッチング素子Ｑに過電流が生じていないとき、つまり通常動作時に前記第２の制御素子１４（ＮＭ２）の動作を強制的に禁止する役割を担う。

即ち、前記動作停止部１８は、前記電流検出部１２において過電流が検出されたときにだけ、前記第１および第２の制御素子１３,１４（ＮＭ３,ＮＭ２）の駆動を許可する。この結果、前記比較器１５（ＣＭＰ１）および前記差動増幅器１６（ＡＭＰ）は、前述した前記ゲート電圧ＶＧの低下制御である前記ＦＡＳＴ制御およびＨＯＬＤ制御をそれぞれ実行する。そして前記スイッチング素子Ｑに流れる電流を減少させ、これによって過電流保護動作を実行する。

図２は上述した如く構成されたスイッチング素子駆動回路１０の基本的な動作を示すタイミング図である。通常動作時には前記駆動制御信号ＤＲＶに従って前記スイッチング素子Ｑがオン・オフ駆動しても該スイッチング素子Ｑに流れる電流Ｉsは過電流の検出レベルに至らない。従って通常動作時には前記電流検出部１２は駆動停止信号ＯＣを出力することはない。これ故、前記駆動回路本体１１の前記ｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）および前記ｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）には、前記駆動制御信号ＤＲＶから前記入力ゲート回路を介して生成された駆動信号ＰＤＲＶ,ＮＤＲＶがそのまま印加される。

またこのときには前記駆動停止信号ＯＣが出力されることがないので、前記第１の制御素子１３（ＮＭ３）および前記第２の制御素子１４（ＮＭ２）は共にオン駆動されることはない。従って前述したＦＡＳＴ制御およびＨＯＬＤ制御が実行されることはない。これ故、前記スイッチング素子Ｑに印加されるゲート電圧ＶＧは、前記駆動回路本体１１のｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）およびｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）の各ドレインに生起される電圧そのものとなる。

これに対して図２にタイミングｔ１として示すように前記スイッチング素子Ｑに流れる電流Ｉsが異常に大きくなると、該電流Ｉsによって生じる前記検出電圧Ｖscが前記基準電圧Ｖref２を超えた時点で前記駆動停止信号ＯＣが出力される。するとこの駆動停止信号ＯＣによって前記入力ゲート回路により前記駆動信号ＮＤＲＶ,ＰＤＲＶの出力が阻止される。従って前記駆動回路本体１１における前記ｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）はオフ状態に保たれ、また前記ｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）はオフ状態に保たれる。

またこのとき前記駆動停止信号ＯＣを受けた前記動作停止部１８は、その前記アンド回路Ｇ４をイネーブルとし、また前記第３の制御素子１９（ＮＭ４）をオフ動作させる。この結果、前記第１の制御素子１３（ＮＭ３）のゲートに前記比較器１５（ＣＭＰ１）の出力が印加され、該第１の制御素子１３（ＮＭ３）により前記ゲート電圧ＶＧを低下させる前記ＦＡＳＴ制御が実行される。そしてこのＦＡＳＴ制御により前記ｐチャネルＭＯＳ-ＦＥＴ（ＰＭ１）のドレイン電圧、即ち、前記ゲート電圧ＶＧが低下される。

更にこのとき前記動作停止部１８における前記第３の制御素子１９（ＮＭ４）がオフするので、前記第２の制御素子１４（ＮＭ２）には前記差動増幅器１６（ＡＭＰ）の出力が印加される。そして前記差動増幅器１６（ＡＭＰ）の制御の下で前記第２の制御素子１４（ＮＭ２）を介する前記ゲート電圧ＶＧの一定化制御、即ち、前記ＨＯＬＤ制御が開始される。但しこのＨＯＬＤ制御は、前記差動増幅器１６（ＡＭＰ）に固有な制御応答遅れを経て実行される。

この結果、図２に示すように、先ず前記過電流検出時から殆ど時間遅れなく前記比較器１５（ＣＭＰ１）の制御の下で、前記ＦＡＳＴ制御と前記ＨＯＬＤ制御とによって前記ゲート電圧ＶＧが低下する。そして前記ゲート電圧ＶＧの低下に伴って前記比較器１５（ＣＭＰ１）によるＦＡＳＴ制御が停止した後には、前記差動増幅器１６（ＡＭＰ）の制御の下で前記ゲート電圧ＶＧが前記第２の基準電圧Ｖ２に収束して保持される。従って前記ゲート電圧ＶＧは、前記スイッチング素子Ｑの過電流を抑えるように応答性良く低下制御された後、該スイッチング素子Ｑに一定の電流を流し得る所定の電圧に保持される。そして前記駆動制御信号ＤＲＶから前記入力ゲート回路を介して生成された駆動信号ＮＤＲＶによって前記ｎチャネルＭＯＳ-ＦＥＴ（ＮＭ１）がオン動作したとき、これに伴って前記ゲート電圧ＶＧが接地電位に設定される。

従って過電流の発生時に上述した如く動作して前記ゲート電圧ＶＧの低下制御を実行するスイッチング素子駆動回路１０によれば、前記スイッチング素子Ｑに対する過電流保護動作の高速化を図ることが可能である。しかも過電流が発生したとき、前記ゲート電圧ＶＧを一定に保つことができる。従って前記スイッチング素子Ｑの動作状態をそのまま維持することができ、該スイッチング素子Ｑのオン・オフ駆動に支障を来すことはない。故にスイッチング素子Ｑを備えて構築される電力変換器の安定した動作を保証することが可能となる。

図３は本発明に係る前記スイッチング素子駆動回路１０による前記スイッチング素子Ｑに対する制御応答特性（実線）を、図６に示した従来のスイッチング素子駆動回路１の制御応答特性（破線）と対比して示したものである。この図３に示すように前記スイッチング素子Ｑに過電流が発生した場合、本発明に係るスイッチング素子駆動回路１０においてはＦＡＳＴ信号が発せられて前記第１の制御素子１３（ＮＭ３）を応答性良くオン動作させる。従って前記スイッチング素子駆動回路１０の出力電圧ＯＵＴ、即ち、前記スイッチング素子Ｑのゲートに印加するゲート電圧ＶＧがいち早く低下制御される。

この点、従来のスイッチング素子駆動回路１においては、本発明が特徴とするＦＡＳＴ制御の機能を備えていないので、その出力電圧ＯＵＴは図３に破線で示すように略一定の電圧に保持されるに過ぎない。従って過電流に対する保護動作機能として、従来のスイッチング素子駆動回路１に比較して本発明に係るスイッチング素子駆動回路１０の方が、制御応答性の点で優れていると言える。しかも前記差動増幅器１６（ＡＭＰ）と並列に前記比較器１５（ＣＭＰ１）を設けて前述したＦＡＳＴ制御を実行すると言う、簡易な構成でその制御応答性を高めることができる。従ってその実用的利点が多大である。

ところで前述した第１の制御素子１３（ＮＭ３）および第２の制御素子１４（ＮＭ２）の各飽和電流値が等しい場合、前記ＦＡＳＴ制御の応答特性、前記ＨＯＬＤ制御の応答特性、および前記ゲート電圧ＶＧの変化特性は、前記スイッチング素子Ｑのゲート容量（負荷容量）によって変化する。図４は前記各制御素子１３,１４（ＮＭ３,ＮＭ２）の飽和電流が３２ｍＡである条件下において、前記スイッチング素子Ｑのゲート容量が１０ｐＦであるときの特性（実線）と、１ｐＦであるときの特性（破線）とを対比して示している。この図４に示すように前記各制御素子１３,１４（ＮＭ３,ＮＭ２）の飽和電流が等しい場合、その応答特性は前記スイッチング素子Ｑのゲート容量に依存することが明らかとなった。

また前記第１の制御素子１３（ＮＭ３）のチャネル幅を変更し、その飽和電流値を上述した電流値の１／１０の３.２ｍＡに変更した場合、前記ＦＡＳＴ制御の応答特性、ＨＯＬＤ制御の応答特性、および前記ゲート電圧ＶＧの変化特性が図５に示すように改善されることが明らかとなった。しかもこの特性は、図４に示した前記スイッチング素子Ｑのゲート容量が１０ｐＦの場合と略等しい。

従って前記第１の制御素子１３（ＮＭ３）のチャネル幅を変更してその飽和電流値を小さく設定することで、前記差動増幅器１６（ＡＭＰ）による前記ゲート電圧ＶＧの一定化制御を効率的に行わせることができる。故に前記第１の制御素子１３（ＮＭ３）の飽和電流値を適正に設定することで、前述した比較器１５（ＣＭＰ１）による前記ゲート電圧ＶＧの高速な低下制御と相俟って、前記スイッチング素子Ｑのゲート容量（負荷容量）に拘わることなく、過電流に対する安定した保護動作を実行することが可能となる。従って本発明の係るスイッチング素子駆動回路１０は、前記スイッチング素子Ｑに対する過電流保護動作を高速に、且つ安定に実行することができ、その実用的利点が多大である。

尚、本発明は上述した実施形態に限定されるものではない。ここでは電力変換器を構成するハーフブリッジ回路の下アームを形成するスイッチング素子Ｑに対するスイッチング素子駆動回路１０について説明したが、上アームを形成するスイッチング素子Ｑに対するスイッチング素子駆動回路１０についても同様に構成されることは言うまでもない。また該スイッチング素子駆動回路１０を、前記スイッチング素子Ｑを形成した半導体基板上に同時集積し、いわゆるインテリジェントパワーモジュール（ＩＰＭ）として実現しても良いことは勿論のことである。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１０ スイッチング素子駆動回路
１１ 駆動回路本体
１２ 電流検出部
１３ 第１の制御素子（ｎチャネルＭＯＳ-ＦＥＴ）
１４ 第２の制御素子（ｎチャネルＭＯＳ-ＦＥＴ）
１５ 比較器
１６ 差動増幅器
１７ 比較制御部
１８ 動作停止部
１９ 第３の制御素子（ｎチャネルＭＯＳ-ＦＥＴ）

Claims (5)

1. スイッチング素子の制御端子に加える電圧を制御して該スイッチング素子をオン・オフ駆動する駆動回路本体と、
   前記スイッチング素子に流れる電流が過電流閾値を超えるときに該スイッチング素子に対する駆動停止信号を出力する電流検出部と、
   前記駆動回路本体の出力電圧が第１の基準電圧を超えるときに前記スイッチング素子の制御端子に接続された第１の制御素子を駆動して前記出力電圧を低下させる比較器と、
   前記駆動回路本体の出力電圧と前記第１の基準電圧よりも低い第２の基準電圧との電圧差に応じて前記スイッチング素子の制御端子に接続された第２の制御素子を駆動して前記出力電圧を前記第２の基準電圧に保持する差動増幅器と、
   前記電流検出部が前記駆動停止信号を出力したときに前記比較器および前記差動増幅器による前記第１および第２の制御素子の駆動を許可する動作停止部と
   を具備したことを特徴とするスイッチング素子駆動回路。
2. 前記スイッチング素子は、高耐圧ＩＧＢＴまたは高耐圧ＭＯＳ-ＦＥＴからなり、
   前記第１および第２の制御素子は、前記スイッチング素子のゲートと基準電位との間に介挿されたＭＯＳ-ＦＥＴからなる請求項１に記載のスイッチング素子駆動回路。
3. 前記動作停止部は、前記駆動停止信号の出力時に前記比較器の出力を前記第１の制御素子に印加するゲート回路と、前記駆動停止信号が出力されないときには前記第２の制御素子を強制的にオフさせる第３の制御素子とを備える請求項１に記載のスイッチング素子駆動回路。
4. 前記駆動回路本体は、その入力段に前記駆動停止信号の出力時に該駆動回路本体への駆動制御信号の入力を禁止して前記スイッチング素子のオン・オフ駆動を停止させる入力ゲート回路を備える請求項１に記載のスイッチング素子駆動回路。
5. 前記第１および第２の制御素子は、前記スイッチング素子のゲート容量に応じて飽和電流量が調整されるものである請求項１に記載のスイッチング素子駆動回路。

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