JP6027970B2 - 半導体ドナーから分離された層を使用するオプトエレクトロニクスデバイスの製造方法、およびそれによって製造されたデバイス - Google Patents

半導体ドナーから分離された層を使用するオプトエレクトロニクスデバイスの製造方法、およびそれによって製造されたデバイス Download PDF

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Description

関連出願データ
[0001]本出願は、２０１０年９月１０日に出願された米国仮特許出願第６１／４０３，０４１号、および２０１０年１１月３日に出願された米国仮特許出願第６１／４５６，１５２号の優先権の利益を主張し、これらの記載内容全体が参照により本明細書に援用される。
発明の分野
[0002]本発明は、一般に、オプトエレクトロニクスデバイスの分野に関する。特に、本発明は、半導体ドナーから分離された層を使用するオプトエレクトロニクスデバイスの製造方法、およびそれによって製造されたデバイスに関する。
背景
[0003]オプトエレクトロニクスデバイス、たとえばｐｎ接合に基づくデバイスは、多種多様な用途を有し、通常は従来の半導体層の成長／堆積技術を用いて製造される。発光ダイオード（ＬＥＤ）およびレーザーダイオードなどのｐｎ接合に基づく一部のデバイスは、特に光を発するように設計される。ＬＥＤから放出される光は、接合に注入された正電荷および負電荷のキャリアの再結合によって生じる。ＬＥＤから放出される光の色は、所望のバンドギャップを有する接合材料を選択することによってあらかじめ決定することができる。次に、バンドギャップによって、放出される光のエネルギーが画定され、したがってその波長（すなわち色）が画定される。他のオプトエレクトロニクスデバイスも関連する概念によって動作し、そのようなものとしては、多くの種類の接合および構造、たとえばＰＩＮ接合、ＭＯＳＦＥＴトランジスタ、ＭＩＳＦＥＴトランジスタ、およびその他の多くのものが挙げられる。
開示の概要
[0004]一実装形態においては、本開示は、電子デバイスおよび／またはオプトエレクトロニクスデバイスの製造方法に関する。この方法は、分離可能な層を有する半導体ドナーを提供するステップと、分離可能な層をドナーから取り外すステップと、オプトエレクトロニクスデバイスの電気機能素子として分離可能な層をオプトエレクトロニクスデバイス中に組み込むステップとを含む。
[0005]別の一実装形態においては、本開示は、電気機能素子を有するオプトエレクトロニクスデバイスの製造方法に関する。この方法は、結晶性半導体層を取り外すことができるようにドナーが構成された、結晶性半導体層を有するドナーを提供するステップと、結晶性半導体層をドナーから取り外すステップと、光電気機能素子として結晶性半導体層をオプトエレクトロニクスデバイス中に組み込むステップと、光電気機能素子の光電気機能に基づいた所定の厚さを有する光電気機能素子を提供するステップとを含む。
[0006]さらに別の実装形態においては、本開示は、オプトエレクトロニクスデバイスに関する。このデバイスは、オプトエレクトロニクスデバイスを電気回路中に接続するために設計され構成された第１の電気コンタクトと、オプトエレクトロニクスデバイスを電気回路中に接続するために設計され構成された第２の電気コンタクトと、分離半導体層のドナーから分離された分離半導体層を含む電気機能素子とを含む。
図面の簡単な説明
[0007]本発明を説明する目的で、図面は、本発明の１つ以上の実施形態の態様を示している。しかし、図面中に示される厳密な配置および手段に本発明が限定されるものではないことを理解されたい。
オプトエレクトロニクス機能素子としての結晶性半導体層を有するオプトエレクトロニクスデバイスの例示的製造方法のフローチャートである。 薄層状ドナーの構造および製造された薄層状ドナーを示す概略図である。 薄層状ドナーを形成するための基板上への材料の堆積を示す概略図である。 材料の厚さとバンドギャップとの間の関係を示している。 少なくとも１つの寸法が３００オングストローム未満、特に１００オングストローム未満である材料についての、材料の寸法と材料のバンドギャップとの間の関係をさらに示している。 デバイスの電気機能素子として組み込まれた分離層を有するデバイスを含む回路の例示的一実施形態を示している。 本開示によるｐｎ接合に基づくデバイスの例示的製造方法の１つのフローチャートである。 図７の方法のさまざまなステップのうちの一つを示している。 図７の方法のさまざまなステップのうちの一つを示している。 図７の方法のさまざまなステップのうちの一つを示している。 図７の方法のさまざまなステップのうちの一つを示している。 図７の方法のさまざまなステップのうちの一つを示している。 図７の方法のさまざまなステップのうちの一つを示している。 図７の方法のさまざまなステップのうちの一つを示している。 量子閉じ込め層を有するオプトエレクトロニクスデバイスの例示的製造方法の１つのフローチャートである。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 図９の方法のさまざまなステップのうちの一つを示している。 本開示の教示により製造したデバイスの例を示している。 本開示の教示により製造したデバイスの例を示している。 本開示の教示により製造したデバイスの例を示している。 本開示の教示により製造したデバイスの例を示している。 本開示の教示により製造したデバイスの例を示している。 本開示の教示により製造したデバイスの例を示している。 本開示の教示により製造したデバイスの例を示している。
詳細な説明
[0008]本開示は、一部において、薄層状半導体ドナーから層を分離するステップと、デバイスの電気機能素子として分離された層をデバイス中に組み込むステップとによって製造された機能性オプトエレクトロニクスデバイスを扱う。本明細書において使用される場合、用語「機能素子」は、電気的刺激および／または電磁的刺激を受けた場合に基本的な電気的機能または光電気的機能が得られる電気回路または光電気回路の素子を意味する。さらに、用語「薄層状材料」、「薄層状半導体ドナー」などは、本来薄層状の材料だけではなく、薄層状挙動を示すように製造される材料をも含んでいる。製造された薄層状材料のいくつかの例が、以下に記載されている。さらに、本開示の教示は、実質的にあらゆる電子、光学、オプトエレクトロニクス、またはエレクトロルミネッセンスのデバイスに適用可能である。薄層状半導体ドナーから製造した機能素子が使用される複数の例示的デバイスについて以下に詳細に議論する。しかし、示される例示的デバイスは、本明細書において開示される教示を使用可能なデバイスの選択の一部であることは、当業者には理解されよう。他の電気機能半導体素子および光電気機能半導体素子のさらなる例は、２０１０年１１月３日に出願され、“NOVEL MATERIAL AND METHOD OF MAKING AN LED AND OTHER OPTO-ELECTRONIC DEVICES”と題される米国仮特許出願第６１／４５６，１５２号（以下「’１５２号出願」）の７８ページに見られ、この記載内容は参照により本明細書に援用される。
総括
[0009]ここで図面を参照すると、図１は、デバイスの電気機能素子として分離された薄層状半導体層を有する１つ以上のオプトエレクトロニクスデバイスを製造し、製造されたデバイスを電気回路中に組み込む例示的方法１００を示している。上部において、方法１００は、オプトエレクトロニクス特性から選択された薄層状半導体ドナーを提供することによるステップ１０５で開始する。用語「オプトエレクトロニクス」が本開示全体で使用されるが、この用語の意味は、ドナーおよび／またはドナーから分離された層のあらゆる光学特性、電子特性、および／またはオプトエレクトロニクス特性を広く含むものと理解されたい。ドナー選択の指針となりうるオプトエレクトロニクス特性の例としては、バンドギャップ、抵抗率、導電率、エレクトロルミネッセンス効率、吸収係数、および吸収開始点が挙げられる。この選択のさらなる指針となりうる他の要因としては、格子定数、層の厚さ、および化学組成などの物理的特性が挙げられる。しかし、以上のこれらの要因を厳密に適用する必要はない。ドナー選択に影響しうる他の要因としては、量子閉じ込め層中にドナーを製造する能力、ドナーをエピタキシャル堆積する能力、存在する転位または粒界の数および量を減少させる能力、ならびに当業者に周知の他の要因が挙げられる。これらのさらなる基準および当業者に周知のその他のものを、薄層状半導体ドナーの選択に使用することができる。
[0010]本開示全体を読めば明らかとなるように、選択されるドナーは、複数の形態の任意の１つを有することができる。たとえば、ドナーは、特に開示されていない形態の中では、単結晶、多結晶、マイクロ結晶、ナノ結晶、テクスチャーを有するものであってよい。ある実施形態においては、半導体ドナーは、複数の薄層と、それぞれ「ギャラリー」と呼ばれる複数の薄層間空間とを有する薄層状ドナーであってよい。図２は、４つの薄層２０４Ａ〜２０４Ｄと、３つのギャラリー２０８Ａ〜２０８Ｃとを有するドナー２００を示しているが、選択されたドナーが、４つの薄層および３つのギャラリーより少数または（典型的にはさらに）多数の薄層およびギャラリーを有することが可能なことは当業者には容易に理解されよう。以下により詳細に説明するように、薄層状ドナー２００は、本来薄層状である材料、および薄層状の層状構造を採用するために処理が必要な材料を含む多種多様な材料の任意のものであってよい。たとえば、図３は、代用基板３０８の上に分離可能な層３０４を堆積することによって製造されたドナー３００を示している。図２および図３について以下により詳細に説明する。
[0011]引き続き図１を参照すると、たとえば前述の基準および明記していないが当業者に認識されている他の基準に基づいて、ステップ１０５で薄層状半導体ドナーを選択した後、方法１００は、１つ以上のオプトエレクトロニクスデバイスが製造される上位ステップ１１０に進む。この実施形態においては、上位ステップ１１０は、選択されたドナーから層を分離するステップ１１５と、分離された層をオプトエレクトロニクスデバイス中に組み込むステップ１２０と、分離された層の厚さを調節するステップ１２５とを含む。ステップ１１５、１２０、および１２５が特定の順序で示されているわけではないことに留意されたい。本開示全体を読めば明らかとなるように、これは、ステップ１１５、１２０、１２５は、使用される個別の材料および技術、ならびに製造されるオプトエレクトロニクスデバイスの種類によって種々の順序で行われるからである。ステップ１１５、１２０、１２５は、すぐ以下で概略的に説明され、いくつかの具体例において例示される。
[0012]上位ステップ１１０中の可能性のある出発点の１つはステップ１１５である。ステップ１１５においては、薄層状半導体ドナーから少なくとも１つの層が分離される。ドナーの出発寸法、それから分離される第１の層の寸法、および第１の層を分離した後に残るドナーの量に依存するが、ステップ１１５を繰り返すことによってドナーから少なくとも１つのさらなる層を任意選択的に分離することが可能である。このステップにおけるドナーからの層の分離は、多数の技術のいずれか１つを使用して行うことができる。たとえば、劈開によってドナーから層を分離することができる。劈開によって、ギャラリーと同時に生じうる劈開面の選択された１つに沿って層が取り外される。たとえば、ギャラリーの面内に刻み目を付けたり、またはその他の方法で亀裂を生じさせることによって、劈開を開始することができる。たとえば、亀裂面に対して垂直な少なくとも１つの引張成分、または亀裂面内の剪断応力成分を有する応力を加えることによって亀裂を伝播させることができる。次に、弱い薄層間の結合を***させることによって、容易にギャラリー中に亀裂を伝播させることができる。他の劈開、亀裂の開始、および亀裂伝播の技術は、十分に多種多様であり当業者に周知であるため、本開示によるそれらのさらなる説明は不要である。
[0013]ステップ１１５の議論を先に進める前に、劈開の利点の一部を示す。劈開の利点の１つは、たとえば、十分精密に行った場合に、わずか数枚の薄層の厚さで分離された層を得ることが可能なことである。十分に少ない薄層を有し、従って十分に薄い層は、オプトエレクトロニクスデバイス中に機能素子として一体化される場合に、量子閉じ込め層として機能することができる。量子閉じ込め層の例示的用途は、図９および図１０Ａ〜１０Ｋと関連して後に議論する。さらに、劈開によって、自然劈開面に沿って層を分離することができるため、薄層の表面を形成する原子面と実質的に同時に形成される劈開表面が非常に平滑となりうる。
[0014]ステップ１１５は、劈開以外の別の方法で行うこともできる。ステップ１１５の例示的一実施形態においては、薄層状半導体ドナーを基板に取り付けることができる。次にこの基板を使用して。所望の厚さの層をドナーから剥離することができる。任意選択で、ほぼ所定の一で亀裂が開始しほぼ所定の厚さの層が得られるようにするため、最初に前述のようにドナーに亀裂を生じさせることによって、この剥離を促進することができる。前述の劈開および剥離の技術に加えて、ステップ１１５は、限定するものではないが、鋸引き、レーザースクライビング、加圧流体切断、熱誘導応力破壊、ミクロトーム、ウルトラミクロトーム、ウルトラトーム、真空またはインターカレーションによる剥離、ならびに当業者に周知の他の技術などの他の技術を使用して行うこともできる。さらなる劈開技術は、参照により本明細書に援用される’１５２号出願の２３〜２８ページに概略が示される一連の技術から選択することができる。
[0015]上位ステップ１１０中の別のステップであるステップ１２０において、分離された層が機能素子としてオプトエレクトロニクスデバイス中に組み込まれる。基本的には、層を組み込むことができるデバイスの種類に制限は存在しない。たとえば、分離された層は、ＬＥＤ、レーザーダイオード、ＦＥＴ、ＰＩＮ接合、または多くの他のオプトエレクトロニクスデバイスのいずれかの中に組み込むことができる。この層を使用できる機能素子の種類についても制限は存在しない。たとえば、層は、機能素子の種類の中では特にｐｎ接合、量子閉じ込め層、またはルミネッセンス層の一面またはその一部として使用することができる。これらは例の限定された選択肢にすぎず、分離された層はあらゆるデバイスおよびあらゆる機能層に使用できることは、当業者には理解されよう。これらの例示的デバイスの一部のわずかな選択肢が本開示において示されているが、本明細書において開示される教示は明示的に示されない他のデバイスに適用可能である。
[0016]ステップ１２５は、オプトエレクトロニクスデバイスの所望の機能に必要な所定の厚さを有する分離層を提供することを含む。ステップ１２５において、層の厚さは、材料を加えたり除去したりすることによって変化させることができ、それによって、１つ以上の物理的および／または光電気的な設計基準に適合させるために選択されたほぼ所定の厚さを有する層を得ることができる。このほぼ所定の厚さは、後述の技術、および明示的に言及していないが当技術分野において周知である他の技術を使用して実現することができる。一部の例示的技術を詳細に議論する前に、これらの技術が一般に、層の厚さを増加させるために使用される技術、および層の厚さを減少させるために使用される技術２つの広い分類に分けられることに留意されたい。
[0017]分離された層が薄すぎて設計基準に適合しない場合は、複数の周知の技術を使用して材料を加えることによってその厚さを増加させることができる。このような技術としては、化学気相堆積、スパッタリング、あるいは結晶または非晶質材料の成長のために使用される他の技術が挙げられるが、これらに限定されるものではない。層に材料を加える他の手段は、当業者に周知であり、本開示においてさらに記載する必要はない。使用する技術を決定することができるさらなる要因の１つは、追加の材料が、ホモエピタキシーまたはヘテロエピタキシーで堆積されるかどうかである。このさらなる要因は任意選択的に使用することができるが、本開示の教示から逸脱せずに、堆積技術決定するため他の多くの要因も使用できることが、当業者には理解されよう。
[0018]さらに、ステップ１２５におけるさらなる材料の堆積後、結晶または非晶質、ホモエピタキシャルまたはヘテロエピタキシャル、あるいは言及されない任意の他の特徴も、層は、結晶粒組織を変化させることによってさらに改質することができる。結晶粒組織が変化することによって、次に、層のオプトエレクトロニクス特性を変化させることができる。たとえば、結晶粒度を増加させるために層をアニールすることで、電荷担体移動度も増加し、電荷担体移動度に依存するデバイス性能の側面も向上する。結晶粒組織を変化させるために使用される例示的技術としては、急速熱アニール、炉内アニール、アルゴンイオンレーザーアニール、金属誘導結晶化、帯域溶融再結晶、および当技術分野において周知のその他の結晶粒改質技術が挙げられる。層の厚さを増加させるさらなる技術は、参照により本明細書に援用される’１５２号出願の２９ページに概略が示される一連の技術から選択することができる。
[0019]ステップ１２５において分離された層が厚すぎて設計基準に適合しない場合、材料を除去する例示的技術としては、ステップ１１５の方法で先に使用した分離方法の繰り返し、固有の劈開面または他の弱い面に沿った劈開、湿式化学エッチング、反応性イオンエッチング、またはプラズマエッチングが挙げられるが。これらに限定されるものではない。これら、および当技術分野において周知の他の材料除去技術を使用することで、本開示の教示から逸脱することなく、機能素子の所望の厚さを実現することができる。層の厚さを減少させるさらなる技術は、参照により本明細書に援用される’１５２号出願の２８ページに概略が示される一連の技術から選択することができる。
[0020]分離された層の厚さに関連し、上位ステップ１１０のすべてのステップに適用可能な特徴の１つは、約１００ｎｍ未満まで、任意選択で約１０ｎｍ未満まで層を薄くすることによって、層を形成する材料の固有のバンドギャップよりも層のバンドギャップを増加させることが可能なことであるが、バンドギャップが増加する実際の厚さは、層の組成に依存して１００ｎｍ〜１０ｎｍ未満の間で変動しうる。たとえば、ある材料では分離された層の厚さを約５０ｎｍ未満に調節することで、所望のバンドギャップ調整を行うのに十分となり、一方別の材料では約３０ｎｍ未満の厚さに調節する事が必要となりうる。したがって、使用される方法とは無関係に、ステップ１１５、１２０、および１２５は、層のバンドギャップを調整して、デバイスの所望のオプトエレクトロニクス特性にさらに適合させるために、単独または組み合わせて使用することができる。この特徴については、図４および５と関連して以下により詳細に議論する。
[0021]以上のステップ１１５、１２０、および１２５の説明は、これらのステップの特定の順序を示すことを意味しない。たとえば、層を、ステップ１１５においてドナーから分離し、その厚さをステップ１２５で変更し、ステップ１２０でデバイス中に組み込むことができる。別の一例においては、所定の厚さを得るステップ１２５を最初に行い、続いてステップ１２０を行い、次にステップ１１５を行うことができる。さらに、ステップ１１５、１２０、１２５の中の複数を互いに同時に行うことが可能なことに留意されたい。たとえば、層をドナーから取り外すステップ１１５によって、所望の値の層の厚さが得られる場合は、所定の厚さを得るステップ１２５は、取り外すステップ中に実質的に含まれる。理解できるように、上位ステップ１１０のさらに別の順序が、本発明の開示から逸脱することなく可能である。
[0022]上位ステップ１１０中または後の任意の時点、ならびにステップ１１５、１２０、および１２５と関連する任意の時点で、調節の前、最中、または後の分離層の厚さを測定することが望ましい場合がある。分離層の厚さは、目盛り付きキャリパーまたはマイクロメーターなどの機械的手段によって、あるいはその他の手段によって測定することができる。このような手段としては、光学的楕円偏光法、他の光学技術、音響技術、ならびに当業者に周知の他の直接的および間接的測定方法が挙げられる。この任意選択的な測定の終了後、前述のいずれかの技術を使用して厚さをさらに減少または増加させることができる。
[0023]引き続き図１を参照すると、上位ステップ１１０の終了後、ステップ１３０において得られたデバイスが電気回路中に一体化される。図６は、この例では電池６０８を含む電気回路６０４中に組み込まれている、上位ステップ１１０で製造されたデバイス６００で、このことを概略的に示している。当然ながら、図６は非常に簡略化されており、実際の回路は、通常ははるかに複雑であることは、当業者には容易に理解されよう。さらに、電池６０８は、任意の好適な電源で置き換えることができ、回路が反対方向に動作する場合は、任意の受電回路または記憶装置でも置き換えることができることは、当業者には理解されよう。
[0024]ここで図２に戻ると、ドナー２００が本来薄層状の半導体である一例において、薄層２０４Ａ〜Ｄは、薄層間のギャラリー２０８Ａ〜Ｃを通過して延在するファンデルワールス結合などの弱い結合によって互いに会合している。複数の理由で、この種の物理的構造は、本開示、およびオプトエレクトロニクスデバイスの製造に適している。理由の１つは、層間結合が弱いため、少数の薄層２０４Ａ〜Ｄをドナー２００から容易に取り外せることである。次にこのため、オプトエレクトロニクスデバイス中での薄層２０４Ａ〜Ｄの使用が容易にとなる。前述したように、このドナー２００の特徴を使用することで、図１に示され、それと関連して説明した方法が容易となりうる。
[0025]図２に示されるドナー２００などの特定の本来薄層状の半導体ドナーの物理的構造が本開示に適している別の理由は、薄層２０４Ａ〜Ｄは薄いので（多くの場合で約１ｎｍ〜約１０ｎｍ程度）、それらをサブミクロンの寸法の機能素子中に使用できることである。従来のオプトエレクトロニクスデバイスは、複数の層成長／堆積プロセスを使用して通常は形成されるが、前述の弱い結合のため、好適なドナーから１つまたはいくつかの薄層からなる層を単に分離することによって、ドナー２００からデバイスの機能部品を得ることができる。さらに、ドナー２００は、ほぼあらゆる方向に成長させることができるので、単にサブミクロン用途に限定されるものではない。また、以下により詳細に議論するように、薄層２０４Ａ〜Ｄの十分に薄いグループは、それらの厚さが電荷担体のドブロイ波長（層の組成に依存して約１ｎｍ〜１００ｎｍの間）に近づくため、量子閉じ込め層として使用することができる。
[0026]ドナー２００などの本来薄層状のドナーの物理的構造が本開示に適しているさらに別の理由は、ｃ軸に沿った層２０４Ａ〜Ｄのナノメートルスケールの厚さとは対照的に、ａ−ｂ面における結晶寸法が長さ数ミリメートルまたは数センチメートル以上となりうることである。この物理的異方性により、機能素子のｃ軸に沿った厚さが数ナノメートルとなり、ａ−ｂ面がはるかに大きいことが要求される用途に薄層状半導体ドナーを使用することができる。以上３つの理由を明らかにしたが、本開示を考慮すれば他の理由も当業者には明らかとなるであろう。
[0027]本開示の広い教示を推進する目的でドナー２００として使用できる薄層状半導体材料の一部の例としては、ＧａＳ、ＧａＳＳｅ、２Ｈ−ＳｎＳ２、ＺｒＳ３、ＨｆＳ２、ＨｆＳ３、ＷＳ２、ＣｄＰＳｅ３、ＳｎＰＳ３、Ｃｕ３ＰＳ４、Ｃｕ６−ｘＰＳ５Ｉ、Ｇａ２Ｓｅ３、ＺｎＩｎ２Ｓ４、ＧａＳｅ１−ｘＳｘ、ＧａＳ１−ｘＳｅｘ、ＢｉＩ３、Ｂｉ２Ｓ３、Ｂｉ２Ｓｅ３、Ｂｉ２Ｔｅ３、ＣｒＢｒ３、Ｆｅ３Ｓ４、ＦｅＣｌ３、ＦｅＢｒ３、ＧａＴｅ、ＧｅＳ、ＧｅＳｅ、Ｇａ２Ｓ３、Ｇａ２Ｓｅ３、Ｇａ２Ｔｅ３、ＧｅＳ２、ＧｅＡｓ２、ＧａＳｅ１−ｘＴｅｘ、ＧａＳｅ１−ｘＳｘ、ＨｇＩ２、ＨｆＳ２、ＨｆＳ３、ＨｆＳｅ２、ＨｆＳｅ３、ＩｎＳ、ＩｎＳｅ、Ｉｎ０．５２Ｓｅ０．４８、Ｉｎ２Ｓ３、Ｉｎ２Ｓｅ３、Ｉｎ２Ｔｅ３、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、Ｍ２＋ＰＳ３、Ｍ２＋ＰＳｅ３、２Ｈ−ＭｏＳ２、Ｍｏ１−ｘＷｘＳｅ２、ＮｂＳ２、ＮｂＳｅ２、ＰｂＩ２、ＰｔＳ２、ＰｔＳｅ２、ＲｅＳ２、ＲｅＳｅ２、ＳｎＳ、ＳｎＳｅ、ＳｎＳ２、ＳｎＳｅ２、ＳｂＩ３、ＳｉＳ、Ｓｂ２Ｓ３、ＳｎＳｅ２−ｘＳｘ、ＳｎＳ２−ｘＳｅｘ、Ｓｂ２Ｓｅ３、Ｓｂ２Ｔｅ３、ＴｉＳ３、ＴｉＣｌ３、ＴｉＢｒ３、１ＴＴａＳ２、２ＨＴａＳｅ２、３ＲＴａＳｅ２、ＴｉＸ２（Ｘ＝Ｓ、Ｓｅ）、ＷＳｅ２、ＺｒＳ２、ＺｒＳ３、ＺｒＳｅ２、ＺｒＳｅ３、Ｚｒ（Ｓ１−ｘＳｅｘ）３、ＭｎＩｎ２Ｓｅ４、ＭｇＩｎ２Ｓｅ４、ＺｎｍＩｎ２Ｓｍ＋３（ｍ＝１、２、３、４、５）、ＧｅｍＢｉ２Ｔｅｍ＋３、Ｐｂ２Ｂｉ２Ｓｅ５、Ｂｉ２Ｔｅ２Ｓ、ＦｅＡｌ２Ｓ４、ＧａＰＳ４、ＭｏＳｘＳｅ２−ｘ、ＷＳｘＳｅ２−ｘ、ＭｏＳｅｘＴｅ２−ｘ、ＭｏｘＷ１−ｘＳｅ２、ＭｎＰＳｅ３、ＦｅＰＳ３、ＦｅＰＳｅ３、ＮｉＰＳ３、ＣｄＰＳｅ３、ＳｎＰＳ３、ＳｎＰＳｅ３、Ｉｎ２／３ＰＳｅ３、ＰｄＰＳ、ＰｄＰＳｅ、Ｐｄ３（ＰＳ４）２、Ｃｕ３ＰＳ４、Ｃｕ６−ｘＰＳ５Ｉが挙げられるが、これらに限定されるものではない。実際、これらの例示的薄層状材料、および列挙されていない他の薄層状材料を、本明細書において開示される広い教示のいずれかに使用することができる。
[0028]ドナー２００として使用できる具体的な材料の１つはＧａＳｅである。この本来薄層状の材料は、その化学量論的および非化学量論的配合物において、真性半導体となったり、ドープすることでｎ型またはｐ型の半導体となったりすることができる。その基本バンドギャップは、約１．９８ｅＶ〜２．２ｅＶの範囲内である。この材料の性質は、本開示において後に説明するように、ドナー２００からＧａＳｅの十分薄い層を分離することによってさらに調節することができる。十分薄い場合、ＧａＳｅ層のバンドギャップを、約２．０ｅＶ〜２．７ｅＶの範囲内まで増加させることができる。この後者のシフトによって、オプトエレクトロニクス機能素子としてＧａＳｅを有するＬＥＤが、約４５０ｎｍ〜約６２０ｎｍの波長の光を発することが可能となり、この波長は好都合なことに可視光スペクトルの緑色部分を含んでいる。
[0029]ドナーのバンドギャップが約２．０ｅＶ〜２．７ｅＶの間である場合に、ＧａＳｅをドナー２００として使用できるが、異なるバンドギャップを有する他の薄層状材料をドナーとして使用することもできる。たとえば、約１．８ｅＶ〜約２．５ｅＶのバンドギャップを有する薄層状材料をドナー２００に使用することができる。この範囲内のバンドギャップを有する組成物としては、ＺｒＳ３、ＨｆＳ２などが挙げられるが、これらに限定されるものではない。別の例においては、ドナー２００は、約２．５ｅＶ〜約４．５ｅＶのバンドギャップを有する薄層状材料から形成することができる。この範囲内のバンドギャップを有する組成物としては、ＧａＳ、ＺｎＩｎ２Ｓ４、ＧａＳｅ１−ｘＳｘ、ＧａＳ１−ｘＳｅｘなどが挙げられるが、これらに限定されるものではない。
[0030]引き続き図２を参照すると、本開示の教示は、ドナー２００は、本来薄層状であることが必要なわけではなく、製造された薄層状材料をも含む。この場合、薄層２０４Ａ〜Ｄは、人工的な薄層、すなわち製造された薄層と見なすことができる。たとえば、ある実施形態においては、ドナー２００は、「半導体紙形成」（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｐａｐｅｒ−ｆｏｒｍｉｎｇ）プロセスを使用して、微結晶を整列させ、それらから製造された薄層状構造を形成することによって製造することができる。このプロセスでは、異方性の粒子を流体媒体中に懸濁させる。次に、これらの粒子を基板上に堆積すると、粒子が異方性形態であるために、粒子が自己整列する。次にこの自己整列プロセスによって、基板上に少なくともほとんどが整列した粒子の層が形成される。次に、バインダー、圧力、温度、またはその他の手段を使用して粒子を互いに結合させることで、一体化したシートを形成することができる。このプロセスを繰り返すことによって基板上に複数のシートを積み重ねることができ、それによって図２に示す構造を形成することができ、製造された薄層２０４Ａ〜Ｄは、整列した粒子から製造された複数のシートに相当する。このような製造された薄層を形成するための例示的技術は、参照により本明細書に援用される’１５２号出願の１０４〜１０８ページにおいて議論されている。
[0031]製造された薄層状材料の別の一例は、基板上に直接微結晶を堆積することによって形成される。この例においては、材料の微結晶を基板上に堆積し、層状の製造された薄層構造を形成するために圧力および／または温度で処理する。微結晶は、基板上に堆積したときに自己配向してテクスチャーを有するフィルムとなるように、寸法異方性であってよい。このような製造された薄層を形成するための例示的技術は、参照により本明細書に援用される’１５２号出願の９８〜１０４ページにおいて議論されている。
[0032]図３に戻ると、ドナー３００は、製造されたドナーの別の例示的一実施形態である。一例においては、層３０４は代用基板３０８上に堆積され、それによって、堆積された層と代用基板との間の層／代用基板界面３１２において弱い面が存在する。一例においては、ＧａＳｅが層３０４に使用され、たとえばＺｎＳでできた代用基板３０８上に堆積される。別の例においては、二硫化モリブデンを層３０４に使用することができる。さらに別の例においては、最初にモリブデン金属箔を代用基板３０８として機能させることができ、次にその場でセレン化してＭｏＳｅ２の最上層を形成し、それによって層３０４を形成することができる。以上の例においては、層３０４は、形成された後、たとえば図１の方法１００の上位ステップ１１０により、基板３０８から分離されて、デバイス中に組み込まれる。
[0033]別の実施形態においては、ドナー３００がなくなるまでに、複数の層を分離することが可能な、薄層状の層として層３０４を製造することができる。たとえば、黒鉛またはグラフェンの配向層状コーティングを、ニッケル金属箔でできていてよい代用基板３０８の上に、層３０４として堆積することができる。別の一例として、代用基板３０８がニッケルコーティングされたシリコンであり、その上に黒鉛またはグラフェンの層状コーティングが堆積されて、層３０４が形成される。適切な熱処理および冷却下で、炭素自体が層状の黒鉛／グラフェンコーティングとして配向する。本開示の教示は、黒鉛／グラフィーム(grapheme)だけでなく、本開示全体で記載されているものなどの多くの他の異なる化学組成にも適用可能であることは、当業者には理解されよう。
[0034]層３０４の形成に使用できる別の無機材料の一群は、ジカルコゲニド類である。これらの材料は、ヨウ素蒸気輸送を用いて代用基板３０８上に堆積し、それによって層３０４を形成することができる。適切に処理すれば多くの他の材料が、適切な代用基板３０８上に堆積した後で層３０４として機能することができ、層／代用基板界面３１２と平行な劈開面を形成できることは、当業者には理解されよう。さらに、異なる化学組成、格子構造、および結晶形態を有する複数の層を、前述の教示を用いて連続して堆積し、それによって複数の副層を有する層３０４を形成することができ、各副層は異なるオプトエレクトロニクス特性を有する。次に、これらの層は、複合層３０４が得られるように全体として分離したり、または別々に分離して、図１の方法１００に関して前述したようにデバイスの機能素子として使用することができる。
[0035]引き続きより詳細に図３を参照すると、本来薄層状の半導体ドナーの高配向構造と類似の方法で、単結晶膜を代用基板３０８上にエピタキシャル堆積し、それによって層３０４を形成することができる。堆積方法は、当技術分野において周知であり、そのような方法としては、化学気相堆積を用いたホモエピタキシャル堆積およびヘテロエピタキシャル堆積、分子線エピタキシー、スパッタリング、ならびにその他の技術が挙げられる。ヘテロエピタキシャル堆積の一例においては、代用基板３０８の格子定数が層３０４の格子定数とほぼ等しくすることができる。別の一例においては、これらの格子定数が大きくずれ得る。ＧａＳｅなどの一部の薄層状ドナー材料では、エピタキシャル不整合に対応可能なそれらの結晶構造に固有の適合性を有することができるので、このようなずれが許容されうる。
[0036]図３の文脈で、および実際には本開示全体において、代用基板３０８は、使い捨てまたは再利用可能のいずれであってもよく、層３０４は永続的な接合または可逆的接合のいずれかによって取り付けることができる。代用基板３０８を選択するために使用される可能性のある特徴としては、格子定数、剛性、可撓性、透明度、および導電率が挙げられるが、これらに限定されるものではない。
[0037]図３に示される例のより具体的な一実施形態においては、層３０４として機能する薄層状の半導体ＧａＳｅを、代用基板３０８として機能するＺｎＳ単結晶基板上に成長させることができる。ＧａＳｅ結晶が十分な厚さまで成長した後、本明細書において開示されるように、後のオプトエレクトロニクスデバイスの製造のために、結晶から層を劈開または他の方法で分離することができる。本開示において議論される他の種類の代用基板３０８の材料および層３０４の材料をこの教示に使用することもできる。他の層３０４の例としては、熱分解窒化ホウ素、熱分解黒鉛、および加圧下で処理されたそれらの高配向の種類のものが挙げられるが、これらに限定されるものではない。
[0038]前述したように、代用基板３０８と層３０４との間の接合は、永続的とすることも可逆的とすることもできる。可逆的接合によって、ドナー３０４の好都合な除去が容易となり、代用基板３０８の任意選択的な再利用が容易となる。例示的可逆的接合方法としては、真空チャックまたは静電チャック、液体の毛管現象および／または表面張力特性を利用する技術、陽極接合、光学的接触接合、共晶接合、はんだ接合、熱圧着接合、フリット接合、ワックス類、にかわ類、シリコーン類、接着剤、ポリマー類、およびその他の可溶性コーティングが挙げられるが、これらに限定されるものではない。可逆的接合の他の方法は、当技術分野において周知であり、本開示の広い教示から逸脱することなく使用することができる。
[0039]代用基板３０８に使用できる例示的材料としては、ポリマー、金属、紙、布地、ガラス、セラミック、およびそれらの組み合わせが挙げられるが、これらに限定されるものではない。金属基板の例としては、アルミニウム、銅、鋼、炭素鋼、マグネシウム、ステンレス鋼、チタン、超合金、鉛、ニッケル、真鍮、金、銀、白金、ロジウム、インコロイ、インコネル、鉄、モリブデン、モネル、ニクロム、クロム、タンタル、スズ、タングステン、亜鉛、はんだ（Ｓｂ／Ｔｎ）、インバー、コバールなどが挙げられる。これらの金属のそれぞれの合金を使用することもできる。さらに、金属は、焼き戻しを行わないことも行うこともできる。導電性基板材料のさらなる例としては、黒鉛シート、ならびにカーボンナノチューブのシート、フィルム、および箔が挙げられる。絶縁体基板材料は、天然とすることも合成とすることもでき、酸化物、硫化物、セレン化物、テルル化物、フッ化物、塩化物、臭化物、ヨウ化物、ホウ化物、窒化物、炭化物、リン化物、ヒ化物、ケイ化物、ガラス、ポリマーシートを有するガラス、セラミックマット、セラミックペーパー、またはセラミック繊維、あるいはそれらのあらゆる組み合わせを有する化学組成を有することができる。半導体基板材料は、シリコン、ゲルマニウム、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＧａＮ、およびその他の類似の材料とすることができる。有機材料としては、有機ポリマー、無機ポリマー、有機金属ポリマー、複合有機／無機ポリマー系を挙げることができる。ポリマーの例としては、たとえばポリエトリエン(polyethlyene)テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ならびにポリエーテルスルホン（ＰＥＳ）、ポリイミド類、またはTransphan（商標）などの高温ポリマーを挙げることができる。他の例としては、Ｅ−ＣＴＦＥ、Ｅ−ＴＦＥ、ＰＴＦＥ、ＦＥＰ、およびＨＤＰＥが挙げられる。合成樹脂としては、熱可塑性樹脂および熱硬化性樹脂の両方、たとえばポリオレフィン類、たとえばポリエチレン、ポリプロピレン、エチレン−プロピレンコポリマー類、およびエチレン−酢酸ビニルコポリマー類（ＥＶＡ類）が挙げられる。合成樹脂としては、環状ポリオレフィン類；変性ポリオレフィン類；ポリ塩化ビニル；ポリ塩化ビニリデン；ポリスチレン；ポリアミド類；ポリアミド−イミド類；ポリカーボネート類；ポリ−（４−メチルペンテン−１）；アイオノマー類；アクリル樹脂類；ポリメタクリル酸メチル（ＰＭＭＡ）；アクリロニトリル−ブタジエン−スチレンコポリマー類（ＡＢＳ樹脂類）；アクリロニトリル−スチレンコポリマー類（ＡＳ樹脂類）；ブタジエン−スチレンコポリマー類；ポリオキシメチレン；ポリビニルアルコール（ＰＶＡ）；エチレン−ビニルアルコールコポリマー類（ＥＶＯＨ類）；ポリエステル類、たとえばポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート（ＰＢＴ）、およびポリシクロヘキサンテレフタレート（ＰＣＴ）；ポリエーテル類；ポリエーテル−ケトン類（ＰＥＫ類）；ポリエーテル−エーテル−ケトン（ＰＥＥＫ類）；ポリエーテル−イミド類；ポリアセタール（ＰＯＭ類）；ポリフェニレンオキシド類；変性ポリフェニレンオキシド類；ポリスルホン類；ポリフェニレンスルフィド（ＰＰＳ）；ポリエーテルスルホン類（ＰＥＳ類）；ポリアリーレート類；芳香族ポリエステル類（液晶ポリマー類）；ポリテトラフルオロエチレン；ポリフッ化ビニリデン；他のフッ素樹脂類；熱可塑性エラストマー類、たとえばスチレン型、ポリオレフィン型、ポリ塩化ビニル型、ポリウレタン型、ポリエステル型、ポリアミド型、ポリブタジエン型、トランス−ポリイソプレン型、フッ素ゴム型、および塩素化ポリエチレン型；エポキシ樹脂類；フェノール樹脂類；尿素樹脂類；メラミン樹脂類；不飽和ポリエステル類；シリコーン樹脂類；およびポリウレタン類；ならびにこれらの合成樹脂から本質的になるコポリマー類、ブレンド類、およびポリマーアロイ類がさらに挙げられる。たとえば、少なくとも２つの層からなる複合体として、これらの合成樹脂の１種類以上を使用することができる。
[0040]上記材料の多くによって、特定の用途に適合させるために必要に応じて代用基板３０８を可撓性にすることができることに留意されたい。この可撓性は、たとえば、未来の可撓性ディスプレイおよび可撓性マクロエレクトロニクス、ならびに一般的なエレクトロニクスプラットフォームに関する場合に多くの実際的な含意を有する。たとえば、本開示の方法により製造される可撓性電子部品は、共形的（すなわち、曲線に適合し、そのように湾曲したまま維持できる）、可撓性（すなわち、加えられた力の下で曲がり、加えられた力を除去したときに元の形状に戻ることができる）、ロール可能（すなわち、物体、たとえば円筒の周りに巻き付けることができ、力を加えることで出したり戻したりできる）、および／または折りたたみ可能（すなわち、加えられた力の下で軸に沿って折りたたんだり戻したりすることができる）にすることができる。共形的、可撓性、ロール可能、および折りたたみ可能な電子部品は、特定の用途に使用される可撓性基板とともに、本開示の教示を使用して製造することができることが、当業者には容易に理解されよう。さらに続いて可撓性基板は、好適なロールツーロールまたはリールツーリール環境における製造が可能となる。
[0041]ドナー３０４が代用基板３０８の上に堆積される前述の方法の実施形態では、ドナーの薄層状特性を維持するまたは向上させるあらゆる堆積技術を使用することができる。このような技術としては、ＰＶＤ、フィラメント蒸着蒸発、ＲＦ加熱、電子ビーム、イオンアシスト電子ビーム、スパッタリング、ダイオードスパッタリング、マグネトロンスパッタリング、ＤＣスパッタリング、バイアススパッタリング、ＲＦスパッタリング、レーザー反応堆積、パルスレーザー堆積（ＰＬＤ）、原子層堆積（ＡＬＤ）、ＩＢＡＤ、ＭＢＥ、ＭＶＤ、ＣＶＤ／熱ＣＶＤ／ＬＰＣＶＤ／ＰＥＣＶＤ／ＡＰＣＶＤ／ＨＤＰＣＶＤ／ＥＣＲ−ＰＥＣＶＤ／ＬＴＰＥＣＶＤ／ＭＯＣＶＤ／ＰＶＤ／熱線ＣＶＤ、ゾルゲル、蒸発、分子線（ＭＢ）蒸着、イオンプレーティング、電気めっき、浸漬めっき（浸漬）、浸漬コーティング、無電解めっき、スピンコーティング法、スプレーコーティング法、プラズマ熱スプレーコーティング、およびロールオンコーティング法、印刷法、転写法、インクジェット法、粉末ジェット法、ラングミュア・ブロジェット法またはシュナイダー・ピカード(Schneider-Picard)（ＳＰ）法などのその変形形態、動的表面張力法（ＤＳＴ）、湿式静電転写、鑑識静電転写、スロットダイ押出、エレクトロスプレーまたは静電コーティング（空気電解質）、エレクトロウエッティング、プラズマ熱スプレー、エレクトロスプレー、ならびに当技術分野において周知の他の技術が上げられるが、これらに限定されるものではない。
[0042]引き続き図３を参照すると、必要に応じ、急速熱アニール（ＲＴＡ）、急速熱処理（ＲＴＰ）、炉内アニール、ランプアニール、アルゴンイオンレーザーアニール、ＥＬＡ（エキシマレーザーアニール）、位相変調ＥＬＡ、ＳＡ−ＥＬＣ、金属誘導結晶化（ＭＩＣ）、金属誘導横方向結晶化（ＭＩＬＣ）、帯域溶融再結晶（ＺＭＲ）を使用して、層３０４を再結晶させることができる。これらが、堆積された膜を再結晶させたり、他の方法で結晶粒組織を変化させたりするために使用できる技術を選択したものに過ぎないことは、当業者には理解されよう。
[0043]ここで図４および５に戻ると、バンドギャップは本来材料に固有の性質であるが、素子中に量子閉じ込め効果を誘導するために、オプトエレクトロニクス機能素子の厚さを１００ｎｍ未満、任意選択的に１０ｎｍ未満に調整することで、バンドギャップを調整可能である。厚さとバンドギャップとの間のこの関係が、図４のグラフ４００に示されており、たとえば前述の劈開によってオプトエレクトロニクス機能素子を薄くすることによって、この関係を故意に利用することができる。さらに、図５の５００に示されているように、量子閉じ込め効果のため、少なくとも１つの寸法が５００オングストローム未満、好ましくは１０オングストローム未満である構造の場合に、バンドギャップのシフトが強められる。量子閉じ込め効果は、層の化学組成に依存して１ｎｍ〜１００ｎｍの多数の層厚さのいずれかで可能となることは、当業者には理解されよう。前述のように、劈開、または前述の他の好適な手段によって分離層の厚さを調節することによってバンドギャップを調整することに加えて、インターカラントを用いてバンドギャップを変化させることもできる。
薄層状半導体ドナーおよびｐｎ接合
[0044]前述したように、たとえば図１の方法１００を使用して、薄層状ドナーから分離された層をデバイス／回路中に組み込むことができる。特定の一例として、図７は、ｐｎ接合８０４を有し好適なドナーから分離された層８０８を含むオプトエレクトロニクスデバイス８００（図８Ｇ）の形成において方法１００のステップ１０５および上位ステップ１１０を使用する方法７００を示している。読み続けることで明らかとなるが、方法７００のステップは、同等の結果を得るために、必ずしも記載の順序で行う必要はない。さらに、ＰＩＮ接合に基づくデバイス、ヘテロ接合に基づくデバイスなどの多くの類似のデバイスを、記載のステップを用いて製造できることは、当業者には理解されよう。
[0045]これより図８Ａ〜Ｇおよび図７を参照すると、方法７００のステップ７０５において、薄層状半導体ドナー８１２（図８Ａ）は、本開示の別の箇所に記載した要因および基準に基づいて選択される。ｐｎ接合を製造するために、ドナー８１２は、通常、ｎ型またはｐ型のいずれかの半導体としてドープされる。記載されるようにｐｎ接合８０４の反対側（図８Ｇ）が反対極性にドープされるのであれば、ドーパントの種類は図７の方法の目的とは実質的に無関係である。当技術分野において周知であるが、使用可能なドーピング技術としては、イオン注入、間隙形成(interstitial vacancy creation)、熱処理などが挙げられる。さらに、前述したように、ドーピングは、薄層状ギャラリーに入り込むインターカラントを使用して行うこともできる。
[0046]図８Ａを続けると、ドナー８１２を選択した後、ドナーの表面８１６を、任意選択のステップ７１０で処理することができる。この任意選択のステップは、通常、ドナー８１２の表面８１６を洗浄することを含む。洗浄技術は当技術分野において周知であり、特に湿式または乾式化学エッチング、プラズマ洗浄、ＵＨＶアニールが挙げられる。
[0047]ステップ７１５において、完成したオプトエレクトロニクスデバイス８００（図８Ｇ）が一部となる回路（図示せず）の導体などの１つ以上の他の要素との電気的接触を促進するために、ドナー８１２の表面８１６の上にコンタクト８２０（図８Ｂ）が堆積される。デバイス８００の意図される用途に依存するが、コンタクト８２０は透明または不透明のいずれであってもよい。たとえば、意図される用途が発光である場合、放出された光の透過を促進するためにコンタクト８２０を透明とすることができる。コンタクト８２０に使用できる透明材料としては、透明導電性酸化物、透明導電性窒化物、透明導電性オキシ窒化物、有機導電性ポリマー、ならびにマトリックス中に分散された導電性フィラーまたはナノ構造が挙げられるが、これらに限定されるものではない。他の用途では、コンタクト８２０を不透明とすることができる。コンタクト８２０に使用できる不透明材料としては、Ａｌ、Ａｇ、Ａｕ、Ｃｕなどの金属、およびその他の導電性元素、ならびにそれらの合金が挙げられるが、これらに限定されるものではない。これらのそれぞれの分類の材料の具体例は、当技術分野において周知であり、本明細書において記載する必要はない。さらに、同様に当技術分野において周知であるように、限定するものではないが閉じ込め層または電子ブロッキング層などのさらなる層を、コンタクト８２０とドナー８１２との間に挿入することができる。
[0048]ステップ７２０において、たとえばデバイス８００の製造を促進するために、基板８２４（図８Ｃ）がコンタクト８２０に取り付けられる。次に、コンタクト８２０を基板８２４に接合することで、コンタクト／基板接合部８２８が形成される。基板８２４は、一時的とすることも永続的とすることもでき、代用基板と関連して記載したものなどの前述の材料から製造することもできる。同様に、図３と関連して前述した可逆的および永続的接合方法を、基板８２４のコンタクト８２０への接合にも適用できる。基板８２４は、製造されるデバイスの性質、およびその機能を果たした後にそのまま残留した場合に基板に生じる影響などの複数の要因に依存して、一時的、中継的、または永続的な代用基板とすることができる。基板８２４の性質、および所望の接合の種類に依存するが、コンタクト／基板接合部は、任意選択のステップ７２５において硬化させることができる。さらに、ｐｎ接合８０４（図８Ｇ）がＬＥＤ中での使用が意図される場合、基板８２４は、発光を向上させる特徴を含むことができる。たとえば、基板８２４は、その上に堆積される多数の追加の層またはコーティングのいずれか１つを有することができる。このような層としては、反射防止、指紋防止、帯電防止、腐食防止、化学弾性、ＵＶ保護、導電性、偏光、および耐引っかき性の個別のおよび互いの組み合わせのコーティングが挙げられるが、これらに限定されるものではない。さらに、デバイスからの発光を増加させるために、基板８２４のテクスチャー加工、粗面化、またはパターン化を行うことができる。当業者によく認識されているように、他の選択肢を組み込むことができる。
[0049]図８Ｄに示されるステップ７３０において、基板８２４に取り付けられたまま維持されるコンタクト８２０に取り付けられた層が残るように、所望の位置でドナー８１２から層８０８が分離される。層８０８は、後述のさらなる処理の後に、ｐｎ接合８０４（図８Ｇ）の一方の側を形成する。層８０８をドナー８１２から分離した後、図１に関連して前述したように、デバイス８００の設計に適合させるのに厚さが十分かどうかを決定するために、任意選択のステップ７３５においてその厚さを測定することができる。同様に、必要であれば任意選択のステップ７４０（図８Ｅ）において、デバイス設計基準に関して望ましい場合には、前述の方法および当業者に周知の方法を用いて層８０８の厚さを増加させたり減少させたりすることができる。
[0050]図８Ｆで示されるステップ７４５において、分離層８０８のドーピングの型とは反対のドーピングの型を有する、反対極性にドープされた層８３２を成長、堆積、または他の方法で層に取り付ける。反対極性にドープされた層８３２を成長させることができるが、別の一実施形態は、分離層８０８のドーピングに対して反対のドーピングの型を有する別の薄層状分離層を取り付けるステップを含む。この別の実施形態においては、反対極性にドープされた分離層８３２は、フュージョンボンディングまたは当業者に周知の他の技術を用いて分離層８０８に取り付けることができる。反対極性にドープされた層８３２は、本出願に記載の技術、たとえば劈開、スパッタリング、分子線エピタキシー、化学気相堆積、および当技術分野において周知のその他の技術のいずれかを用いて、層８０８と接触して配置することができる。反対極性にドープされた層８３２は、同じ材料であるが反対極性にドープされた材料を層８０８上にエピタキシャル成長または堆積させることによって、ホモエピタキシャル層を形成することもできる。別の例においては、反対極性にドープされた層８３２は、異なる材料の反対極性にドープされた材料であってよく、それによってヘテロエピタキシャル層を形成することができる。反対極性にドープされた層８３２はエピタキシャル成長させる必要はまったくなく、有機、ならびに無機、半導体材料から作製することさえ可能である。さらに、反対極性にドープされた層８３２は、単結晶であってもなくてもよい。当業者であれば理解できるように、デバイス８００（図８Ｇ）の設計基準は、ｐｎ接合８０４がヘテロ接合、ホモ接合、エピタキシャル成長、ドープされたもの、またはそれらのあらゆる組み合わせのいずれとなるかの選択の指針となる。堆積後、本開示の他の箇所に記載されるように、結晶粒組織および転位密度を変化させるために層８３２をアニールすることができる。
[0051]図８Ｇで示されるステップ７５０において、反対極性にドープされた層８３２の上に第２のコンタクト８３６が堆積される。第２のコンタクト８３６の特徴は、ステップ７１５と関連して前述したコンタクト８２０の特徴と同じであってよく、さらなる説明は不要である。同業者であれば理解できるように、ＬＥＤまたは他のオプトエレクトロニクスデバイスとしての性能が可能となるおよび／または向上するようにするため、別の層をｐｎ接合８０４に加えることができる。このような層の例は前述しており、さらには正孔注入層、正孔ブロッキング層、正孔輸送層、電子注入層、電子ブロッキング層、電子輸送層、クラッディング層、分布ブラッグ反射層などが挙げられる。
量子閉じ込め構造としての薄層状ドナー
[0052]薄層状材料から得られる層などの層は、層の少なくとも１つの寸法が電荷担体のドブロイ波長程度である場合に量子閉じ込め構造として機能することができる。ドブロイ波長未満である１、２、または３つの寸法を有する構造は量子閉じ込め層と呼ばれることが多い（それぞれ量子井戸、量子細線、および量子ドットとも呼ばれる）。前述したように、少なくとも１つの寸法がドブロイ波長程度となるためには約１００ｎｍ未満となる必要があるが、実際の寸法の値は、層の化学組成によって変動する。この点に関して、＜５０ｎｍ程度の薄層厚さを有する薄層状ドナーの場合、わずか数層の薄層を分離することによって量子井戸を形成することができ、それによってドブロイ波長程度の分離層を得ることができる。しかし、薄層状の層が量子井戸としての機能に限定されるものではない。別の例においては、量子細線が形成されるように、薄層状の超格子１つ以上のデカルト軸（図２に示される）に沿ってさらに分割することができる。
[0053]図４および５に関して前述したように、量子閉じ込め構造は、その構造を形成する材料に固有のバンドギャップをシフトさせることができる。特に層の１つ以上の寸法が１００ｎｍ未満、好ましくは約１０ｎｍ未満に減少すると、バンドギャップが増加する。次にこのバンドギャップのシフトによって、機能層が発光デバイス中に使用される場合には放出される光の波長が短くなる。層バンドギャップを意図的にシフトさせる量子閉じ込め構造は、排他的なものではないが図１０Ａ〜Ｋと関連する図９の方法９００によって示される教示などの本開示の教示に使用することができる。
[0054]これより図１０Ａ〜Ｋおよび図９を参照すると、方法９００は、本明細書に開示される供与層技術を使用して作製された量子閉じ込め層１００４（たとえば、約１００ｎｍ以下の厚さ）を有するデバイス１０００（図１０Ｉ）の製造に関する。方法９００は、前述の要因などに基づいて量子閉じ込め層１００４を得るための単結晶ドナー１００８（図１０Ａ）が選択されるステップ９０５で始まる。ドナー１００８は、真性半導体とすることも、ドープしてｎ型またはｐ型の半導体とすることもできる。たとえば図７に示される方法７００のステップ７１０と関連して前述した洗浄技術のいずれかを使用して、表面１０１０などのドナー１００８の表面は、ステップ９１０において任意選択的に洗浄される。
[0055]選択し、任意選択で洗浄した後、図１０Ｂで示されるステップ９１５において、ｐ型またはｎ型のいずれかのヘテロエピタキシャル層１０１２がドナー１００８上に堆積される。ある例では、ヘテロエピタキシャル層１０１２は、薄層状半導体（層１００４）のバンドギャップよりも大きいバンドギャップを有する。ヘテロエピタキシャル層１０１２の製造に使用されるヘテロエピタキシャル材料としては、Ｓｉ、Ｇｅ、Ｓｉ（１−ｘ）Ｇｅ（ｘ）、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＡｓＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＧａＩｎＡｓ、ＧａＩｎＡｓＰ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＣｄＳＳｅ、ＰｂＳｅ、ＰｂＴｅ、ＨｇＳｅ、ＨｇＴｅ、ＰｂＳ、水素化非晶質シリコン、ＡｌＧａＡｓ、ＧａＳｂ、ＩｎＳｂ、ＨｇＣｄＴｅ、ＺｎＣｄＳ、ＺｎＣｄＳｅ、ＺｎＯ、Ｉｎ２Ｏ３、ＳｎＯ２、Ｇａ２Ｏ３、ＣｄＯ、ＰｂＯ２、ＩｎＧａＺｎＯ、ＺｎＳｎＯ（ＺＴＯ）、ＩＴＯ、ＮＩＯ、ＺｎＩｎＯ（ＺＩＯ）、ＷＯ３、カドミウム・インジウム・アンチモン酸化物、および他の多成分非晶質酸化物（ＭＡＯ）の非晶質、ナノ結晶、マクロ結晶、および多結晶の相を挙げることができるが、これらに限定されるものではない。
[0056]図１０Ｃに示されるように、ステップ９２０において、たとえば前述の技術により、コンタクト１０１６がヘテロエピタキシャル層１０１２の上に堆積される。また、図７の方法７００のステップ７２０、７２５、７３０と同様に、図９の方法９００のステップ９２５、９３０、および９３５において（図１０Ｄおよび１０Ｅも参照されたい）、それぞれ、基板１０２０がコンタクト１０１６に取り付けられ、その組立体は、基板とコンタクトとの間の接合部を増加させるために任意選択で硬化され、閉じ込め層１００４がドナー１００８から分離される。図１０Ｆに示されるように、層１００４の厚さを、任意選択でステップ９４０で測定することができ、図７の方法７００のステップ７３５および７４０と関連して前述した技術を使用して、任意選択でステップ９４５において厚さを増加させたり減少させたりすることができる。
[0057]図１０Ｇに示されるステップ９５０において、層１０１２とは反対極性にドーピングされた第２のヘテロエピタキシャル半導体層１０２４が、分離層１００４の残存する自由表面上に堆積する。層１０１２と同様に、層１０２４のバンドギャップは、閉じ込め層１００４のバンドギャップよりも大きくなることができる。図８Ａ ８Ｆと同様に、ステップ９５５（図１０Ｈで示される）において、本開示の教示により第２のコンタクト１０２８が層１０２４の残存する自由表面上に堆積される。反対極性にドープされた層１０２４はエピタキシャル成長させる必要はまったくなく、有機、ならびに無機、単結晶または非単結晶、半導体材料から製造することさえ可能である。方法７００と同様に、方法９００の上記のステップは、同等の結果を得るために、必ずしも記載の順序で行う必要はない。
[0058]別の例示的一実施形態は、分離層１００４が、量子閉じ込め層として機能するには大きすぎる厚さを有することを除けば、直前の実施形態と類似しているデバイスである。すなわち、分離された層１００４の厚さが約１００ｎｍを超えることを除けば、デバイス１０００を方法９００により、図９および１０Ａ〜Ｉに記載されるように作製することができる。この実施形態においては、ヘテロエピタキシャルからの電子および正孔の再結合のため、分離層１００４は、量子閉じ込め層ではなくエレクトロルミネッセンス層として機能する。
[0059]上記構造を使用する、および／または前述の技術を使用して作製されるエレクトロルミネッセンスの実施形態、および他のエレクトロルミネッセンス構造は、任意の数の方法で修正することができる。たとえば、放出される光の色は、本開示の教示による薄層状半導体の厚さを変化させることによって変更可能である。放出される光の色は、その波長が発光層のバンドギャップと関連するため、変更可能である。バンドギャップは、本来材料に固有の性質であるが、部分的には、図４および５と関連して前述され、本開示の他の箇所に記載されるように、層の厚さとも関連する。したがって、放出される光の色は、半導体ドナー、およびそれより得られる層厚さを選択することによって調整することができる。実際には、分離された半導体層の厚さは均一である必要はない。たとえば、複数の光の波長を放出するデバイスを製造するために、前述の技術を使用して、半導体層に傾斜または段をつけることができる。さらに、傾斜または段を有する表面は、曲線または平面であってよい。これら２つの例を図１０Ｊおよび１０Ｋに示している。図示されるように、図１０Ｊは、不均一な厚さのために複数の光の波長を放出可能な曲線層１０３２を示している。同様に、図１０Ｋは、不均一で傾斜のついた厚さを有するために複数の光波を放出可能な傾斜平面層１０３６を示している。他の実施形態が、他の方法で変化させた厚さを有することができ、それらが依然として本明細書において開示される教示の範囲内となることは、当業者には理解されよう。適切な選択を行えば、観察者には光が白色光に見えるように必要な波長をデバイスが放出することさえ可能である。
[0060]以上の方法、本明細書において開示される他のデバイスのさらなる変形形態としては、ホモエピタキシャルまたはヘテロエピタキシャル層を有する界面において半導体表面上に量子ドットを堆積すること、前述のステップの一部を繰り返すことによって複数の量子閉じ込め層を有するオプトエレクトロニクスデバイスを製造すること、量子ドット、または量子閉じ込め層に隣接する１つ以上の障壁層などの他のナノ構造を含む量子閉じ込め層の製造、ならびに量子ドットのキャリア注入を改善するための薄層状半導体の量子閉じ込め層への量子ドットの埋め込みが挙げられる。
他のデバイス
[0061]以上の議論では、薄層状の層、より一般的にはｐｎ接合、ＬＥＤ、および量子閉じ込めデバイスに関して好適なドナーから分離された層を示してきたが、本開示の広い教示は、多種多様のデバイスに適用可能である。図１１〜１５は、本明細書に開示される方法および技術により製造可能な多くのオプトエレクトロニクスデバイスからの一部の選択を示している。これらのデバイスが、ドナーから分離された少なくとも１つの層を含むことを除けば、従来製造されるデバイスと全体的に類似していることは、当業者には理解されよう。これらが類似しているため、簡潔にする目的で、以下の例では、各デバイス中に１つ以上の分離層を使用することを強調しているが、他のものについては、他の構成要素の要素番号の一覧を単に列挙している。
[0062]図１１は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術によりダイオード中に組み込まれた分離層１１０４を含むショットキーダイオード１１００を示している。この例では、分離層１１０４は、デバイス１１００中の半導体−金属接合の半導体部分として機能する。当業者には容易に明らかとなるであろうが、分離層１１０４以外のダイオード１１００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、デバイス１１００の構成要素の一覧を以下に示す。
分離層 １１０４
ショットキー金属コンタクト １１０８
オーミックコンタクト １１１２
基板 １１１６
[0063]図１２は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術によりＬＥＤ中に組み込まれた分離層１２０４を含むＭＩＳＦＥＴ ＬＥＤ１２００を示している。この例では、分離層１２０４は、デバイス１２００中の発光層として機能する。当業者には容易に理解できるように、分離層１２０４以外のＭＩＳＦＥＴ ＬＥＤ１２００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、デバイス１２００の構成要素の一覧を以下に示す。
分離層 １２０４
ソース １２０８
ゲート誘電体 １２１２
ゲート金属 １２１６
ドレイン １２２０
[0064]図１３は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術によりＭＥＳＦＥＴ ＬＥＤ中に組み込まれた分離層１３０４を含むＭＥＳＦＥＴ ＬＥＤ１３００を示している。この例では、分離層１３０４は、デバイス１３００中の発光層として機能する。当業者には容易に理解できるように、分離層１３０４以外のＭＥＳＦＥＴＬＥＤ１３００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、デバイス１３００の構成要素の一覧を以下に示す。
分離層１３０４
ソース １３０８
ショットキーゲート金属 １３１２
ドレイン １３１６
[0065]図１４は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術によりＭＩＳＦＥＴ ＬＥＤ中に組み込まれた分離層１４０４を含むデュアルＭＩＳＦＥＴ ＬＥＤ１４００を示している。この例においては、分離層１４０４は、デバイス１４００中の発光層として機能する。当業者には容易に理解できるように、分離層１４０４以外のＭＩＳＦＥＴ ＬＥＤ１４００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、デバイス１４００の構成要素の一覧を以下に示す。
分離層 １４０４
ソース１ １４０８
ゲート誘電体１ １４１２
ゲート１ １４１６
ドレイン１ １４２０
ソース２ １４２４
ゲート２ １４２８
ゲート誘電体２ １４３２
ドレイン２ １４３６
[0066]図１５は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術により誘起ｐｎ接合ＬＥＤ中に組み込まれた分離層１５０４を含む誘起ｐｎ接合ＬＥＤ１５００を示している。この例では、分離層１５０４は、デバイス１５００中の発光層として機能する。当業者には容易に理解できるように、分離層１５０４以外の誘起ｐｎ接合ＬＥＤ１５００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、デバイス１５００の構成要素の一覧を以下に示す。
分離層 １５０４
サブゲート誘電体層１５０８
誘電体 １５１２
共通ゲート １５１６
ゲート（電圧１） １５２０
ゲート（電圧２） １５２４
オーミックコンタクト１ １５２８
誘電体基板 １５３２
オーミックコンタクト２ １５３６
[0067]図１６は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術によりＬＥＤ中に組み込まれた分離層１６０４を含むｐｎ接合ＬＥＤ１６００を示している。この例では、分離層１６０４は、デバイス１６００中の発光接合を形成する一層として機能する。さらに、前述の例とは異なり、この例は、デバイスの同じ側に複数の導電性コンタクトが存在できる構造を示している。当業者には容易に理解できるように、分離層１６０４以外のｐｎ接合ＬＥＤ１６００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、デバイス１６００の構成要素の一覧を以下に示す。
分離層 １６０４
反対極性にドープされた層 １６０８
オーミックコンタクト １６１２
誘電体基板 １６１６
透明オーミックコンタクト １６２０
[0068]図１７は、薄層状半導体ドナー（図示せず）から得られ、本明細書において開示される技術によりＬＥＤ中に組み込まれた分離層１７０４を含むｐｎ接合ＬＥＤ１７００を示している。この例では、分離層１７０４は、明らかにＬＥＤ１７００中の機能素子であるが、それ自体ｐｎ接合の一部ではなく、量子閉じ込め層でもない。にもかかわらず、ＬＥＤ１７００の機能と電気的に関与している。当業者には容易に理解できるように、分離層１７０４以外のｐｎ接合ＬＥＤ１７００の構成要素は、周知の製造技術を使用して製造可能である。完全を期すために、ＬＥＤ１７００の構成要素の一覧を以下に示す。
分離層 １７０４
ドープされた層 １７０８
反対極性にドープされた層 １７１２
オーミックコンタクト １７１６
オーミックコンタクト １７２０
[0069]例示的実施形態を以上に開示し、添付の図面で示してきた。本発明の意図および範囲から逸脱することなく本明細書において明確に開示されるものに対して、種々の変更、省略、および追加が可能であることは、当業者には理解されよう。

Claims (36)

  1. 量子閉じ込め層を有する電子デバイスおよび／またはオプトエレクトロニクスデバイスの製造方法であって、
    分離可能層を有する半導体ドナーを提供するステップであって、本来薄層状材料を提供するステップを含む、提供するステップと、
    前記分離可能層を前記ドナーから取り外すステップであって、前記本来薄層状材料から少なくとも１つの薄層を取り外すステップを含む、取り外すステップと、
    前記オプトエレクトロニクスデバイスの電気機能素子として、前記分離可能層を前記オプトエレクトロニクスデバイスの前記量子閉じ込め層中に組み込むステップと、を含む方法。
  2. 前記本来薄層状材料を提供するステップが、ガリウムおよびセレンを含む材料を提供するステップを含む、請求項１に記載の方法。
  3. 前記本来薄層状材料が、１．８ｅＶ以上および２．５ｅＶ以下のバルクバンドギャップを有する薄層状材料を含む、請求項１に記載の方法。
  4. 前記本来薄層状材料が、２．５ｅＶ以上および４．５ｅＶ以下のバルクバンドギャップを有する薄層状材料を含む、請求項１に記載の方法。
  5. 前記分離可能層が、ある厚さを有し、前記方法が、前記オプトエレクトロニクスデバイスの前記電気機能素子の所望の特性に応じて、前記分離可能層の厚さを調節するステップをさらに含む、請求項１に記載の方法。
  6. 前記厚さを調節するステップが、前記取り外すステップと共に行われる、請求項５に記載の方法。
  7. 前記半導体ドナーを提供するステップが、複数の薄層を有する結晶性半導体ドナーを提供するステップを含み、前記分離可能層を前記ドナーから取り外すステップが、前記複数の薄層の一部の組を前記結晶半導体ドナーから取り外すステップを含む、請求項１に記載の方法。
  8. 前記複数の薄層の前記一部の組を取り外すステップが、前記結晶性半導体ドナーから複数の薄層を取り外すステップを含む、請求項７に記載の方法。
  9. ２つの半導体層の間に前記分離可能層を挟むステップをさらに含み、前記２つの半導体層が互いに反対のドーピング型を有し、それぞれが、前記分離可能層のバンドギャップよりも大きいバンドギャップを有する、請求項１に記載の方法。
  10. 前記分離可能層が前記オプトエレクトロニクスデバイス中で量子閉じ込め層として機能するように、約１００ｎｍ未満の厚さを有する前記分離可能層を提供するステップをさらに含む、請求項９に記載の方法。
  11. 前記分離可能層が前記オプトエレクトロニクスデバイス中でエレクトロルミネッセンス層として機能するように、約１００ｎｍを超える厚さを有する前記分離可能層を提供するステップをさらに含む、請求項９に記載の方法。
  12. 不均一な厚さを有する前記分離可能層を提供することによって、電圧を加えると前記オプトエレクトロニクスデバイスが複数の光の波長を放出するようにするステップをさらに含む、請求項９に記載の方法。
  13. 前記不均一な厚さが曲線状である、請求項１２に記載の方法。
  14. 前記不均一な厚さが平面状である、請求項１２に記載の方法。
  15. 前記堆積の前に、前記分離可能層の表面に量子ドットを加えるステップをさらに含む、請求項９に記載の方法。
  16. インターカラントを使用して前記分離可能層のバンドギャップを変化させるステップをさらに含む、請求項１に記載の方法。
  17. 剥離により前記分離可能層のバンドギャップを変化させるステップをさらに含む、請求項１に記載の方法。
  18. インターカラントを使用して前記取り外すステップが行われる、請求項１に記載の方法。
  19. 電気機能素子および量子閉じ込め層を有するオプトエレクトロニクスデバイスの製造方法であって、
    結晶性半導体層を有するドナーを提供するステップであって、前記ドナーが、前記結晶性半導体層を取り外せるようにする本来薄層状材料を含む、提供するステップと、
    前記結晶性半導体層を前記ドナーから取り外すステップと、
    前記結晶性半導体層を光電気機能素子として前記オプトエレクトロニクスデバイスの前記量子閉じ込め層中に組み込むステップと、
    前記光電気機能素子の光電気機能に基づいて所定の厚さを有する前記光電気機能素子を提供するステップと、を含む、方法。
  20. 前記ドナーを提供するステップが、複数の結晶性半導体薄層を含むドナーを提供するステップを含み、
    前記取り外すステップが、前記複数の結晶性半導体薄層の一部の組を分離するステップを含む、請求項１９に記載の方法。
  21. 所定の厚さを有する前記少なくとも１つの光電気機能素子を提供するステップが、前記取り外すステップの一部として行われる、請求項１９に記載の方法。
  22. 所定の厚さを有する前記少なくとも１つの光電気機能素子を提供するステップが、前記取り外すステップの後で、前記結晶性半導体層の前記厚さを調節するステップを含む、請求項１９に記載の方法。
  23. 前記厚さを調節するステップが、前記結晶性半導体層から材料を除去するステップを含む、請求項２２に記載の方法。
  24. 前記厚さを調節するステップが、前記結晶性半導体層上に材料を加えるステップを含む、請求項２２に記載の方法。
  25. 量子閉じ込め層を有するオプトエレクトロニクスデバイスであって、
    前記オプトエレクトロニクスデバイスを電気回路中に接合するように設計され構成された第１の電気コンタクトと、
    前記オプトエレクトロニクスデバイスを前記電気回路中に接合するように設計され構成された第２の電気コンタクトと、
    分離半導体層の本来薄層状半導体ドナーから分離された前記分離半導体層を含む電気機能素子であって、前記分離半導体層は前記量子閉じ込め層中に組み込まれる、電気機能素子と、を含む、オプトエレクトロニクスデバイス。
  26. 前記オプトエレクトロニクスデバイスが動作しているときに量子閉じ込め層として機能すべく、前記分離半導体層が約１００ｎｍ未満の厚さを有する、請求項２５に記載のオプトエレクトロニクスデバイス。
  27. 前記分離半導体層が約１０ｎｍ未満の厚さを有する、請求項２５に記載のオプトエレクトロニクスデバイス。
  28. 前記オプトエレクトロニクスデバイスが動作しているときに、前記オプトエレクトロニクスデバイスが複数の波長の光を放出するために、前記分離半導体層が不均一な厚さを有する、請求項２５に記載のオプトエレクトロニクスデバイス。
  29. 前記不均一な厚さが曲線的である、請求項２８に記載のオプトエレクトロニクスデバイス。
  30. 前記不均一な厚さが平面的である、請求項２８に記載のオプトエレクトロニクスデバイス。
  31. 前記分離半導体層が半導体紙を含む、請求項２５に記載のオプトエレクトロニクスデバイス。
  32. 前記分離半導体層が、前記本来薄層状半導体ドナーの少なくとも１つの薄層を含む、請求項２５に記載のオプトエレクトロニクスデバイス。
  33. 前記本来薄層状半導体ドナーが、１．８ｅＶ以上および２．５ｅＶ以下のバルクバンドギャップを有する薄層状材料を含む、請求項２５に記載のオプトエレクトロニクスデバイス。
  34. 前記本来薄層状半導体ドナーが、２．５ｅＶ以上および４．５ｅＶ以下のバルクバンドギャップを有する薄層状材料を含む、請求項２５に記載のオプトエレクトロニクスデバイス。
  35. 前記少なくとも１つの薄層がガリウムおよびセレンを含む、請求項２５に記載のオプトエレクトロニクスデバイス。
  36. 前記分離半導体層が、製造されたドナーの少なくとも１つの薄層を含む、請求項２５に記載のオプトエレクトロニクスデバイス。
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