JP6022816B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストの単結晶半導体層からなるＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図２９〜図３５は半導体基板上に絶縁膜を介して単結晶半導体層からなるＳＯＩ基板を形成した従来の半導体装置の製造方法の工程断面図である。
図２９
化学気相成長により、シリコン基板７１上にシリコン酸化膜（ＳｉＯ２）７２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７３を成長する。
図３０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７３及びシリコン酸化膜（ＳｉＯ２）７２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３１
次いで露出したシリコン基板１上に縦（垂直）方向エピタキシャルＳｉ層７４を成長する。次いで化学的機械研磨し、シリコン窒化膜（Ｓｉ３Ｎ４）７３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層７４を平坦化する。次いで選択化学気相成長法によりタングステン膜（Ｗ）７５を成長する。
図３２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３３
次いで露出した縦（垂直）方向エピタキシャルＳｉ層７４の側面に横（水平）方向エピタキシャルＳｉ層７６を成長し、開孔部を埋め込む。次いでＳｉ層７６の表面を酸化し、シリコン酸化膜（ＳｉＯ２）７７を成長する。
図３４
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）７７及びシリコン窒化膜（Ｓｉ３Ｎ４）７３をマスク層として、タングステン膜７５及びＳｉ層７４を順次異方性ドライエッチングし、開孔部を形成する。
図３５
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７８を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）７３及びＳｉ層７６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）７８及び熱酸化したシリコン酸化膜（ＳｉＯ２）７７を化学的機械研磨し、シリコン窒化膜（Ｓｉ３Ｎ４）７８を開孔部に平坦に埋め込み、シリコン窒化膜（Ｓｉ３Ｎ４）７３及びシリコン窒化膜（Ｓｉ３Ｎ４）７８で素子分離されたＳｉ層７６からなるＳＯＩ基板を完成する。
従来の製造方法においては、安価な半導体基板を使用し、容易な製造プロセスによりＳＯＩ基板となる単結晶半導体層を形成することは可能であるが、縦（垂直）方向エピタキシャルＳｉ層７４成長時においては、側面にシリコン酸化膜（ＳｉＯ２）７２及びシリコン窒化膜（Ｓｉ３Ｎ４）７３が接触し、横（水平）方向エピタキシャルＳｉ層７６成長時においては、底面にシリコン酸化膜（ＳｉＯ２）７２が接触し、側面にシリコン窒化膜（Ｓｉ３Ｎ４）７３が接触するため、接触する絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかった。このためこのＳＯＩ基板に、例えばＭＩＳ電界効果トランジスタを含む半導体集積回路を形成した場合、部分的な非晶質化を含む半導体層（ＳＯＩ基板）の結晶性が原因で生じている諸課題（閾値電圧以下でのリーク電流が発生し、待機時消費電力が多く、低電力化に難があること、バックチャネルリーク電流が大きく、誤作動を起こし易いこと、ソースドレイン領域の十分な耐圧確保が難しいこと、記憶装置のメモリー保持特性が劣化すること、インバータ回路等のスイッチング特性のバランスが悪いこと、移動度が低減し、高速化に難があること、高温時の速度特性の安定性に難があること等）が顕著になってきており、素子の微細化だけでは、高速、低電力、高性能、高信頼且つ高集積な大規模半導体集積回路を得ることが難しくなりつつある。
図２９
化学気相成長により、シリコン基板７１上にシリコン酸化膜（ＳｉＯ２）７２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７３を成長する。
図３０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７３及びシリコン酸化膜（ＳｉＯ２）７２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３１
次いで露出したシリコン基板１上に縦（垂直）方向エピタキシャルＳｉ層７４を成長する。次いで化学的機械研磨し、シリコン窒化膜（Ｓｉ３Ｎ４）７３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層７４を平坦化する。次いで選択化学気相成長法によりタングステン膜（Ｗ）７５を成長する。
図３２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３３
次いで露出した縦（垂直）方向エピタキシャルＳｉ層７４の側面に横（水平）方向エピタキシャルＳｉ層７６を成長し、開孔部を埋め込む。次いでＳｉ層７６の表面を酸化し、シリコン酸化膜（ＳｉＯ２）７７を成長する。
図３４
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）７７及びシリコン窒化膜（Ｓｉ３Ｎ４）７３をマスク層として、タングステン膜７５及びＳｉ層７４を順次異方性ドライエッチングし、開孔部を形成する。
図３５
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７８を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）７３及びＳｉ層７６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）７８及び熱酸化したシリコン酸化膜（ＳｉＯ２）７７を化学的機械研磨し、シリコン窒化膜（Ｓｉ３Ｎ４）７８を開孔部に平坦に埋め込み、シリコン窒化膜（Ｓｉ３Ｎ４）７３及びシリコン窒化膜（Ｓｉ３Ｎ４）７８で素子分離されたＳｉ層７６からなるＳＯＩ基板を完成する。
従来の製造方法においては、安価な半導体基板を使用し、容易な製造プロセスによりＳＯＩ基板となる単結晶半導体層を形成することは可能であるが、縦（垂直）方向エピタキシャルＳｉ層７４成長時においては、側面にシリコン酸化膜（ＳｉＯ２）７２及びシリコン窒化膜（Ｓｉ３Ｎ４）７３が接触し、横（水平）方向エピタキシャルＳｉ層７６成長時においては、底面にシリコン酸化膜（ＳｉＯ２）７２が接触し、側面にシリコン窒化膜（Ｓｉ３Ｎ４）７３が接触するため、接触する絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかった。このためこのＳＯＩ基板に、例えばＭＩＳ電界効果トランジスタを含む半導体集積回路を形成した場合、部分的な非晶質化を含む半導体層（ＳＯＩ基板）の結晶性が原因で生じている諸課題（閾値電圧以下でのリーク電流が発生し、待機時消費電力が多く、低電力化に難があること、バックチャネルリーク電流が大きく、誤作動を起こし易いこと、ソースドレイン領域の十分な耐圧確保が難しいこと、記憶装置のメモリー保持特性が劣化すること、インバータ回路等のスイッチング特性のバランスが悪いこと、移動度が低減し、高速化に難があること、高温時の速度特性の安定性に難があること等）が顕著になってきており、素子の微細化だけでは、高速、低電力、高性能、高信頼且つ高集積な大規模半導体集積回路を得ることが難しくなりつつある。
本発明が解決しようとする課題は、従来例に示されるように、ＳＯＩ基板である半導体層をエピタキシャル成長により形成する際、側面あるいは底面に絶縁膜が接触する構造を使用しているため、接触する絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかったため、ＭＩＳ電界効果トランジスタ等を含む半導体集積回路を形成した場合、結晶性が原因で生じている
（１）閾値電圧以下でのリーク電流が発生し、待機時消費電力が多く、低電力化に難があること。
（２）バックチャネルリーク電流が大きく、誤作動を起こし易いこと。
（３）ソースドレイン領域の十分な耐圧確保が難しいこと。
（４）記憶装置のメモリー保持特性が劣化すること。
（５）インバータ回路等のスイッチング特性のバランスが悪いこと。
（６）移動度が低減し、高速化に難があること。
（７）高温時の速度特性の安定性に難があること。
等の課題が顕著になりつつあり、現状技術により微細なＳＯＩ構造の素子を形成しているだけでは、さらなる高速、低電力、高性能、高信頼且つ高集積な大規模半導体集積回路を得ることが困難になってきたことである。
（１）閾値電圧以下でのリーク電流が発生し、待機時消費電力が多く、低電力化に難があること。
（２）バックチャネルリーク電流が大きく、誤作動を起こし易いこと。
（３）ソースドレイン領域の十分な耐圧確保が難しいこと。
（４）記憶装置のメモリー保持特性が劣化すること。
（５）インバータ回路等のスイッチング特性のバランスが悪いこと。
（６）移動度が低減し、高速化に難があること。
（７）高温時の速度特性の安定性に難があること。
等の課題が顕著になりつつあり、現状技術により微細なＳＯＩ構造の素子を形成しているだけでは、さらなる高速、低電力、高性能、高信頼且つ高集積な大規模半導体集積回路を得ることが困難になってきたことである。
上記課題は、単体元素からなる半導体基板上に絶縁膜を形成し、前記絶縁膜を選択的に開孔して、露出した前記半導体基板の一部上に前記半導体基板と同じものからなる縦（垂直）方向エピタキシャル半導体層を形成し、前記縦（垂直）方向エピタキシャル半導体層の一部側面から前記半導体基板と同じものからなる横（水平）方向エピタキシャル半導体層を前記絶縁膜の一部上に形成する半導体装置の製造方法であって、前記縦（垂直）方向エピタキシャル半導体層及び前記横（水平）方向エピタキシャル半導体層が、エピタキシャル成長される際、前記絶縁膜に接しないように、前記絶縁膜の側面あるいは上面に形成された、前記縦（垂直）方向エピタキシャル半導体層及び前記横（水平）方向エピタキシャル半導体層とは異なる単結晶構造の導電膜からなる単結晶半導体層成長補助膜を介してエピタキシャル成長される本発明の半導体装置の製造方法によって解決される。
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜が接触しないように、底面あるいは側面に単結晶半導体層成長補助膜を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を得ることができる。
したがって、この完全な単結晶半導体層からなるＳＯＩ基板に、ＭＩＳ電界効果トランジスタ等を含む半導体集積回路を形成した場合、閾値電圧以下でのリーク電流を改善できるため、低電力化が容易になること、リーク電流がなく、十分な耐圧を確保したソースドレイン領域を形成できること、メモリー保持特性が良好な記憶装置を形成できること、スイッチング特性の良好な諸回路を形成できること、移動度の低減を改善できるので、高速化が容易になること、保障温度範囲での安定した速度保障が容易になること等の効果を得ることが可能となり、同時にＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等も可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
またＭＩＳ電界効果トランジスタを形成する場合は、ゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネルリークを改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（横型のＭＩＳ電界効果トランジスタを形成する場合は、上下面及びチャネル幅方向の２側面、縦型のＭＩＳ電界効果トランジスタを形成する場合は、周囲の４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能なＳＯＩ構造の半導体集積回路の製造を可能とする完全な単結晶半導体層からなるＳＯＩ基板を得ることができる。
本発明者は当該技術を複数の補助膜を備えエピタキシャル成長された単結晶半導体層（Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌｌｉｚｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｉｔｈ Ａｓｉｓｔａｎｔ Ｆｉｌｍ ｂｙ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）構造と命名し、以後この技術をＳＡＦＥＧ（セイフェグ）と略称する。
したがって、この完全な単結晶半導体層からなるＳＯＩ基板に、ＭＩＳ電界効果トランジスタ等を含む半導体集積回路を形成した場合、閾値電圧以下でのリーク電流を改善できるため、低電力化が容易になること、リーク電流がなく、十分な耐圧を確保したソースドレイン領域を形成できること、メモリー保持特性が良好な記憶装置を形成できること、スイッチング特性の良好な諸回路を形成できること、移動度の低減を改善できるので、高速化が容易になること、保障温度範囲での安定した速度保障が容易になること等の効果を得ることが可能となり、同時にＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等も可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
またＭＩＳ電界効果トランジスタを形成する場合は、ゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネルリークを改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（横型のＭＩＳ電界効果トランジスタを形成する場合は、上下面及びチャネル幅方向の２側面、縦型のＭＩＳ電界効果トランジスタを形成する場合は、周囲の４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能なＳＯＩ構造の半導体集積回路の製造を可能とする完全な単結晶半導体層からなるＳＯＩ基板を得ることができる。
本発明者は当該技術を複数の補助膜を備えエピタキシャル成長された単結晶半導体層（Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌｌｉｚｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｉｔｈ Ａｓｉｓｔａｎｔ Ｆｉｌｍ ｂｙ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）構造と命名し、以後この技術をＳＡＦＥＧ（セイフェグ）と略称する。
本願発明は、
（１）Ｓｉ基板上に絶縁膜を積層する。
（２）絶縁膜上に第１の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止するＴｉＮ膜）を積層する。
（３）第１の単結晶半導体層成長補助膜上に第２の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＷ膜）兼単結晶半導体層の膜厚規定膜を積層する。
（４）露光描画装置による通常のリソグラフィー技術を利用し、選択的に第２の単結晶半導体層成長補助膜、第１の単結晶半導体層成長補助膜及び絶縁膜をエッチング除去し、開孔部を形成する。
（５）第３の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＴｉＮ膜）を成長し、異方性ドライエッチングして、開孔部の絶縁膜の側壁にのみ残す。
（６）開孔部を埋め込むように、露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、平坦化して後、成長したＳｉ層を若干除去し、浅い開孔部を形成し、第４の単結晶半導体層成長補助膜（Ｓｉ層の上面をマスクするＴｉＮ膜）を平坦に埋め込む。
（７）露光描画装置による通常のリソグラフィー技術を利用し、選択的に第２の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。
（８）側面には第２の単結晶半導体層成長補助膜が存在し、底面には第１の単結晶半導体層成長補助膜が存在する開孔部を埋め込むように、露出した縦（垂直）方向エピタキシャルＳｉ層の側面から横（水平）方向エピタキシャルＳｉ層を成長させる。（底面及び側面の絶縁膜の影響がない完全な単結晶半導体層を形成）
（９）横（水平）方向エピタキシャルＳｉ層の上面を酸化し、シリコン酸化膜（ＳｉＯ２）を成長する。このシリコン酸化膜（ＳｉＯ２）をマスク層として、第４の単結晶半導体層成長補助膜、縦（垂直）方向エピタキシャルＳｉ層、第２の単結晶半導体層成長補助膜、直下の第１の単結晶半導体層成長補助膜及び第３の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。
（１０）形成された開孔部に絶縁膜を平坦に埋め込み、絶縁膜で島状に絶縁分離された単結晶半導体層（Ｓｉ）を形成する。
等の製造技術を使用して、半導体基板上に絶縁膜を介して完全な単結晶半導体層からなるＳＯＩ基板を形成したものである。
（１）Ｓｉ基板上に絶縁膜を積層する。
（２）絶縁膜上に第１の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止するＴｉＮ膜）を積層する。
（３）第１の単結晶半導体層成長補助膜上に第２の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＷ膜）兼単結晶半導体層の膜厚規定膜を積層する。
（４）露光描画装置による通常のリソグラフィー技術を利用し、選択的に第２の単結晶半導体層成長補助膜、第１の単結晶半導体層成長補助膜及び絶縁膜をエッチング除去し、開孔部を形成する。
（５）第３の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＴｉＮ膜）を成長し、異方性ドライエッチングして、開孔部の絶縁膜の側壁にのみ残す。
（６）開孔部を埋め込むように、露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、平坦化して後、成長したＳｉ層を若干除去し、浅い開孔部を形成し、第４の単結晶半導体層成長補助膜（Ｓｉ層の上面をマスクするＴｉＮ膜）を平坦に埋め込む。
（７）露光描画装置による通常のリソグラフィー技術を利用し、選択的に第２の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。
（８）側面には第２の単結晶半導体層成長補助膜が存在し、底面には第１の単結晶半導体層成長補助膜が存在する開孔部を埋め込むように、露出した縦（垂直）方向エピタキシャルＳｉ層の側面から横（水平）方向エピタキシャルＳｉ層を成長させる。（底面及び側面の絶縁膜の影響がない完全な単結晶半導体層を形成）
（９）横（水平）方向エピタキシャルＳｉ層の上面を酸化し、シリコン酸化膜（ＳｉＯ２）を成長する。このシリコン酸化膜（ＳｉＯ２）をマスク層として、第４の単結晶半導体層成長補助膜、縦（垂直）方向エピタキシャルＳｉ層、第２の単結晶半導体層成長補助膜、直下の第１の単結晶半導体層成長補助膜及び第３の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。
（１０）形成された開孔部に絶縁膜を平坦に埋め込み、絶縁膜で島状に絶縁分離された単結晶半導体層（Ｓｉ）を形成する。
等の製造技術を使用して、半導体基板上に絶縁膜を介して完全な単結晶半導体層からなるＳＯＩ基板を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１３は本発明の半導体装置の製造方法（ＳＡＦＥＧ）における第１の実施例の工程断面図で、主に形成する半導体層の長さ方向の側断面図を使用して説明するが、主要な工程においては、半導体層の幅方向の側断面図も適宜追加して説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１３は本発明の半導体装置の製造方法（ＳＡＦＥＧ）における第１の実施例の工程断面図で、主に形成する半導体層の長さ方向の側断面図を使用して説明するが、主要な工程においては、半導体層の幅方向の側断面図も適宜追加して説明する。
図１（半導体層の長さ方向）
化学気相成長により、ｐ型のシリコン（Ｓｉ）基板１上に２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、第１の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜３を３０ｎｍ程度成長する。次いで化学気相成長により、第２の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）兼単結晶半導体層の膜厚規定膜となるタングステン（Ｗ）膜４を５０ｎｍ程度成長する。
化学気相成長により、ｐ型のシリコン（Ｓｉ）基板１上に２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、第１の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜３を３０ｎｍ程度成長する。次いで化学気相成長により、第２の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）兼単結晶半導体層の膜厚規定膜となるタングステン（Ｗ）膜４を５０ｎｍ程度成長する。
図２（半導体層の長さ方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）４、第１の単結晶半導体層成長補助膜（ＴｉＮ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）４、第１の単結晶半導体層成長補助膜（ＴｉＮ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３（半導体層の長さ方向）
次いで化学気相成長により、第３の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を１０ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、概略開孔部のシリコン酸化膜（ＳｉＯ２）２の側壁にのみ第３の単結晶半導体層成長補助膜（ＴｉＮ）５を残す。
次いで化学気相成長により、第３の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を１０ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、概略開孔部のシリコン酸化膜（ＳｉＯ２）２の側壁にのみ第３の単結晶半導体層成長補助膜（ＴｉＮ）５を残す。
図４（半導体層の長さ方向）及び図５（半導体層の幅方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層６を成長する。（ここで成長するエピタキシャルＳｉ層６は成長時において、側面を第３の単結晶半導体層成長補助膜（ＴｉＮ）５で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、第２の単結晶半導体層成長補助膜（Ｗ）４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層６を平坦化する。次いでＳｉ層６を１０ｎｍ程度異方性ドライエッチングし、浅い開孔部を形成する。次いで化学気相成長により、第４の単結晶半導体層成長補助膜（ＴｉＮ）７（Ｓｉ層６の上面をマスクする膜）を成長する。次いで化学的機械研磨（ＣＭＰ）し、第２の単結晶半導体層成長補助膜（Ｗ）４上に成長した第４の単結晶半導体層成長補助膜（ＴｉＮ）７を除去し、開孔部に平坦に第４の単結晶半導体層成長補助膜（ＴｉＮ）７を埋め込む。
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層６を成長する。（ここで成長するエピタキシャルＳｉ層６は成長時において、側面を第３の単結晶半導体層成長補助膜（ＴｉＮ）５で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、第２の単結晶半導体層成長補助膜（Ｗ）４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層６を平坦化する。次いでＳｉ層６を１０ｎｍ程度異方性ドライエッチングし、浅い開孔部を形成する。次いで化学気相成長により、第４の単結晶半導体層成長補助膜（ＴｉＮ）７（Ｓｉ層６の上面をマスクする膜）を成長する。次いで化学的機械研磨（ＣＭＰ）し、第２の単結晶半導体層成長補助膜（Ｗ）４上に成長した第４の単結晶半導体層成長補助膜（ＴｉＮ）７を除去し、開孔部に平坦に第４の単結晶半導体層成長補助膜（ＴｉＮ）７を埋め込む。
図６（半導体層の長さ方向）及び図７（半導体層の幅方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）膜４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）膜４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図８（半導体層の長さ方向）及び図９（半導体層の幅方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６の側面にｐ型の横（水平）方向エピタキシャルＳｉ層８（若干縦（垂直）方向にもエピタキシャルＳｉ層は成長する）を成長し、タングステン（Ｗ）膜４の開孔部を埋め込む。（ここで成長するエピタキシャルＳｉ層８は成長時において、底面及び側面を、第１の単結晶半導体層成長補助膜（ＴｉＮ）３、第２の単結晶半導体層成長補助膜（Ｗ）４及び第４の単結晶半導体層成長補助膜（ＴｉＮ）７で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、第２の単結晶半導体層成長補助膜（Ｗ）４の上面に合わせるように平坦化する。次いで９００℃程度で熱酸化し、Ｓｉ層８上に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６の側面にｐ型の横（水平）方向エピタキシャルＳｉ層８（若干縦（垂直）方向にもエピタキシャルＳｉ層は成長する）を成長し、タングステン（Ｗ）膜４の開孔部を埋め込む。（ここで成長するエピタキシャルＳｉ層８は成長時において、底面及び側面を、第１の単結晶半導体層成長補助膜（ＴｉＮ）３、第２の単結晶半導体層成長補助膜（Ｗ）４及び第４の単結晶半導体層成長補助膜（ＴｉＮ）７で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、第２の単結晶半導体層成長補助膜（Ｗ）４の上面に合わせるように平坦化する。次いで９００℃程度で熱酸化し、Ｓｉ層８上に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。
図１０（半導体層の長さ方向）及び図１１（半導体層の幅方向）
次いでシリコン酸化膜（ＳｉＯ２）９をマスク層として、第４の単結晶半導体層成長補助膜（ＴｉＮ）７、Ｓｉ層６、第２の単結晶半導体層成長補助膜（Ｗ）４、第１及び第３の単結晶半導体層成長補助膜（ＴｉＮ）（３、５）を選択的に順次異方性ドライエッチングし、開孔部を形成する。（ここで第２の単結晶半導体層成長補助膜（Ｗ）４はすべてエッチング除去され、第１の単結晶半導体層成長補助膜（ＴｉＮ）３はＳＯＩ基板となるエピタキシャルＳｉ層８の直下に残されるだけである。）
次いでシリコン酸化膜（ＳｉＯ２）９をマスク層として、第４の単結晶半導体層成長補助膜（ＴｉＮ）７、Ｓｉ層６、第２の単結晶半導体層成長補助膜（Ｗ）４、第１及び第３の単結晶半導体層成長補助膜（ＴｉＮ）（３、５）を選択的に順次異方性ドライエッチングし、開孔部を形成する。（ここで第２の単結晶半導体層成長補助膜（Ｗ）４はすべてエッチング除去され、第１の単結晶半導体層成長補助膜（ＴｉＮ）３はＳＯＩ基板となるエピタキシャルＳｉ層８の直下に残されるだけである。）
図１２（半導体層の長さ方向）及び図１３（半導体層の幅方向）
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでＳｉ層８（ＳＯＩ基板）の平坦面上のシリコン酸化膜（ＳｉＯ２）（９、１０）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１０を開孔部に平坦に埋め込む。（この領域が素子分離領域となる。）こうしてＳＡＦＥＧ法により、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を完成する。
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでＳｉ層８（ＳＯＩ基板）の平坦面上のシリコン酸化膜（ＳｉＯ２）（９、１０）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１０を開孔部に平坦に埋め込む。（この領域が素子分離領域となる。）こうしてＳＡＦＥＧ法により、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を完成する。
本願発明における単結晶半導体層成長補助膜とは
（１）エピタキシャル成長法によって形成する半導体層が完全に単結晶化するのを補助するためのものであること。
（２）下地絶縁膜あるいは側面絶縁膜の影響により、成長半導体層の一部が非晶質化するのを防ぐものであること。
（３）成長半導体層とは無反応であること。
（４）成長半導体層とはエッチング材料を異にするかあるいはエッチング速度差が大きくとれること。
（５）成長半導体層とは格子定数が異なること。
（６）結晶構造が単結晶からなっていること。
等の要件を満たす薄膜である。
（１）エピタキシャル成長法によって形成する半導体層が完全に単結晶化するのを補助するためのものであること。
（２）下地絶縁膜あるいは側面絶縁膜の影響により、成長半導体層の一部が非晶質化するのを防ぐものであること。
（３）成長半導体層とは無反応であること。
（４）成長半導体層とはエッチング材料を異にするかあるいはエッチング速度差が大きくとれること。
（５）成長半導体層とは格子定数が異なること。
（６）結晶構造が単結晶からなっていること。
等の要件を満たす薄膜である。
通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜が接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を得ることができる。
したがって、この完全な単結晶半導体層からなるＳＯＩ基板に、ＭＩＳ電界効果トランジスタ等を含む半導体集積回路を形成した場合、閾値電圧以下でのリーク電流を改善できるため、低電力化が容易になること、リーク電流がなく、十分な耐圧を確保したソースドレイン領域を形成できること、メモリー保持特性が良好な記憶装置を形成できること、スイッチング特性の良好な諸回路を形成できること、移動度の低減を改善できるので、高速化が容易になること、保障温度範囲での安定した速度保障が容易になること等の効果を得ることが可能となり、同時にＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等も可能である。
この結果、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能なＳＯＩ構造の半導体集積回路の製造を可能とする完全な単結晶半導体層からなるＳＯＩ基板を得ることができる。
したがって、この完全な単結晶半導体層からなるＳＯＩ基板に、ＭＩＳ電界効果トランジスタ等を含む半導体集積回路を形成した場合、閾値電圧以下でのリーク電流を改善できるため、低電力化が容易になること、リーク電流がなく、十分な耐圧を確保したソースドレイン領域を形成できること、メモリー保持特性が良好な記憶装置を形成できること、スイッチング特性の良好な諸回路を形成できること、移動度の低減を改善できるので、高速化が容易になること、保障温度範囲での安定した速度保障が容易になること等の効果を得ることが可能となり、同時にＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等も可能である。
この結果、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能なＳＯＩ構造の半導体集積回路の製造を可能とする完全な単結晶半導体層からなるＳＯＩ基板を得ることができる。
図１４〜図１６は本発明の半導体装置の製造方法（ＳＡＦＥＧ）における第２の実施例の工程断面図で、形成する半導体層の長さ方向の側断面図を使用して説明する。第１の実施例に示された図１〜図４の工程をおこなった後、図１４の工程をおこなう。
図１４（半導体層の長さ方向）
次いで第４の単結晶半導体層成長補助膜（ＴｉＮ）７をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層６の側面及び第１の単結晶半導体層成長補助膜（ＴｉＮ）３の上面を露出する開孔部を形成する。
次いで第４の単結晶半導体層成長補助膜（ＴｉＮ）７をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層６の側面及び第１の単結晶半導体層成長補助膜（ＴｉＮ）３の上面を露出する開孔部を形成する。
図１５（半導体層の長さ方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６の側面にｐ型の横（水平）方向エピタキシャルＳｉ層８（若干縦（垂直）方向にもエピタキシャルＳｉ層は成長する）をほぼ全面に成長し、開孔部を埋め込む。（ここで成長するエピタキシャルＳｉ層８は成長時において、底面を第１の単結晶半導体層成長補助膜（ＴｉＮ）３で覆われ、側面にはわずかに存在する第４の単結晶半導体層成長補助膜（ＴｉＮ）７以外は何も存在していないため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、第４の単結晶半導体層成長補助膜（ＴｉＮ）７の上面に合わせるように平坦化する。次いで９００℃程度で熱酸化し、Ｓｉ層８上に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６の側面にｐ型の横（水平）方向エピタキシャルＳｉ層８（若干縦（垂直）方向にもエピタキシャルＳｉ層は成長する）をほぼ全面に成長し、開孔部を埋め込む。（ここで成長するエピタキシャルＳｉ層８は成長時において、底面を第１の単結晶半導体層成長補助膜（ＴｉＮ）３で覆われ、側面にはわずかに存在する第４の単結晶半導体層成長補助膜（ＴｉＮ）７以外は何も存在していないため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、第４の単結晶半導体層成長補助膜（ＴｉＮ）７の上面に合わせるように平坦化する。次いで９００℃程度で熱酸化し、Ｓｉ層８上に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。
図１６（半導体層の長さ方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）９及びＳｉ層８を選択的に順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでシリコン酸化膜（ＳｉＯ２）９をマスク層として、第１及び第４の単結晶半導体層成長補助膜（ＴｉＮ）（３、７）、Ｓｉ層６及び第３の単結晶半導体層成長補助膜（ＴｉＮ）５を選択的に順次異方性ドライエッチングし、開孔部を形成する。（ここで第１の単結晶半導体層成長補助膜（ＴｉＮ）３はＳＯＩ基板となるエピタキシャルＳｉ層８の直下に残されるだけである。）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）９及びＳｉ層８を選択的に順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでシリコン酸化膜（ＳｉＯ２）９をマスク層として、第１及び第４の単結晶半導体層成長補助膜（ＴｉＮ）（３、７）、Ｓｉ層６及び第３の単結晶半導体層成長補助膜（ＴｉＮ）５を選択的に順次異方性ドライエッチングし、開孔部を形成する。（ここで第１の単結晶半導体層成長補助膜（ＴｉＮ）３はＳＯＩ基板となるエピタキシャルＳｉ層８の直下に残されるだけである。）
以後、第１の実施例に示された図１２の工程をおこなって、ＳＡＦＥＧ法により、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を完成する。
図１７〜図２１は本発明の半導体装置の製造方法（ＳＡＦＥＧ）における第３の実施例の工程断面図で、形成する半導体層の長さ方向の側断面図を使用して説明する。第１の実施例に示された図１の工程をおこなった後、図１７の工程をおこなう。
図１７（半導体層の長さ方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第２の単結晶半導体層成長補助膜（Ｗ）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１８（半導体層の長さ方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び第２の単結晶半導体層成長補助膜（Ｗ）４をマスク層として、第１の単結晶半導体層成長補助膜（ＴｉＮ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、２段の開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び第２の単結晶半導体層成長補助膜（Ｗ）４をマスク層として、第１の単結晶半導体層成長補助膜（ＴｉＮ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、２段の開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１９（半導体層の長さ方向）
次いで化学気相成長により、第３の単結晶半導体層成長補助膜（連続縦（垂直）及び横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を１０ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、２段の開孔部の側壁にのみ第３の単結晶半導体層成長補助膜（ＴｉＮ）５を残す。この際、平坦部の第１の単結晶半導体層成長補助膜（ＴｉＮ）３が幾分なりと残されることが肝要である。
次いで化学気相成長により、第３の単結晶半導体層成長補助膜（連続縦（垂直）及び横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を１０ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、２段の開孔部の側壁にのみ第３の単結晶半導体層成長補助膜（ＴｉＮ）５を残す。この際、平坦部の第１の単結晶半導体層成長補助膜（ＴｉＮ）３が幾分なりと残されることが肝要である。
図２０（半導体層の長さ方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）及び横（水平）方向エピタキシャルＳｉ層１１を連続して成長する。（ここで成長するエピタキシャルＳｉ層１１は成長時において、側面及び底面を第１及び第３の単結晶半導体層成長補助膜（ＴｉＮ）で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、第２の単結晶半導体層成長補助膜（Ｗ）４の平坦面より突出したエピタキシャルＳｉ層１１を平坦化する。
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）及び横（水平）方向エピタキシャルＳｉ層１１を連続して成長する。（ここで成長するエピタキシャルＳｉ層１１は成長時において、側面及び底面を第１及び第３の単結晶半導体層成長補助膜（ＴｉＮ）で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、第２の単結晶半導体層成長補助膜（Ｗ）４の平坦面より突出したエピタキシャルＳｉ層１１を平坦化する。
図２１（半導体層の長さ方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｓｉ層１１、第２の単結晶半導体層成長補助膜（Ｗ）４、第１及び第３の単結晶半導体層成長補助膜（ＴｉＮ）（３、５）を選択的に順次異方性ドライエッチングし、開孔部を形成する。（ここで第１の単結晶半導体層成長補助膜（ＴｉＮ）３はＳＯＩ基板となるエピタキシャルＳｉ層８の直下に残されるだけである。）次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｓｉ層１１、第２の単結晶半導体層成長補助膜（Ｗ）４、第１及び第３の単結晶半導体層成長補助膜（ＴｉＮ）（３、５）を選択的に順次異方性ドライエッチングし、開孔部を形成する。（ここで第１の単結晶半導体層成長補助膜（ＴｉＮ）３はＳＯＩ基板となるエピタキシャルＳｉ層８の直下に残されるだけである。）次いでレジスト（図示せず）を除去する。
以後、第１の実施例に示された図１２の工程をおこなって、ＳＡＦＥＧ法により、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を完成する。
図２２〜図２６は本発明の半導体装置の製造方法（ＳＡＦＥＧ）における第４の実施例の工程断面図で、形成する半導体層の長さ方向の側断面図を使用して説明する。第１の実施例に示された図１〜図１３の工程をおこなった後、図２２の工程をおこなう。
図２２（半導体層の長さ方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１２を成長する。次いで化学気相成長により、１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１３を成長する。
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１２を成長する。次いで化学気相成長により、１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１３を成長する。
図２３（半導体層の長さ方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）１２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）１２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図２４（半導体層の長さ方向）
次いで化学気相成長により、第５の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を５ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、開孔部のシリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）１２の側壁に第５の単結晶半導体層成長補助膜（ＴｉＮ）１４を残す。
次いで化学気相成長により、第５の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を５ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、開孔部のシリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）１２の側壁に第５の単結晶半導体層成長補助膜（ＴｉＮ）１４を残す。
図２５（半導体層の長さ方向）
次いで露出したｐ型のエピタキシャルＳｉ層８上にｐ型の縦（垂直）方向エピタキシャルＳｉ層１５を成長する。（ここで成長するエピタキシャルＳｉ層１５は成長時において、側面を第５の単結晶半導体層成長補助膜（ＴｉＮ）１４で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層１５を平坦化する。
次いで露出したｐ型のエピタキシャルＳｉ層８上にｐ型の縦（垂直）方向エピタキシャルＳｉ層１５を成長する。（ここで成長するエピタキシャルＳｉ層１５は成長時において、側面を第５の単結晶半導体層成長補助膜（ＴｉＮ）１４で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層１５を平坦化する。
図２６（半導体層の長さ方向）
次いでシリコン酸化膜（ＳｉＯ２）１３及び第５の単結晶半導体層成長補助膜（ＴｉＮ）１４を順次異方性ドライエッチングする。こうしてＳＡＦＥＧ法により、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなる凸状構造のＳＯＩ基板（横型エピタキシャルＳｉ層及び縦型エピタキシャルＳｉ層からなるＳＯＩ基板）を完成する。
次いでシリコン酸化膜（ＳｉＯ２）１３及び第５の単結晶半導体層成長補助膜（ＴｉＮ）１４を順次異方性ドライエッチングする。こうしてＳＡＦＥＧ法により、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなる凸状構造のＳＯＩ基板（横型エピタキシャルＳｉ層及び縦型エピタキシャルＳｉ層からなるＳＯＩ基板）を完成する。
図２７はｐ型のシリコン（Ｓｉ）基板を使用し、本発明の半導体装置の製造方法（ＳＡＦＥＧ）により形成した単結晶半導体層（Ｓｉ）からなるＳＯＩ基板に形成した横型のＭＩＳ電界効果トランジスタの模式側断面図（チャネル長方向）で、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は３０ｎｍ程度の単結晶半導体層成長補助膜（ＴｉＮ）、８は膜厚５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層、１６は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は素子分離領域の埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、１８は膜厚５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層、１９は３０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、２０は１０２０ｃｍ−３程度のｎ＋型ソース領域、２１は５×１０１７ｃｍ−３程度のｎ型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２４は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、２５は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、２６は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、２７は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３０は導電プラグ（Ｗ）、３１は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、３２は１０ｎｍ程度のバリアメタル（ＴａＮ）、３３は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３４は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）１６が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１６上には、選択的にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上の一部には単結晶半導体層成長補助膜（ＴｉＮ）３あるいは埋め込みシリコン酸化膜（ＳｉＯ２）１９を介してｐ型のＳｉ層８が設けられ、シリコン酸化膜（ＳｉＯ２）２が設けられていない箇所には、ゲート酸化膜（ＳｉＯ２）２４を介してゲート電極（ＷＳｉ）２５に包囲された構造を有するｐ型のＳｉ層１８が設けられ、Ｓｉ層８及びＳｉ層１８からなる半導体層（ＳＯＩ基板）がシリコン窒化膜（Ｓｉ３Ｎ４）１７により島状に絶縁分離されて設けられている。包囲型ゲート電極２５の上面部の側壁にはサイドウォール２６が設けられ、Ｓｉ層８には、概略ｎ型ソースドレイン領域（２１、２２）及びｎ＋型ソースドレイン領域（２０、２３）が設けられ、Ｓｉ層１８には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（２１、２２）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（２０、２３）及び包囲型ゲート電極２５には、それぞれバリアメタル（ＴｉＮ）２９を有する導電プラグ（Ｗ）３０を介してバリアメタル（ＴａＮ）３２を有するＣｕ配線３３が接続されているＬＤＤ構造からなるＮチャネルの横型のＭＩＳ電界効果トランジスタが形成されている。（単結晶半導体層成長補助膜（ＴｉＮ）３は下地のシリコン酸化膜（ＳｉＯ２）２の影響を防止し、エピタキシャル成長Ｓｉ層が完全な単結晶半導体層に形成されるように設けられたものであり、半導体層成長後に形成される埋め込みシリコン酸化膜（ＳｉＯ２）１９は単結晶半導体層成長補助膜（ＴｉＮ）３と包囲型ゲート電極（ＷＳｉ）２５とのショートを防止するためのものである。）
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して単結晶半導体層を設け、半導体層の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極に自己整合して残りの半導体層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等による低電力化及び高性能化が可能である。
また単結晶半導体層成長補助膜（ＴｉＮ、Ｗ）を設けたエピタキシャル成長半導体層の形成により、底面及び側面の絶縁膜の影響のない完全な単結晶半導体層を形成できるため、安定した電気特性（特に電流リークを防止した）を持つ横型のＭＩＳ電界効果トランジスタを形成することが可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な単結晶半導体層成長補助膜（出来上がり後も残されるＴｉＮ）とバックチャネルリークを防止するために必要な包囲型ゲート電極（ＷＳｉ）とのショートを防止することが可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また単結晶半導体層成長補助膜（ＴｉＮ、Ｗ）を設けたエピタキシャル成長半導体層の形成により、底面及び側面の絶縁膜の影響のない完全な単結晶半導体層を形成できるため、安定した電気特性（特に電流リークを防止した）を持つ横型のＭＩＳ電界効果トランジスタを形成することが可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な単結晶半導体層成長補助膜（出来上がり後も残されるＴｉＮ）とバックチャネルリークを防止するために必要な包囲型ゲート電極（ＷＳｉ）とのショートを防止することが可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
図２８は本発明の半導体装置の製造方法（ＳＡＦＥＧ）により形成した単結晶半導体層（Ｓｉ）からなるＳＯＩ基板に形成した縦型のＭＩＳ電界効果トランジスタの模式側断面図（チャネル長方向）で、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は３０ｎｍ程度の単結晶半導体層成長補助膜（ＴｉＮ）、８は膜厚５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層、１０は素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）、１２は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１５は高さ２００ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層、２０〜２５、２７〜３４は図２７と同じ物を、３５はシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的に単結晶半導体層成長補助膜（ＴｉＮ）３が設けられ、単結晶半導体層成長補助膜（ＴｉＮ）３上には、ｐ型の横（水平）方向エピタキシャルＳｉ層８が設けられ、Ｓｉ層８上には、選択的にｐ型の縦（垂直）方向エピタキシャルＳｉ層１５が設けられ、Ｓｉ層８及びＳｉ層１５からなる半導体層（ＳＯＩ基板）がシリコン酸化膜（ＳｉＯ２）１０により島状に絶縁分離されて設けられている。Ｓｉ層１５の周囲にはゲート酸化膜（ＳｉＯ２）２４を介してゲート電極（ＷＳｉ）２５に包囲されており、Ｓｉ層１５にはｎ型及びｎ＋型ソースドレイン領域（２０〜２３）が設けられ（Ｓｉ層８にもｎ＋型ソース領域２０が設けられている）、ｎ＋型ソースドレイン領域（２０、２３）及び包囲型ゲート電極２５には、それぞれバリアメタル（ＴｉＮ）２９を有する導電プラグ（Ｗ）３０を介してバリアメタル（ＴａＮ）３２を有するＣｕ配線３３が接続されているＬＤＤ構造からなるＮチャネルの縦型のＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をＳＯＩ基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等による低電力化及び高性能化が可能である。
また単結晶半導体層成長補助膜（ＴｉＮ、Ｗ）を設けたエピタキシャル成長半導体層の形成により、底面及び側面の絶縁膜の影響のない完全な単結晶半導体層を形成できるため、安定した電気特性（特に電流リークを防止した）を持つ縦型のＭＩＳ電界効果トランジスタを形成することが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（周囲の４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極)を微細に形成することもできる。
また単結晶半導体層成長補助膜（ＴｉＮ、Ｗ）を設けたエピタキシャル成長半導体層の形成により、底面及び側面の絶縁膜の影響のない完全な単結晶半導体層を形成できるため、安定した電気特性（特に電流リークを防止した）を持つ縦型のＭＩＳ電界効果トランジスタを形成することが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（周囲の４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極)を微細に形成することもできる。
上記実施例においては、単結晶半導体層成長補助膜としてＴｉＮ膜及びＷ膜を使用しているが、これらに限定されず、金属化合物（ＴａＮ等のバリアメタル）、単体金属（Ｔｉ、Ｍｏ、Ｃｏ等）、酸化物半導体（ＴｉＯ２、ＺｎＯ等）、化合物半導体（ＧａＡs、ＡｌＧａＡs等）・・・等であってもよい。
また上記実施例においては、成長半導体層としてＳｉ層の場合を説明しているが、これに限定されず、Ｓｉ基板にＳｉ系以外の半導体層あるいは化合物半導体層を形成してもよく、またＳｉ基板に限らず、化合物半導体基板を使用した場合にも本願発明の単結晶半導体層の形成法は有効である。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、他の絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例ではＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、ＣＭＯＳを形成してもよい。
また上記実施例においては、成長半導体層としてＳｉ層の場合を説明しているが、これに限定されず、Ｓｉ基板にＳｉ系以外の半導体層あるいは化合物半導体層を形成してもよく、またＳｉ基板に限らず、化合物半導体基板を使用した場合にも本願発明の単結晶半導体層の形成法は有効である。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、他の絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例ではＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、ＣＭＯＳを形成してもよい。
本願発明は、特に極めて高速で、高信頼、高性能且つ高集積なＭＩＳ電界効果トランジスタを形成する場合のＳＯＩ構造の単結晶半導体層の形成を目指したものではあるが、ＭＩＳ電界効果トランジスタに限らず、ＳＯＩ構造の半導体デバイスを形成する単結晶半導体層のＳＯＩ基板の形成法として利用することは可能である。
また半導体集積回路ばかりでなく、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、太陽電池等の単結晶半導体層の形成に利用できる可能性がある。
また半導体集積回路ばかりでなく、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、太陽電池等の単結晶半導体層の形成に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン酸化膜（ＳｉＯ２）
３ 単結晶半導体層成長補助膜（ＴｉＮ）
４ 単結晶半導体層成長補助膜（Ｗ）
５ 単結晶半導体層成長補助膜（ＴｉＮ）
６ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
７ 単結晶半導体層成長補助膜（ＴｉＮ）
８ ｐ型の横（水平）方向エピタキシャルＳｉ層
９ シリコン酸化膜（ＳｉＯ２）
１０ 素子分離領域のシリコン酸化膜（ＳｉＯ２）
１１ ｐ型の縦（垂直）及び横（水平）方向エピタキシャルＳｉ層
１２ シリコン窒化膜（Ｓｉ３Ｎ４）
１３ シリコン酸化膜（ＳｉＯ２）
１４ 単結晶半導体層成長補助膜（ＴｉＮ）
１５ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ シリコン窒化膜（Ｓｉ３Ｎ４）
１８ ｐ型の横（水平）方向エピタキシャルＳｉ層
１９ 埋め込みシリコン酸化膜（ＳｉＯ２）
２０ ｎ＋型ソース領域
２１ ｎ型ソース領域
２２ ｎ型ドレイン領域
２３ ｎ＋型ドレイン領域
２４ ゲート酸化膜（ＳｉＯ２）
２５ 包囲型ゲート電極（ＷＳｉ）
２６ サイドウォール（ＳｉＯ２）
２７ 燐珪酸ガラス（ＰＳＧ）膜
２８ シリコン窒化膜（Ｓｉ３Ｎ４）
２９ バリアメタル（ＴｉＮ）
３０ 導電プラグ（Ｗ）
３１ 層間絶縁膜（ＳｉＯＣ）
３２ バリアメタル（ＴａＮ）
３３ Ｃｕ配線（Ｃｕシード層含む）
３４ バリア絶縁膜（Ｓｉ３Ｎ４）
３５ シリコン酸化膜（ＳｉＯ２）
２ シリコン酸化膜（ＳｉＯ２）
３ 単結晶半導体層成長補助膜（ＴｉＮ）
４ 単結晶半導体層成長補助膜（Ｗ）
５ 単結晶半導体層成長補助膜（ＴｉＮ）
６ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
７ 単結晶半導体層成長補助膜（ＴｉＮ）
８ ｐ型の横（水平）方向エピタキシャルＳｉ層
９ シリコン酸化膜（ＳｉＯ２）
１０ 素子分離領域のシリコン酸化膜（ＳｉＯ２）
１１ ｐ型の縦（垂直）及び横（水平）方向エピタキシャルＳｉ層
１２ シリコン窒化膜（Ｓｉ３Ｎ４）
１３ シリコン酸化膜（ＳｉＯ２）
１４ 単結晶半導体層成長補助膜（ＴｉＮ）
１５ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ シリコン窒化膜（Ｓｉ３Ｎ４）
１８ ｐ型の横（水平）方向エピタキシャルＳｉ層
１９ 埋め込みシリコン酸化膜（ＳｉＯ２）
２０ ｎ＋型ソース領域
２１ ｎ型ソース領域
２２ ｎ型ドレイン領域
２３ ｎ＋型ドレイン領域
２４ ゲート酸化膜（ＳｉＯ２）
２５ 包囲型ゲート電極（ＷＳｉ）
２６ サイドウォール（ＳｉＯ２）
２７ 燐珪酸ガラス（ＰＳＧ）膜
２８ シリコン窒化膜（Ｓｉ３Ｎ４）
２９ バリアメタル（ＴｉＮ）
３０ 導電プラグ（Ｗ）
３１ 層間絶縁膜（ＳｉＯＣ）
３２ バリアメタル（ＴａＮ）
３３ Ｃｕ配線（Ｃｕシード層含む）
３４ バリア絶縁膜（Ｓｉ３Ｎ４）
３５ シリコン酸化膜（ＳｉＯ２）
Claims (2)
- 単体元素からなる半導体基板上に絶縁膜を形成し、前記絶縁膜を選択的に開孔して、露出した前記半導体基板の一部上に前記半導体基板と同じものからなる縦（垂直）方向エピタキシャル半導体層を形成し、前記縦（垂直）方向エピタキシャル半導体層の一部側面から前記半導体基板と同じものからなる横（水平）方向エピタキシャル半導体層を前記絶縁膜の一部上に形成する半導体装置の製造方法であって、前記縦（垂直）方向エピタキシャル半導体層及び前記横（水平）方向エピタキシャル半導体層が、エピタキシャル成長される際、前記絶縁膜に接しないように、前記絶縁膜の側面あるいは上面に形成された、前記縦（垂直）方向エピタキシャル半導体層及び前記横（水平）方向エピタキシャル半導体層とは異なる単結晶構造の導電膜からなる単結晶半導体層成長補助膜を介してエピタキシャル成長されることを特徴とする半導体装置の製造方法。
- 前記単結晶半導体層成長補助膜は、前記縦（垂直）方向エピタキシャル半導体層及び前記横（水平）方向エピタキシャル半導体層とは、格子定数が異なり、エッチング速度差が大きく、無反応な単結晶の金属膜あるいは金属化合物膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012133002A JP6022816B2 (ja) | 2012-06-12 | 2012-06-12 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2012133002A JP6022816B2 (ja) | 2012-06-12 | 2012-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2013258257A JP2013258257A (ja) | 2013-12-26 |
| JP6022816B2 true JP6022816B2 (ja) | 2016-11-09 |
Family
ID=49954449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016119341A (ja) * | 2014-12-18 | 2016-06-30 | 猛英 白土 | 半導体装置及びその製造方法 |
| JP2016122678A (ja) * | 2014-12-24 | 2016-07-07 | 猛英 白土 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6060716A (ja) * | 1983-09-14 | 1985-04-08 | Nec Corp | 半導体基板の製造方法 |
| JPS6119118A (ja) * | 1984-07-05 | 1986-01-28 | Nec Corp | 半導体基板の製造方法 |
| JP2010129963A (ja) * | 2008-12-01 | 2010-06-10 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| JP5722571B2 (ja) * | 2010-08-10 | 2015-05-20 | 猛英 白土 | 半導体装置及びその製造方法 |
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