JP6083783B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6083783B2 JP6083783B2 JP2012133001A JP2012133001A JP6083783B2 JP 6083783 B2 JP6083783 B2 JP 6083783B2 JP 2012133001 A JP2012133001 A JP 2012133001A JP 2012133001 A JP2012133001 A JP 2012133001A JP 6083783 B2 JP6083783 B2 JP 6083783B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- semiconductor layer
- semiconductor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、完全な単結晶半導体層からなるＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高信頼、高性能、低電力且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図２５は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、p型のシリコン基板６１内部に酸素イオンを注入し、高温の熱処理によりp型のシリコン基板６１内部に埋め込み酸化膜６２を形成した後、素子分離領域形成用トレンチ及び埋め込み酸化膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
またＳＯＩ構造をつくる別の手段として、市販されている、貼り合わせＳＯＩウエハーを利用し、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またチャネル長の微細化はできるが、ＳＯＩ基板の上面のみにしかチャネル領域を形成できなかったため、チャネル幅の微細化ができず、ショートチャネル化している割に高集積化が達成できなかった。
同図においては、p型のシリコン基板６１内部に酸素イオンを注入し、高温の熱処理によりp型のシリコン基板６１内部に埋め込み酸化膜６２を形成した後、素子分離領域形成用トレンチ及び埋め込み酸化膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
またＳＯＩ構造をつくる別の手段として、市販されている、貼り合わせＳＯＩウエハーを利用し、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またチャネル長の微細化はできるが、ＳＯＩ基板の上面のみにしかチャネル領域を形成できなかったため、チャネル幅の微細化ができず、ショートチャネル化している割に高集積化が達成できなかった。
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは従来例には示していないが、貼り合わせＳＯＩウエハーを使用しても
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させた完全な単結晶半導体層からなるＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ゲート電極で制御できるチャネル領域をＳＯＩ基板の上面のみにしか形成できなかったため、チャネル長の微細化に伴うチャネル幅の微細化ができなかったこと。
また従来例には示されていないが、特許文献１に関して
（５）ＳＯＩ基板である半導体層をエピタキシャル成長により形成する場合、エピタキシャル半導体層の成長時において、主に下地の絶縁膜が接触する構造を使用しているため、接触する下地絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかったので、リーク特性に問題があったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させた完全な単結晶半導体層からなるＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ゲート電極で制御できるチャネル領域をＳＯＩ基板の上面のみにしか形成できなかったため、チャネル長の微細化に伴うチャネル幅の微細化ができなかったこと。
また従来例には示されていないが、特許文献１に関して
（５）ＳＯＩ基板である半導体層をエピタキシャル成長により形成する場合、エピタキシャル半導体層の成長時において、主に下地の絶縁膜が接触する構造を使用しているため、接触する下地絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかったので、リーク特性に問題があったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた下地絶縁膜バリア層及び第３の絶縁膜と、前記下地絶縁膜バリア層及び前記第３の絶縁膜上に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられた第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介し、前記第１の絶縁膜上に設けられた包囲構造のゲート電極と、前記第１の半導体層に概略設けられたソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲構造のゲート電極に接続された配線体と、を備えてなる本発明の半導体装置によって解決される。
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さな半導体層（歪みＳｉ層）を、左右から格子定数の大きな半導体層（ＳｉＧｅ層）により挟んだ構造の単結晶半導体層を形成できるため、左右の半導体層（ＳｉＧｅ層）から半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
また下地絶縁膜バリア層下に下層配線（Ｗ）を形成でき、慣例的な配線体を省略できるため、ＭＩＳ電界効果トランジスタのサイズを縮小できること及び配線体の自由度が増すため、より微細化が可能となる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、下地絶縁膜バリア層及び包囲型ゲート電極を備えた、絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｂａｒｒｉｅｒ Ｌａｙｅｒ ａｎｄ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＢＡＬＳＵＧ（エムバルサッグ）と略称する。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さな半導体層（歪みＳｉ層）を、左右から格子定数の大きな半導体層（ＳｉＧｅ層）により挟んだ構造の単結晶半導体層を形成できるため、左右の半導体層（ＳｉＧｅ層）から半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
また下地絶縁膜バリア層下に下層配線（Ｗ）を形成でき、慣例的な配線体を省略できるため、ＭＩＳ電界効果トランジスタのサイズを縮小できること及び配線体の自由度が増すため、より微細化が可能となる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、下地絶縁膜バリア層及び包囲型ゲート電極を備えた、絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｂａｒｒｉｅｒ Ｌａｙｅｒ ａｎｄ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＢＡＬＳＵＧ（エムバルサッグ）と略称する。
本願発明は、
（１）Ｓｉ基板上に第１の絶縁膜、第２の絶縁膜、下地絶縁膜バリア層及び半導体層膜厚規定用絶縁膜を積層する。
（２）選択的に半導体層膜厚規定用絶縁膜、下地絶縁膜バリア層、第２の絶縁膜及び第１の絶縁膜を順次エッチングし、Ｓｉ基板の一部を露出する。
（３）露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、このＳｉ層上に選択化学気相成長導電膜を形成する。
（４）選択的に半導体層膜厚規定用絶縁膜を除去し、縦（垂直）方向エピタキシャルＳｉ層の側面の一部から下地絶縁膜バリア層上に横（水平）方向エピタキシャルＳｉ層を成長させる。（下地の絶縁膜の影響がない完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（５）横（水平）方向エピタキシャルＳｉ層上にシリコン酸化膜を形成し、シリコン酸化膜をマスク層として、選択化学気相成長導電膜、縦（垂直）方向エピタキシャルＳｉ層、半導体層膜厚規定用絶縁膜及び下地絶縁膜バリア層を順次エッチングし、２段の開孔部を形成する。
（６）形成された開孔部に絶縁膜を平坦に埋め込み、素子分離領域を形成する。
（７）全面にマスク層となる上層絶縁膜を形成して後、チャネル部に相当する箇所の上層絶縁膜、Ｓｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（８）開孔部を通じ、下地絶縁膜バリア層を若干等方性エッチングし、Ｓｉ層下に間隙部を形成する。
（９）間隙部に第３の絶縁膜を埋め込む。（以後形成する包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。）
（１０）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１１）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１２）包囲型ゲート電極に自己整合してＳｉ層にＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（１３）層間絶縁膜を形成後、ビア及び配線を形成し、配線が適宜接続されたＭＩＳ電界効果トランジスタを完成する。
等の技術を使用して、
半導体基板上に第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に下地絶縁膜バリア層及び第３の絶縁膜が選択的に設けられ、下地絶縁膜バリア層及び第３の絶縁膜上に一対の第１の半導体層が設けられ、一対の第１の半導体層間に第２の半導体層が挟まれた構造からなる半導体層（ＳＯＩ基板）が島状に絶縁分離されて設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して、第１の絶縁膜上に包囲型ゲート電極が設けられ、第１の半導体層には概略高濃度及び低濃度ソースドレイン領域が設けられ、第２の半導体層には概略チャネル領域が設けられ、高濃度のソースドレイン領域及び包囲型ゲート電極には配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
（１）Ｓｉ基板上に第１の絶縁膜、第２の絶縁膜、下地絶縁膜バリア層及び半導体層膜厚規定用絶縁膜を積層する。
（２）選択的に半導体層膜厚規定用絶縁膜、下地絶縁膜バリア層、第２の絶縁膜及び第１の絶縁膜を順次エッチングし、Ｓｉ基板の一部を露出する。
（３）露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、このＳｉ層上に選択化学気相成長導電膜を形成する。
（４）選択的に半導体層膜厚規定用絶縁膜を除去し、縦（垂直）方向エピタキシャルＳｉ層の側面の一部から下地絶縁膜バリア層上に横（水平）方向エピタキシャルＳｉ層を成長させる。（下地の絶縁膜の影響がない完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（５）横（水平）方向エピタキシャルＳｉ層上にシリコン酸化膜を形成し、シリコン酸化膜をマスク層として、選択化学気相成長導電膜、縦（垂直）方向エピタキシャルＳｉ層、半導体層膜厚規定用絶縁膜及び下地絶縁膜バリア層を順次エッチングし、２段の開孔部を形成する。
（６）形成された開孔部に絶縁膜を平坦に埋め込み、素子分離領域を形成する。
（７）全面にマスク層となる上層絶縁膜を形成して後、チャネル部に相当する箇所の上層絶縁膜、Ｓｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（８）開孔部を通じ、下地絶縁膜バリア層を若干等方性エッチングし、Ｓｉ層下に間隙部を形成する。
（９）間隙部に第３の絶縁膜を埋め込む。（以後形成する包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。）
（１０）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１１）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１２）包囲型ゲート電極に自己整合してＳｉ層にＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（１３）層間絶縁膜を形成後、ビア及び配線を形成し、配線が適宜接続されたＭＩＳ電界効果トランジスタを完成する。
等の技術を使用して、
半導体基板上に第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に下地絶縁膜バリア層及び第３の絶縁膜が選択的に設けられ、下地絶縁膜バリア層及び第３の絶縁膜上に一対の第１の半導体層が設けられ、一対の第１の半導体層間に第２の半導体層が挟まれた構造からなる半導体層（ＳＯＩ基板）が島状に絶縁分離されて設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して、第１の絶縁膜上に包囲型ゲート電極が設けられ、第１の半導体層には概略高濃度及び低濃度ソースドレイン領域が設けられ、第２の半導体層には概略チャネル領域が設けられ、高濃度のソースドレイン領域及び包囲型ゲート電極には配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２１は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル幅方向で、包囲型ゲート電極近傍のソースドレイン領域部の模式側断面図、図４はチャネル幅方向で、導電プラグ接続部のソースドレイン領域部の模式側断面図、図５〜図２１は製造方法の工程断面図である。
図１〜図４はシリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、６は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、７は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜を示している。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２１は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル幅方向で、包囲型ゲート電極近傍のソースドレイン領域部の模式側断面図、図４はチャネル幅方向で、導電プラグ接続部のソースドレイン領域部の模式側断面図、図５〜図２１は製造方法の工程断面図である。
図１〜図４はシリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、６は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、７は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）、８は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜を示している。
図１はチャネル長方向の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上の一部には下地絶縁膜バリア層（ＴｉＮ）５あるいは埋め込みシリコン酸化膜（ＳｉＯ２）６を介してｐ型のＳｉ層７が設けられ、シリコン酸化膜（ＳｉＯ２）３が設けられていない箇所には、ゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４に包囲された構造を有するｐ型のＳｉ層８が設けられ、Ｓｉ層７及びＳｉ層８からなる半導体層（ＳＯＩ基板）がシリコン窒化膜（Ｓｉ３Ｎ４）４により島状に絶縁分離されて設けられている。包囲型ゲート電極１４の上面部の側壁にはサイドウォール１５が設けられ、Ｓｉ層７には、概略ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）が設けられ、Ｓｉ層８には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１０、１１）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（９、１２）及び包囲型ゲート電極１４には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。本願の下地絶縁膜バリア層は、金属化合物あるいは単体金属からなるもので、エピタキシャル半導体層成長時において、エピタキシャル半導体層には何ら影響を及ぼさず、下地絶縁膜の影響を防御するためのもので、完全な単結晶半導体層を成長させる役割をなすものである。またエピタキシャル半導体層成長後（製造方法は別途詳述）に下地絶縁膜バリア層（ＴｉＮ）５の側面に埋め込まれるシリコン酸化膜（ＳｉＯ２）６は下地絶縁膜バリア層（ＴｉＮ）５と包囲型ゲート電極（ＷＳｉ）１４とを絶縁分離させるものである。
図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、ゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４に包囲された構造を有するＳｉ層８が設けられている。包囲型ゲート電極１４の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。
図３はチャネル幅方向で、包囲型ゲート電極近傍のソースドレイン領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上の一部には埋め込みシリコン酸化膜（ＳｉＯ２）６を介してｎ＋型ドレイン領域１２が形成されたｐ型のＳｉ層７が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）４により絶縁分離されている。
図４はチャネル幅方向で、導電プラグ接続部のソースドレイン領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上の一部には下地絶縁膜バリア層（ＴｉＮ）５を介してｎ＋型ドレイン領域１２が形成されたｐ型のＳｉ層７が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）４により絶縁分離されている。ｎ＋型ドレイン領域１２の一部にはバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層（ＴｉＮ）を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な包囲型ゲート電極（ＷＳｉ）とを絶縁分離することが可能である。
また下地絶縁膜バリア層（ＴｉＮ）上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＳｉＯ２）を介して設けられたゲート電極（ＷＳｉ）により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層（ＴｉＮ）とバックチャネルリークを防止するために必要な包囲型ゲート電極（ＷＳｉ）とを絶縁分離することが可能である。
また下地絶縁膜バリア層（ＴｉＮ）上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＳｉＯ２）を介して設けられたゲート電極（ＷＳｉ）により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域を形成する箇所の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２１を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図５（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）５を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を６０ｎｍ程度成長する。
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）５を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を６０ｎｍ程度成長する。
図６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、下地絶縁膜バリア層（ＴｉＮ）５、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、下地絶縁膜バリア層（ＴｉＮ）５、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図７（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２５を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜２６を成長する。
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２５を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜２６を成長する。
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２５の一部側面及び下地絶縁膜バリア層（ＴｉＮ）５の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２５の一部側面及び下地絶縁膜バリア層（ＴｉＮ）５の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
図９（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２５の側面から下地絶縁膜バリア層（ＴｉＮ）５上にｐ型の横（水平）方向エピタキシャルＳｉ層７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の開孔部を埋め込む。ここで成長したＳｉ層７は下地絶縁膜バリア層（ＴｉＮ）５により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）５がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層７の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２５の側面から下地絶縁膜バリア層（ＴｉＮ）５上にｐ型の横（水平）方向エピタキシャルＳｉ層７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）２４の開孔部を埋め込む。ここで成長したＳｉ層７は下地絶縁膜バリア層（ＴｉＮ）５により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）５がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層７の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。
図１０（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）２７をマスク層として、タングステン膜２６、Ｓｉ層２５、シリコン窒化膜（Ｓｉ３Ｎ４）２４及び下地絶縁膜バリア層（ＴｉＮ）５を順次異方性ドライエッチングし、２段の開孔部を形成する。
次いでシリコン酸化膜（ＳｉＯ２）２７をマスク層として、タングステン膜２６、Ｓｉ層２５、シリコン窒化膜（Ｓｉ３Ｎ４）２４及び下地絶縁膜バリア層（ＴｉＮ）５を順次異方性ドライエッチングし、２段の開孔部を形成する。
図１１（チャネル長方向）
次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）及びシリコン酸化膜（ＳｉＯ２）２７を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４を開孔部に平坦に埋め込み素子分離領域を形成する。
次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）及びシリコン酸化膜（ＳｉＯ２）２７を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４を開孔部に平坦に埋め込み素子分離領域を形成する。
図１２（チャネル長方向）及び図１３（チャネル幅方向で、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２８を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２９、シリコン酸化膜（ＳｉＯ２）２８、Ｓｉ層７、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層７の幅方向の両側に存在）、下地絶縁膜バリア層（ＴｉＮ）５及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１３における破線は、紙面の奥のＳｉ層７を示している。）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２８を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２９、シリコン酸化膜（ＳｉＯ２）２８、Ｓｉ層７、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層７の幅方向の両側に存在）、下地絶縁膜バリア層（ＴｉＮ）５及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１３における破線は、紙面の奥のＳｉ層７を示している。）
図１４（チャネル長方向）
次いで下地絶縁膜バリア層（ＴｉＮ）５を３０ｎｍ程度等方性ドライエッチングし、Ｓｉ層７の一部下に間隙部を形成する。
次いで下地絶縁膜バリア層（ＴｉＮ）５を３０ｎｍ程度等方性ドライエッチングし、Ｓｉ層７の一部下に間隙部を形成する。
図１５（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する包囲型ゲート電極（ＷＳｉ）１４と下地絶縁膜バリア層（ＴｉＮ）５とを絶縁分離するためのものである。）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜（ＳｉＯ２）を除去し、間隙部にシリコン酸化膜（ＳｉＯ２）６を埋め込む。（このシリコン酸化膜（ＳｉＯ２）６は後に形成する包囲型ゲート電極（ＷＳｉ）１４と下地絶縁膜バリア層（ＴｉＮ）５とを絶縁分離するためのものである。）
図１６（チャネル長方向）及び図１７（チャネル幅方向で、チャネル領域部）
次いで露出したＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長し、下部に空孔を有するＳｉ層８を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。）
次いで露出したＳｉ層７の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層８を成長し、下部に空孔を有するＳｉ層８を形成する。（この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。）
図１８（チャネル長方向）及び図１９（チャネル幅方向で、チャネル領域部）
次いで露出しているＳｉ層８の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いでＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２９上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１４が形成される。
次いで露出しているＳｉ層８の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いでＳｉ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２９上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１４が形成される。
図２０（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２９をエッチング除去する。次いで露出したシリコン酸化膜（ＳｉＯ２）２８をイオン注入用のシリコン酸化膜（ＳｉＯ２）として、包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ２）２８をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１５及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）を形成する。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２９をエッチング除去する。次いで露出したシリコン酸化膜（ＳｉＯ２）２８をイオン注入用のシリコン酸化膜（ＳｉＯ２）として、包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ２）２８をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１５及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）を形成する。
図２１（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）、図３（チャネル幅方向、包囲型ゲート電極近傍のソースドレイン領域部）及び図４（チャネル幅方向、導電プラグ接続部のソースドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明のＭＢＡＬＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２１を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明のＭＢＡＬＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図２２は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、９〜２３は図１と同じ物を、３０はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）、３１はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）を示している。
同図においては、Ｓｉ層からなる半導体層の替りに一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
同図においては、Ｓｉ層からなる半導体層の替りに一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
図２３は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３２は包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）、３３はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、包囲型ゲート電極の上面部が包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）、それ以外の側面部及び下面部が包囲型ゲート電極（ＷＳｉ）に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の低抵抗化が可能で、より高速化が達成できる。
同図においては、包囲型ゲート電極の上面部が包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）、それ以外の側面部及び下面部が包囲型ゲート電極（ＷＳｉ）に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の低抵抗化が可能で、より高速化が達成できる。
図２４は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＭＢＡＬＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３４は下層配線（Ｗ）を示している。
同図においては、下地絶縁膜バリア層（ＴｉＮ）５下に下層配線（Ｗ）３４が設けられていること及び配線体が除去されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、下地絶縁膜バリア層（ＴｉＮ）下に下層配線（Ｗ）を形成でき、慣例的な配線体を省略できるため、ＭＩＳ電界効果トランジスタのサイズを縮小できること及び配線体の自由度が増すため、より微細化が可能となる。
同図においては、下地絶縁膜バリア層（ＴｉＮ）５下に下層配線（Ｗ）３４が設けられていること及び配線体が除去されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、下地絶縁膜バリア層（ＴｉＮ）下に下層配線（Ｗ）を形成でき、慣例的な配線体を省略できるため、ＭＩＳ電界効果トランジスタのサイズを縮小できること及び配線体の自由度が増すため、より微細化が可能となる。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、電流駆動型トランジスタ等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、電流駆動型トランジスタ等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ 下地絶縁膜バリア層（ＴｉＮ）
６ 埋め込みシリコン酸化膜（ＳｉＯ２）
７ ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）
８ ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）
９ ｎ＋型ソース領域
１０ ｎ型ソース領域
１１ ｎ型ドレイン領域
１２ ｎ＋型ドレイン領域
１３ ゲート酸化膜（ＳｉＯ２）
１４ 包囲型ゲート電極（ＷＳｉ）
１５ サイドウォール（ＳｉＯ２）
１６ 燐珪酸ガラス（ＰＳＧ）膜
１７ シリコン窒化膜（Ｓｉ３Ｎ４）
１８ バリアメタル（ＴｉＮ）
１９ 導電プラグ（Ｗ）
２０ 層間絶縁膜（ＳｉＯＣ）
２１ バリアメタル（ＴａＮ）
２２ Ｃｕ配線（Ｃｕシード層含む）
２３ バリア絶縁膜（Ｓｉ３Ｎ４）
２４ シリコン窒化膜（Ｓｉ３Ｎ４）
２５ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２６ 選択化学気相成長導電膜（Ｗ）
２７ シリコン酸化膜（ＳｉＯ２）
２８ シリコン酸化膜（ＳｉＯ２）
２９ シリコン窒化膜（Ｓｉ３Ｎ４）
３０ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）
３１ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
３２ 包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）
３３ サリサイド層（ＣｏＳｉ２）
３４ 下層配線（Ｗ）
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ 下地絶縁膜バリア層（ＴｉＮ）
６ 埋め込みシリコン酸化膜（ＳｉＯ２）
７ ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成部）
８ ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）
９ ｎ＋型ソース領域
１０ ｎ型ソース領域
１１ ｎ型ドレイン領域
１２ ｎ＋型ドレイン領域
１３ ゲート酸化膜（ＳｉＯ２）
１４ 包囲型ゲート電極（ＷＳｉ）
１５ サイドウォール（ＳｉＯ２）
１６ 燐珪酸ガラス（ＰＳＧ）膜
１７ シリコン窒化膜（Ｓｉ３Ｎ４）
１８ バリアメタル（ＴｉＮ）
１９ 導電プラグ（Ｗ）
２０ 層間絶縁膜（ＳｉＯＣ）
２１ バリアメタル（ＴａＮ）
２２ Ｃｕ配線（Ｃｕシード層含む）
２３ バリア絶縁膜（Ｓｉ３Ｎ４）
２４ シリコン窒化膜（Ｓｉ３Ｎ４）
２５ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２６ 選択化学気相成長導電膜（Ｗ）
２７ シリコン酸化膜（ＳｉＯ２）
２８ シリコン酸化膜（ＳｉＯ２）
２９ シリコン窒化膜（Ｓｉ３Ｎ４）
３０ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成部）
３１ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
３２ 包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）
３３ サリサイド層（ＣｏＳｉ２）
３４ 下層配線（Ｗ）
Claims (3)
- 半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた下地絶縁膜バリア層及び第３の絶縁膜と、前記下地絶縁膜バリア層及び前記第３の絶縁膜上に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられた第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介し、前記第１の絶縁膜上に設けられた包囲構造のゲート電極と、前記第１の半導体層に概略設けられたソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲構造のゲート電極に接続された配線体と、を備えてなることを特徴とする半導体装置。
- 前記第１の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に絶縁膜を形成し、前記絶縁膜を選択的に開孔して、露出した前記半導体基板の一部上に縦（垂直）方向エピタキシャル半導体層を形成し、前記縦（垂直）方向エピタキシャル半導体層の一部側面から横（水平）方向エピタキシャル半導体層を形成する半導体装置の製造方法であって、前記絶縁膜上に積層された金属化合物あるいは単体金属からなる下地絶縁膜バリア層上に前記横（水平）方向エピタキシャル半導体層が形成されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012133001A JP6083783B2 (ja) | 2012-06-12 | 2012-06-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012133001A JP6083783B2 (ja) | 2012-06-12 | 2012-06-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013258256A JP2013258256A (ja) | 2013-12-26 |
| JP6083783B2 true JP6083783B2 (ja) | 2017-02-22 |
Family
ID=49954448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012133001A Expired - Fee Related JP6083783B2 (ja) | 2012-06-12 | 2012-06-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6083783B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3450376B2 (ja) * | 1993-06-12 | 2003-09-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2003298047A (ja) * | 2002-04-02 | 2003-10-17 | Takehide Shirato | 半導体装置及びその製造方法 |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
| JP5722571B2 (ja) * | 2010-08-10 | 2015-05-20 | 猛英 白土 | 半導体装置及びその製造方法 |
-
2012
- 2012-06-12 JP JP2012133001A patent/JP6083783B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013258256A (ja) | 2013-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5722571B2 (ja) | 半導体装置及びその製造方法 | |
| JP6022781B2 (ja) | 半導体装置及びその製造方法 | |
| JP6162583B2 (ja) | 半導体装置 | |
| JP5513157B2 (ja) | 半導体装置及びその製造方法 | |
| JP2012039003A (ja) | 半導体装置 | |
| JP5956310B2 (ja) | 半導体装置及びその製造方法 | |
| JP5529766B2 (ja) | 半導体装置及びその製造方法 | |
| JP6022816B2 (ja) | 半導体装置の製造方法 | |
| JP5592281B2 (ja) | 半導体装置及びその製造方法 | |
| JP6083783B2 (ja) | 半導体装置及びその製造方法 | |
| JP6271982B2 (ja) | 半導体装置及びその製造方法 | |
| JP5513416B2 (ja) | 半導体装置及びその製造方法 | |
| JP6125802B2 (ja) | 半導体装置 | |
| JP2011228596A (ja) | 半導体装置及びその製造方法 | |
| JP2018107230A (ja) | 半導体装置及びその製造方法 | |
| JP6050034B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017204622A (ja) | 半導体装置及びその製造方法 | |
| JP6204162B2 (ja) | 半導体装置及びその製造方法 | |
| JP6273406B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009260099A (ja) | 半導体装置及びその製造方法 | |
| JP2017117820A (ja) | 半導体装置及びその製造方法 | |
| JP5650576B2 (ja) | 半導体装置及びその製造方法 | |
| JP2016225353A (ja) | 半導体装置及びその製造方法 | |
| JP2016122678A (ja) | 半導体装置及びその製造方法 | |
| JP5689606B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160322 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160816 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170110 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6083783 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |