JP2016225353A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】Si基板1上にシリコン窒化膜2が設けられ、シリコン窒化膜2上にシリコン酸化膜3が選択的に設けられ、シリコン酸化膜3上にシリコン酸化膜8で包囲された一対の空孔7が設けられ、空孔7上に導電体4で包囲された一対のSi層5が設けられ、Si層5間にSi層6が挟まれた構造に設けられ、Si層6の周囲にはゲート酸化膜11を介して包囲型ゲート電極12がシリコン窒化膜2上に設けられ、包囲型ゲート電極12の上面部の側壁にサイドウォール17が設けられ、Si層5にソースドレイン領域(13〜16)が設けられ、Si層6にチャネル領域が設けられ、サイドウォール17下のSi層5を包囲する導電体4の一部が除去され、シリコン酸化膜10が埋め込まれているSOI構造のMISFET。
【選択図】図1
Description
同図においては、p型のシリコン基板61上にシリコン窒化膜62が設けられ、シリコン窒化膜62上には、選択的にシリコン酸化膜63が設けられ、シリコン酸化膜63上に設けられたp型のSiGe層65間に、シリコン酸化膜63が設けられていない部分上に設けられたp型の歪みSi層66が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。p型の歪みSi層66の周囲にはゲート酸化膜72を介して包囲型ゲート電極73が設けられ、包囲型ゲート電極73の上面部の側壁にはサイドウォール74が設けられ、p型のSiGe層65には、n型ソースドレイン領域(69、70)及びn+型ソースドレイン領域(68、71)が設けられ、p型の歪みSi層66には、チャネル領域が設けられており、n+型ソースドレイン領域(68、71)及び包囲型ゲート電極73には、それぞれバリアメタル77を有する導電プラグ78を介してバリアメタル80を有するCu配線81が接続されているLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みSi層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、SiGe層にソースドレイン領域を設け、歪みSi層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みSi層を包囲して形成できるため、SOI構造のMIS電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の単結晶半導体層を形成できるため、左右のSiGe層から歪みSi層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかしSOI基板の膜厚に関しては、
(1)ソースドレイン領域の抵抗を低減化するためには、できるだけ厚いSOI基板が必要であること。
(2)ソースドレイン領域と配線体とのコンタクト抵抗を低減するには、電極コンタクト窓のプロセス上の制御性を考慮して、できるだけ厚いSOI基板が必要であること。
(3)リーク特性に強い完全空乏型の単結晶半導体層を得るためには、できるだけ薄いSOI基板が必要であること。
(4)キャリアの散乱を抑制したチャネル領域を得るためには、できるだけ薄いSOI基板が必要であること。
等、様々な問題が存在し、素子を微細化しているだけではさらなる高速化が難しくなってきたことである。
(1)ソースドレイン領域の抵抗を薄膜のSOI基板に形成した不純物からなるソースドレイン領域により確定しているため、さらなる低減化ができなかったこと。
(2)薄膜のSOI基板に形成した不純物からなるソースドレイン領域に配線体との接続を取っていたため、コンタクト抵抗の低減が難しかったこと。
(3)キャリアの散乱を抑制したチャネル領域を得るための極薄のSOI基板の形成が難しかったこと。
(4)SOI基板に形成したソースドレイン領域と半導体基板間の浮遊容量が大きく、大規模化するほど高速化が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細なSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、低電力化及び高信頼性が困難になってきたことである。
また極薄の第2の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第1の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第2の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またMIS電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのSOI構造に比較し、大幅に低減することが可能(該当箇所では、空気とシリコン酸化膜(SiO2)との誘電率の相違で約1/4になる)であること、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
またSOI構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また微細な極薄の第2の半導体層に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン包囲型導電体及び放熱用兼容量低減用の空孔)を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第2の半導体層にのみチャネル領域を形成できるため、安定した特性を持つMIS電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪み極薄Si層(極薄の第2の半導体層)を、左右から格子定数の大きな極薄SiGe層(極薄の第1の半導体層)により挟んだ構造の半導体層(SOI基板)を形成できるため、左右の極薄SiGe層(極薄の第1の半導体層)から歪み極薄Si層(極薄の第2の半導体層)の格子間隔を広げることが可能で、キャリアの移動度をさらに増加させることができることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つSOI構造のMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を、導電体により包囲された3領域及び空孔を有する絶縁膜上のMIS電界効果トランジスタ(MISFET with Triple Regions Surrounded by Conductor and Cavity on insulator)と命名し、TRSCC(ティーアールエスシーシー)構造と略称する。
(1)完全単結晶からなる半導体基板を核にした縦(垂直)方向あるいは横(水平)方向エピタキシャル半導体層の選択成長によるSOI基板の形成。
(2)下層導電体(下地絶縁膜との接触防止膜)を使用したエピタキシャル成長による完全単結晶半導体層の成長。
(3)極薄半導体層を完全に包囲する包囲型導電体の形成。
(4)導電体で包囲された一対の極薄の第1の半導体層間の横方向成長による極薄の第2の半導体層の形成。
(5)第2の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
(6)包囲型ゲート電極あるいは包囲型ゲート電極の側壁に形成したサイドウォールに自己整合された第1の半導体層への低濃度あるいは高濃度ソースドレイン領域の形成。
(7)低濃度あるいは高濃度ソースドレイン領域のRTP法による活性化及び深さ制御。
(8)極薄の第1の半導体層直下への薄膜絶縁膜で包囲された空孔の自己整合形成。
等の技術を使用し、
半導体基板上に、第1の絶縁膜が設けられ、第1の絶縁膜上に第2の絶縁膜が選択的に設けられ、第2の絶縁膜上に薄膜の絶縁膜で包囲された一対の空孔が設けられ、薄膜の絶縁膜で包囲された一対の空孔上には導電体で包囲された一対の極薄の第1の半導体層が選択的に設けられ、一対の第1の半導体層間に、同膜厚の極薄の第2の半導体層が挟まれた構造に設けられ、第2の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が第1の絶縁膜上に設けられ、包囲型ゲート電極の上面部の側壁にサイドウォールが設けられ、第1の半導体層に高濃度及び低濃度のソースドレイン領域が設けられ、第2の半導体層にチャネル領域が設けられ、サイドウォール下の第1の半導体層を包囲する導電体の対向する一部が除去され、除去部に絶縁膜が埋め込まれて導電体と包囲型ゲート電極が絶縁分離され、高濃度のソースドレイン領域及び包囲型ゲート電極にはそれぞれ配線体が接続されているSOI構造のMIS電界効果トランジスタからなる半導体集積回路を形成したものである。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図31は本発明の半導体装置における第1の実施例で、図1はチャネル長方向の模式側断面図、図2はチャネル幅方向のチャネル部の模式側断面図、図3はチャネル幅方向のドレイン領域部の模式側断面図、図4〜図31は製造方法の工程断面図である。
また極薄の第2の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体に周囲を包囲された極薄の第1の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第2の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またMIS電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのSOI構造に比較し、大幅に低減することが可能(該当箇所では、空気とシリコン酸化膜(SiO2)との誘電率の相違で約1/4になる)であること、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
またSOI構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また微細な極薄の第2の半導体層に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜、包囲型ゲート電極、ソースドレイン包囲型導電体及び放熱用兼容量低減用の空孔)を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第2の半導体層にのみチャネル領域を形成できるため、安定した特性を持つMIS電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つSOI構造のMIS電界効果トランジスタを得ることができる。
化学気相成長により、p型のシリコン基板1上にシリコン窒化膜(Si3N4)2を100nm程度成長する。次いで化学気相成長により、10nm程度のシリコン酸化膜(SiO2)3を成長する。次いで化学気相成長により、90nm程度のシリコン窒化膜(Si3N4)26を成長する。次いで化学気相成長により、40nm程度のタングステンシリサイド膜(WSi)9aを成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)27を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)27、タングステンシリサイド膜(WSi)9a、シリコン窒化膜(Si3N4)26、シリコン酸化膜(SiO2)3及びシリコン窒化膜(Si3N4)2を順次異方性ドライエッチングし、p型のシリコン基板1の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層28を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)27の平坦面より突出したSi層28を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜29を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)27を異方性ドライエッチングし、p型の縦(垂直)方向エピタキシャルSi層28の側面の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したSi層28の側面からp型の横(水平)方向エピタキシャルSi層5(第1の半導体層)を成長し、開孔部を埋め込む。
次いで横(水平)方向エピタキシャルSi層5の表面を900℃程度で酸化し、10nm程度のシリコン酸化膜(SiO2)30を成長する。次いでシリコン酸化膜(SiO2)30をマスク層として、タングステン膜29、Si層28及びシリコン窒化膜(Si3N4)27を順次異方性ドライエッチングし、開孔部を形成する。(この際シリコン基板1の表面も若干エッチングされるが、特に問題はない。)
次いでシリコン酸化膜(SiO2)30を異方性ドライエッチングする。次いで化学気相成長により、60nm程度のタングステンシリサイド膜(WSi)9bを成長する。次いで化学的機械研磨(CMP)し、平坦化する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)(9b、9a)及びシリコン窒化膜(Si3N4)26を順次異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。こうして下層導電体9a、側面及び上層導電体9bによりSi層5を包囲した、タングステンシリサイド膜(WSi)からなる包囲型導電体9を形成する。
次いで化学気相成長により、200nm程度のシリコン酸化膜(SiO2)4を成長する。次いで化学的機械研磨(CMP)し、包囲型導電体9の平坦面より上に成長したシリコン酸化膜(SiO2)4を除去し、包囲型導電体9により包囲されたSi層5を平坦に埋め込む、素子分離領域のシリコン酸化膜(SiO2)4を形成する。
次いで化学気相成長により、100nm程度のシリコン窒化膜(Si3N4)31を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)31、タングステンシリサイド膜(WSi)9(9b)、Si層5、タングステンシリサイド膜(WSi)9(9a)、シリコン窒化膜(Si3N4)26及びシリコン酸化膜(SiO2)(4、3)を順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)2の一部を露出する開孔部を形成する。この際シリコン窒化膜(Si3N4)2がエッチングのストッパー膜となる。次いでレジスト(図示せず)を除去する。
次いで開孔部に側面が露出したタングステンシリサイド膜(WSi)9を15nm程度等方性ドライエッチングし、横(水平)方向に微小な開孔部を形成する。
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)10を成長する。次いで全面異方性ドライエッチングし、微小な開孔部にシリコン酸化膜(SiO2)10を埋め込む。
次いで露出したSi層5の側面間にp型の横(水平)方向エピタキシャルSi層6を成長し、下部に空孔を有するSi層6を形成する。(この際、空孔直上は下地の影響が全くない極薄の単結晶シリコン層となる。)
次いで露出しているSi層6の全周囲を酸化し、5nm程度のゲート酸化膜(SiO2)11を成長する。次いでSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。
次いで化学気相成長により、100nm程度のタングステンシリサイド膜(WSi)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)31上に成長したタングステンシリサイド膜(WSi)を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極(WSi)12を形成する。
次いでシリコン窒化膜(Si3N4)31をエッチング除去する。
次いで包囲型ゲート電極(WSi)12をマスク層として、n型ソースドレイン領域(14、15)形成用の燐のイオン注入をおこなう。次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極(WSi)12の上面部の側壁にのみサイドウォール(SiO2)17を形成する。次いでサイドウォール(SiO2)17及び包囲型ゲート電極(WSi)12をマスク層として、n+型ソースドレイン領域(13、16)形成用の砒素のイオン注入をおこなう。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n型ソースドレイン領域(14、15)及びn+型ソースドレイン領域(13、16)を形成する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)9のチャネル幅方向の両端部を異方性ドライエッチングし、幅40nm程度の微細な開孔部を形成する。連続して残されたシリコン窒化膜(Si3N4)26を等方性ドライエッチングして、包囲型導電体9により包囲されたSi層5の直下に空孔7を形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)8を成長する。次いで全面異方性ドライエッチングし、微細な開孔部を塞ぎ、シリコン酸化膜(SiO2)8により包囲された空孔7を形成する。
次いで化学気相成長により、400nm程度の燐珪酸ガラス(PSG)膜18を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)19を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)19及びPSG膜18を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長によりにより、バリアメタルとなるTiN20を成長する。次いで化学気相成長により、タングステン(W)21を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)20を有する導電プラグ(W)21を形成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)22を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)22を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)19がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)23を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)23を有するCu配線24を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)25を成長し、本願発明のTRSCC構造のNチャネルのMIS電界効果トランジスタを完成する。
同図においては、チャネル領域を形成する第2の半導体層が極薄の歪みSi層33からなり、ソースドレイン領域を形成する第1の半導体層が極薄のSiGe層32からなっていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の単結晶半導体層を形成できるため、左右のSiGe層から歪みSi層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である
同図においては、サイドウォール(SiO2)17直下部の包囲型導電体9により包囲されたSi層5下に包囲型ゲート電極(WSi)12と絶縁分離するシリコン窒化膜(Si3N4)26が設けられ、サイドウォール(SiO2)17より外側において、包囲型導電体9により包囲されたSi層5の替りに導電層(WSi)35が設けられ、直下部が空孔7のみからなっていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においてもほぼ第1の実施例と同様の効果を得ることができ、ソースドレイン領域の抵抗をさらに低減でき、より高速化が可能である。
次いで本発明に係る半導体装置における第3の実施例の製造方法について図34〜図40を参照して説明する。
第1の実施例に示される図4〜図22の工程をおこなった後、図35の工程をおこなう。
次いで包囲型ゲート電極(WSi)12の上部を20nm程度異方性ドライエッチングし、浅い開孔部を形成する。次いで化学気相成長により、20nm程度の多結晶シリコン(polySi)36を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)31上に成長した多結晶シリコン(polySi)36を除去し、開孔部を平坦に埋め込む。
次いでシリコン窒化膜(Si3N4)31をエッチング除去する。
次いで包囲型ゲート電極(WSi)12をマスク層として、n型ソースドレイン領域(14、15)形成用の燐のイオン注入をおこなう。次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極(WSi)12の上面部の側壁にのみサイドウォール(SiO2)17を形成する。次いでサイドウォール(SiO2)17及び包囲型ゲート電極(WSi)12をマスク層として、n+型ソースドレイン領域(13、16)形成用の砒素のイオン注入をおこなう。次いでRTP法によりアニールをおこない、n型ソースドレイン領域(14、15)及びn+型ソースドレイン領域(13、16)を形成する。
次いで露出している多結晶シリコン(polySi)36を熱酸化し、シリコン酸化膜(SiO2)34に変換する。
次いでサイドウォール(SiO2)17、素子分離領域のシリコン酸化膜(SiO2)及び包囲型ゲート電極(WSi)12上のシリコン酸化膜(SiO2)34をマスク層として、タングステンシリサイド膜(WSi)9(9b)、Si層5、タングステンシリサイド膜(WSi)9(9a)及びシリコン窒化膜(Si3N4)26を順次異方性ドライエッチングし、開孔部を形成する。
次いで露出したタングステンシリサイド膜(WSi)9及びSi層5の側面から横(水平)方向に選択化学気相成長タングステンシリサイド膜(WSi)35を成長させ、直下に空孔7を形成する。
同図においては、埋め込みシリコン酸化膜(SiO2)10が設けられていないこと及び上面を除き包囲型ゲート電極(WSi)12がゲート酸化膜(SiO2)11により包囲される構造に形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においてもほぼ第1の実施例と同様の効果を得ることができ、また化学気相成長によってゲート酸化膜(SiO2)を形成することにより、包囲型ゲート電極(WSi)をゲート酸化膜(SiO2)により包囲する構造に形成できるため、ソースドレイン包囲型導電体(WSi)と包囲型ゲート電極(WSi)12を絶縁分離できるので、埋め込みシリコン酸化膜(SiO2)を省略できることによる製造プロセスの簡略化が可能となる。
上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよいし、Nチャネル及びPチャネルのMIS電界効果トランジスタが共存するCMOSを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、ソースドレイン包囲型導電体、バリアメタル、導電プラグ、配線、絶縁膜、等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、極薄の半導体層として15nm〜20nm程度を使用しているが、これに限定されず、さらに薄い10nm以下の半導体層を使用することも可能である。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
2 シリコン窒化膜(Si3N4)
3 シリコン酸化膜(SiO2)
4 素子分離領域のシリコン酸化膜(SiO2)
5 p型のエピタキシャルSi層(極薄の第1の半導体層、ソースドレイン領域形成部)
6 p型のエピタキシャルSi層(極薄の第2の半導体層、チャネル領域形成部)
7 空孔
8 空孔を包囲する薄膜のシリコン酸化膜(SiO2)
9 ソースドレイン包囲型導電体(WSi)
9a 下層導電体(WSi)
9b 側面及び上層導電体(WSi)
10 埋め込みシリコン酸化膜(SiO2)
11 ゲート酸化膜(SiO2)
12 包囲型ゲート電極(WSi)
13 n+型ソース領域
14 n型ソース領域
15 n型ドレイン領域
16 n+型ドレイン領域
17 サイドウォール(SiO2)
18 燐珪酸ガラス(PSG)膜
19 シリコン窒化膜(Si3N4)
20 バリアメタル(TiN)
21 導電プラグ(W)
22 層間絶縁膜(SiOC)
23 バリアメタル(TaN)
24 Cu配線(Cuシード層含む)
25 バリア絶縁膜(Si3N4)
26 シリコン窒化膜(Si3N4)
27 シリコン窒化膜(Si3N4)
28 p型の縦(垂直)方向エピタキシャルSi層
29 選択化学気相成長導電膜(W)
30 シリコン酸化膜(SiO2)
31 シリコン窒化膜(Si3N4)
32 p型のエピタキシャルSiGe層(極薄の第1の半導体層、ソースドレイン領域形成部)
33 p型のエピタキシャル歪みSi層(極薄の第2の半導体層、チャネル領域形成部)
34 シリコン酸化膜(SiO2)
35 導電層(WSi)
36 多結晶シリコン(polySi)
Claims (4)
- 半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に選択的に設けられた、薄膜絶縁膜により周囲を包囲された一対の空孔と、前記一対の空孔上にそれぞれ設けられた、導電体に周囲を包囲された一対の第1の半導体層と、前記第1の半導体層間に挟まれて設けられた第2の半導体層と、前記第2の半導体層の周囲にゲート絶縁膜を介して、前記第1の絶縁膜上に設けられた包囲型ゲート電極と、前記第1の半導体層に設けられたソースドレイン領域と、前記第2の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備えてなることを特徴とする半導体装置。
- 一対の前記第1の半導体層をそれぞれ包囲している前記導電体の対向する一部が除去され、替りに埋め込み絶縁膜が設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の半導体層の格子定数が、前記第2の半導体層の格子定数より大きいことを特徴とする請求項1に記載の半導体装置。
- 側面及び底面を第1の絶縁膜材料で包囲された、異なる材料からなる第2の絶縁膜を直下に有し、不純物領域が形成された半導体層を導電体が包囲している構造からなるソースドレイン領域において、チャネル幅方向の前記導電体の両端部を異方性エッチングし、狭い開孔部を形成する工程と、前記開孔部を通じて、露出した前記第2の絶縁膜をすべて等方性エッチングし、空孔を形成する工程と、前記開孔部を埋め込み、且つ前記空孔を包囲する薄い絶縁膜を成長する工程と、をおこない、導電体で包囲されたソースドレイン領域直下に薄い絶縁膜で包囲された空孔を形成したことを特徴とする半導体装置の製造方法。
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JP2015107501A JP2016225353A (ja) | 2015-05-27 | 2015-05-27 | 半導体装置及びその製造方法 |
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-
2015
- 2015-05-27 JP JP2015107501A patent/JP2016225353A/ja active Pending
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US20190229184A1 (en) * | 2018-01-22 | 2019-07-25 | Globalfoundries Inc. | Field-effect transistors with airgaps |
US10720494B2 (en) * | 2018-01-22 | 2020-07-21 | Globalfoundries Inc. | Field-effect transistors with airgaps |
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