JP2019106453A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2019106453A JP2019106453A JP2017237863A JP2017237863A JP2019106453A JP 2019106453 A JP2019106453 A JP 2019106453A JP 2017237863 A JP2017237863 A JP 2017237863A JP 2017237863 A JP2017237863 A JP 2017237863A JP 2019106453 A JP2019106453 A JP 2019106453A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor layer
- pair
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【課題】絶縁膜構造が異なる半導体層に設けた全周囲等チャネル長のＭＩＳＦＥＴ【解決手段】Ｓｉ基板１の一部上に絶縁膜７により包囲された一対の空孔８を設け、絶縁膜７により包囲された空孔８上に一対のＳｉ層４を設け、Ｓｉ層４間に１側面をそれぞれ接して一対のＳｉＧｅ層５を設け、ＳｉＧｅ層５間に対向する側面をそれぞれ接して歪Ｓｉ層６を挟んで設け、Ｓｉ層４に端部がすべて平面からなるｎ＋型ソース領域９又はｎ＋型ドレイン領域１２を設け、ＳｉＧｅ層５に端部がすべて平面からなるｎ型ソース領域１０又はｎ型ドレイン領域１１を設け、歪Ｓｉ層６に全周囲チャネル長が等しいチャネル領域を設け、歪Ｓｉ層６の全周囲にゲート酸化膜１３を介して包囲型ゲート電極１４を設け、一対の空孔８を包囲する絶縁膜７の側面に接し、包囲型ゲート電極１４の下面部の側面及び底面に絶縁膜３をＳｉ基板１の一部上に設けたＭＩＳＦＥＴ。【選択図】図１
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、ＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図３４は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上面部においては不純物の横方向拡散が大きく、下面に近づくほど（不純物拡散層が深くなるほど）小さくなるので、半導体層（ＳＯＩ基板）の全周囲においてチャネル長を等しくすることができず、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと、上面部において包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が不安定であること等の問題があった。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上面部においては不純物の横方向拡散が大きく、下面に近づくほど（不純物拡散層が深くなるほど）小さくなるので、半導体層（ＳＯＩ基板）の全周囲においてチャネル長を等しくすることができず、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと、上面部において包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が不安定であること等の問題があった。
本願発明が解決しょうとする課題は、
ＳＯＩ構造のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する場合、包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入してソースドレイン領域を形成するため、不純物拡散層が深くなるほど横方向拡散が小さくなる（上面部は大きく、深いほど小さくなる）ので、
（１）半導体層（ＳＯＩ基板）の全周囲においてチャネル長が等しいチャネル領域が得られなかったため、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと。
（２）上面部において、包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しいチャネル領域が得られなかったため、安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
また別の課題としては、
（４）絶縁膜（シリコン酸化膜）上での横（水平）方向選択エピタキシャル成長法により半導体層を形成するため、絶縁膜（シリコン酸化膜）との接触界面において、単結晶性が若干劣り、完全単結晶半導体層が得られ難く、漏れ電流が若干多かったこと。
（５）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、さらなる高速、高性能、低電力及び高信頼性を備えた、さらに微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが困難になってきたことである。
ＳＯＩ構造のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する場合、包囲型ゲート電極に自己整合して、半導体層（ＳＯＩ基板）の上面から不純物を注入してソースドレイン領域を形成するため、不純物拡散層が深くなるほど横方向拡散が小さくなる（上面部は大きく、深いほど小さくなる）ので、
（１）半導体層（ＳＯＩ基板）の全周囲においてチャネル長が等しいチャネル領域が得られなかったため、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと。
（２）上面部において、包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しいチャネル領域が得られなかったため、安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
また別の課題としては、
（４）絶縁膜（シリコン酸化膜）上での横（水平）方向選択エピタキシャル成長法により半導体層を形成するため、絶縁膜（シリコン酸化膜）との接触界面において、単結晶性が若干劣り、完全単結晶半導体層が得られ難く、漏れ電流が若干多かったこと。
（５）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、さらなる高速、高性能、低電力及び高信頼性を備えた、さらに微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた一対の空孔と、前記一対の空孔をそれぞれ包囲して設けられた第１の絶縁膜と、前記一対の空孔を包囲した第１の絶縁膜上にそれぞれ設けられた一対の第１の半導体層と、前記一対の第１の半導体層間に、１側面をそれぞれ接して設けられた一対の第２の半導体層と、前記一対の第２の半導体層間に挟まれて設けられた第３の半導体層と、前記第３の半導体層の全周囲にゲート絶縁膜を介して、包囲する構造に設けられたゲート電極（包囲型ゲート電極）と、前記一対の空孔を包囲した第１の絶縁膜間に、それぞれ一側面を接し且前記包囲型ゲート電極の下面部の側面及び底面に接して、前記半導体基板上に設けられた第２の絶縁膜と、前記一対の第１及び第２の半導体層に設けられたソース領域あるいはドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、を備え、前記第１及び第２の絶縁膜により、半導体基板上に絶縁膜を介する半導体層構造（ＳＯＩ構造）を形成した本発明の半導体装置によって解決される。
以上説明のように本発明によれば、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板の一部上に第１の絶縁膜により包囲された一対の空孔を設け、第１の絶縁膜により包囲された一対の空孔上に一対の第１の半導体層（Ｓｉ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、一対の第１の半導体層には、上面、下面及び４側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第２の半導体層には、上面、下面及び４側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第３の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第３の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第１の絶縁膜の側面に接して第２の絶縁膜を半導体基板の一部上に設けた構造を有するＳＯＩ構造のＭＩＳ電界効果トランジスタを微細に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、２段階で形成した第１及び第２の絶縁膜により容易にＳＯＩ構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第１の半導体層直下に、第１の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減（シリコン酸化膜と空孔（空気）の比誘電率の相違による）ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してＭＩＳ電界効果トランジスタの構成要素（第１の半導体層〜第３の半導体層、低濃度及び高濃度のソースドレイン領域、第１の絶縁膜、第１の絶縁膜で包囲された空孔、第２の絶縁膜等）を形成できることによる高集積化を可能にすることができる。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
また導電プラグが存在しない上部縦長構造の包囲型ゲート電極を形成することも可能で、素子分離領域にまで包囲型ゲート電極を延在することなしに、上部縦長構造の包囲型ゲート電極直上で配線体を接続できるため、微細化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該発明を、異なる絶縁膜構造上の半導体層に形成した全周囲等しいチャネル長を有するＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｄｉｓｓｉｍｉｌｏｒ Iｎｓｕｌａｔｏｒ ａｎｄ Ｓｕｒｒｏｕｎｄｉｎｇ Ｓａｍｅ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ）と命名し、当該技術をＳＯＤＩＳＳＡＣ（ソディサック）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造プロセスの記載により説明するが、先に形成された半導体層を充満する不純物領域を、包囲型ゲート電極（正確には、包囲型ゲート電極を形成するための開孔）により分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する端部を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。即ち、ソース領域とドレイン領域間のチャネル領域は、半導体層の全周囲において、等しいチャネル長を有する構造に形成される。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、２段階で形成した第１及び第２の絶縁膜により容易にＳＯＩ構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第１の半導体層直下に、第１の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減（シリコン酸化膜と空孔（空気）の比誘電率の相違による）ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してＭＩＳ電界効果トランジスタの構成要素（第１の半導体層〜第３の半導体層、低濃度及び高濃度のソースドレイン領域、第１の絶縁膜、第１の絶縁膜で包囲された空孔、第２の絶縁膜等）を形成できることによる高集積化を可能にすることができる。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
また導電プラグが存在しない上部縦長構造の包囲型ゲート電極を形成することも可能で、素子分離領域にまで包囲型ゲート電極を延在することなしに、上部縦長構造の包囲型ゲート電極直上で配線体を接続できるため、微細化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該発明を、異なる絶縁膜構造上の半導体層に形成した全周囲等しいチャネル長を有するＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｄｉｓｓｉｍｉｌｏｒ Iｎｓｕｌａｔｏｒ ａｎｄ Ｓｕｒｒｏｕｎｄｉｎｇ Ｓａｍｅ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ）と命名し、当該技術をＳＯＤＩＳＳＡＣ（ソディサック）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造プロセスの記載により説明するが、先に形成された半導体層を充満する不純物領域を、包囲型ゲート電極（正確には、包囲型ゲート電極を形成するための開孔）により分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する端部を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。即ち、ソース領域とドレイン領域間のチャネル領域は、半導体層の全周囲において、等しいチャネル長を有する構造に形成される。
本願発明は、特に、
（１）完全単結晶からなる半導体基板（Ｓｉ）を核にした縦（垂直）方向エピタキシャル半導体層の選択成長による空孔形成層（ＳｉＧｅ層）及び第１の半導体層（Ｓｉ層、ＳＯＩ基板の一部）の積層形成。
（２）積層した第１の半導体層及び空孔形成層（ＳｉＧｅ層）のパターニングによる素子分離領域の画定及び素子分離領域への絶縁膜の埋め込み形成。
（３）第１の半導体層を充満する活性化した高濃度不純物領域の形成。
（４）高濃度不純物領域が形成された第１の半導体層を包囲型ゲート電極形成用の第１の開孔（異方性エッチング）により分離することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（５）第１の開孔部側壁への耐熱酸化膜の形成。
（６）耐熱酸化膜をマスク層とする空孔形成層（ＳｉＧｅ層）の異方性及び等方性（横方向）エッチングによる第１の開孔部直下への第２の開孔部の形成。
（７）露出した空孔形成層（ＳｉＧｅ層）の側面及び半導体基板の上面への熱酸化膜（第２の絶縁膜）の形成。
（８）開孔部を介した、第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（９）残された第１の半導体層間の横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層（ＳｉＧｅ層）の形成。
（１０）第１の開孔部に露出した第２の半導体層の異方性エッチングによる間隙部に埋め込まれた第２の半導体層を充満した低濃度ソース領域及び低濃度ドレイン領域の形成。
（１１）残された第２の半導体層間の横方向エピタキシャル成長による第３の半導体層（歪Ｓｉ層）の形成。
（１２）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介し、第１及び第２の開孔部を埋め込む包囲型ゲート電極の形成。
（１３）第１の半導体層近傍への第３の開孔部の形成。
（１４）第３の開孔部を通じ、第１の半導体層直下の残された空孔形成層（ＳｉＧｅ層）の等方性エッチングによる空孔の形成。
（１５）第３の開孔部を塞ぎ、空孔を包囲する第１の絶縁膜の形成。
（１６）高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
半導体基板の一部上に第１の絶縁膜により包囲された一対の空孔を設け、第１の絶縁膜により包囲された一対の空孔上に一対の第１の半導体層（Ｓｉ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、一対の第１の半導体層には、上面、下面及び４側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第２の半導体層には、上面、下面及び４側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第３の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第３の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第１の絶縁膜の側面に接して第２の絶縁膜を半導体基板の一部上に設けた構造を有するＳＯＩ構造のＭＩＳ電界効果トランジスタを形成したものである。
（１）完全単結晶からなる半導体基板（Ｓｉ）を核にした縦（垂直）方向エピタキシャル半導体層の選択成長による空孔形成層（ＳｉＧｅ層）及び第１の半導体層（Ｓｉ層、ＳＯＩ基板の一部）の積層形成。
（２）積層した第１の半導体層及び空孔形成層（ＳｉＧｅ層）のパターニングによる素子分離領域の画定及び素子分離領域への絶縁膜の埋め込み形成。
（３）第１の半導体層を充満する活性化した高濃度不純物領域の形成。
（４）高濃度不純物領域が形成された第１の半導体層を包囲型ゲート電極形成用の第１の開孔（異方性エッチング）により分離することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（５）第１の開孔部側壁への耐熱酸化膜の形成。
（６）耐熱酸化膜をマスク層とする空孔形成層（ＳｉＧｅ層）の異方性及び等方性（横方向）エッチングによる第１の開孔部直下への第２の開孔部の形成。
（７）露出した空孔形成層（ＳｉＧｅ層）の側面及び半導体基板の上面への熱酸化膜（第２の絶縁膜）の形成。
（８）開孔部を介した、第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（９）残された第１の半導体層間の横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層（ＳｉＧｅ層）の形成。
（１０）第１の開孔部に露出した第２の半導体層の異方性エッチングによる間隙部に埋め込まれた第２の半導体層を充満した低濃度ソース領域及び低濃度ドレイン領域の形成。
（１１）残された第２の半導体層間の横方向エピタキシャル成長による第３の半導体層（歪Ｓｉ層）の形成。
（１２）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介し、第１及び第２の開孔部を埋め込む包囲型ゲート電極の形成。
（１３）第１の半導体層近傍への第３の開孔部の形成。
（１４）第３の開孔部を通じ、第１の半導体層直下の残された空孔形成層（ＳｉＧｅ層）の等方性エッチングによる空孔の形成。
（１５）第３の開孔部を塞ぎ、空孔を包囲する第１の絶縁膜の形成。
（１６）高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
半導体基板の一部上に第１の絶縁膜により包囲された一対の空孔を設け、第１の絶縁膜により包囲された一対の空孔上に一対の第１の半導体層（Ｓｉ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、一対の第１の半導体層には、上面、下面及び４側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第２の半導体層には、上面、下面及び４側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第３の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第３の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第１の絶縁膜の側面に接して第２の絶縁膜を半導体基板の一部上に設けた構造を有するＳＯＩ構造のＭＩＳ電界効果トランジスタを形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２８は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向、チャネル領域部の模式側断面図、図３はチャネル幅方向、ｎ＋型ドレイン領域部の模式側断面図、図４はチャネル幅方向、ｎ型ドレイン領域部の模式側断面図、図５〜図２８は製造方法の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２８は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向、チャネル領域部の模式側断面図、図３はチャネル幅方向、ｎ＋型ドレイン領域部の模式側断面図、図４はチャネル幅方向、ｎ型ドレイン領域部の模式側断面図、図５〜図２８は製造方法の工程断面図である。
図１〜図４はシリコン（Ｓｉ）基板を使用し、ＳＯＤＩＳＳＡＣ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は２５０ｎｍ程度のトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の包囲型ゲート電極（ＷＳｉ）の下面部の側面及び底面を包囲するシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第２の絶縁膜）、４は１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（第１の半導体層、高濃度のソースドレイン領域形成部）、５は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）、６は１０１７ｃｍ−３程度のｐ型のエピタキシャル歪Ｓｉ層（第３の半導体層、チャネル領域形成部）、７は２０ｎｍ程度の空孔包囲用のシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）、８はソースドレイン領域直下の空孔、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
図１（チャネル長方向）においては、ｐ型のシリコン基板１の一部上にそれぞれ薄いシリコン酸化膜７（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）により包囲された一対の空孔８が選択的に設けられ、シリコン酸化膜７により包囲された一対の空孔８上には、ｎ型の一対のＳｉ層４（第１の半導体層）が設けられ、一対のＳｉ層４間には、１側面をそれぞれ接して一対のｎ型のＳｉＧｅ層５（第２の半導体層）が設けられ、一対のＳｉＧｅ層５間には、対向する側面をそれぞれ接してｐ型の歪みＳｉ層６（第３の半導体層）が挟まれて設けられ、一対のＳｉ層４、一対のＳｉＧｅ層５及び歪みＳｉ層６からなる半導体層がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）２により島状に絶縁分離されている。一対のＳｉ層４には、上面、下面及び４側面がすべて平面からなるｎ＋型ソース領域９あるいはｎ＋型ドレイン領域１２が設けられ、一対のＳｉＧｅ層５には、上面、下面及び４側面がすべて平面からなるｎ型ソース領域１０あるいはｎ型ドレイン領域１１が設けられ、歪みＳｉ層６には、チャネル領域が設けられ、歪みＳｉ層６の全周囲には、ゲート酸化膜（ＳｉＯ２）１３を介して包囲型ゲート電極１４が設けられ、包囲型ゲート電極１４の下面部の側面及び底面には、一対の空孔をそれぞれ包囲するシリコン酸化膜７の側面に接してシリコン酸化膜３（ＳｉＯ２、ＳＯＩ構造を形成する第２の絶縁膜）がシリコン基板１の一部上に設けられており、ｎ＋型ソースドレイン領域（９、１２）には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。ここではソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、２段階で形成したシリコン酸化膜３及びシリコン酸化膜７によりシリコン基板１上に形成したＳＯＩ構造のＭＩＳ電界効果トランジスタが形成されている。
図２（チャネル幅方向、チャネル領域部）においては、ｐ型のシリコン基板１の一部上にｐ型の歪みＳｉ層６（第３の半導体層）が選択的に設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）２により島状に絶縁分離されている。歪みＳｉ層６の全周囲には、ゲート酸化膜（ＳｉＯ２）１３を介して、シリコン酸化膜（ＳｉＯ２）３上及びトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）２の一部上に延在した包囲型ゲート電極（ＷＳｉ）１４が設けられ、包囲型ゲート電極（ＷＳｉ）１４には、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向のチャネル領域部の側断面図が示されている。
図３（チャネル幅方向、ｎ＋型ドレイン領域部）においては、ｐ型のシリコン基板１の一部上にｎ型のＳｉ層４（第１の半導体層）が選択的に設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）２により島状に絶縁分離されている。ｎ＋型ドレイン領域１２が形成されたＳｉ層４の直下には、薄いシリコン酸化膜７（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）により包囲された空孔８が設けられ、ｎ＋型ドレイン領域１２には、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向のｎ＋型ドレイン領域部の側断面図が示されている。
図４（チャネル幅方向、ｎ型ドレイン領域部）においては、ｐ型のシリコン基板１の一部上にｎ型のＳｉ層５（第２の半導体層）が選択的に設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）２により島状に絶縁分離されている。ｎ型ドレイン領域１１が形成されたＳｉ層５の直下には、シリコン酸化膜３（ＳｉＯ２、ＳＯＩ構造を形成する第２の絶縁膜）が設けられ、Ｓｉ層５上には、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）２の一部上にまで延在しているシリコン酸化膜７（包囲型ゲート電極１４の側壁に設けられてしまうが、いわゆるサイドウォールとしての役割はない）が設けられているＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向のｎ型ドレイン領域部の側断面図が示されている。
したがって、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板の一部上に第１の絶縁膜により包囲された一対の空孔を設け、第１の絶縁膜により包囲された一対の空孔上に一対の第１の半導体層（Ｓｉ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、一対の第１の半導体層には、上面、下面及び４側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第２の半導体層には、上面、下面及び４側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第３の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第３の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第１の絶縁膜の側面に接して第２の絶縁膜を半導体基板の一部上に設けた構造を有するＳＯＩ構造のＭＩＳ電界効果トランジスタを微細に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、２段階で形成した第１及び第２の絶縁膜により容易にＳＯＩ構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第１の半導体層直下に、第１の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減（シリコン酸化膜と空孔（空気）の比誘電率の相違による）ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してＭＩＳ電界効果トランジスタの構成要素（第１の半導体層〜第３の半導体層、低濃度及び高濃度のソースドレイン領域、第１の絶縁膜、第１の絶縁膜で包囲された空孔、第２の絶縁膜等）を形成できることによる高集積化を可能にすることができる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、２段階で形成した第１及び第２の絶縁膜により容易にＳＯＩ構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第３の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第１の半導体層直下に、第１の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減（シリコン酸化膜と空孔（空気）の比誘電率の相違による）ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してＭＩＳ電界効果トランジスタの構成要素（第１の半導体層〜第３の半導体層、低濃度及び高濃度のソースドレイン領域、第１の絶縁膜、第１の絶縁膜で包囲された空孔、第２の絶縁膜等）を形成できることによる高集積化を可能にすることができる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図１〜図２８を参照し、主にチャネル長方向を示す図面を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図５（チャネル長方向）
ｐ型のシリコン（Ｓｉ）基板１上に１００ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３（Ｇｅ濃度２０％程度）を成長する。次いでＳｉＧｅ層２３上に５０ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉ層４を成長する。
ｐ型のシリコン（Ｓｉ）基板１上に１００ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３（Ｇｅ濃度２０％程度）を成長する。次いでＳｉＧｅ層２３上に５０ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉ層４を成長する。
図６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｓｉ層４及びＳｉＧｅ層２３を順次異方性エッチングする。次いで露出したシリコン基板１を１００ｎｍ程度異方性エッチングし、溝（トレンチ）を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｓｉ層４及びＳｉＧｅ層２３を順次異方性エッチングする。次いで露出したシリコン基板１を１００ｎｍ程度異方性エッチングし、溝（トレンチ）を形成する。次いでレジスト（図示せず）を除去する。
図７（チャネル長方向）
次いで化学気相成長により、２５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、Ｓｉ層４の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）２を平坦に埋め込む。
次いで化学気相成長により、２５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、Ｓｉ層４の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）２を平坦に埋め込む。
図８（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、Ｓｉ層４を満たすｎ＋型不純物領域２４（最終的には高濃度のソースドレイン領域となる）を形成する。この際ｎ＋型不純物領域２４は下層のＳｉＧｅ層２３に若干拡散しても問題ない。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、Ｓｉ層４を満たすｎ＋型不純物領域２４（最終的には高濃度のソースドレイン領域となる）を形成する。この際ｎ＋型不純物領域２４は下層のＳｉＧｅ層２３に若干拡散しても問題ない。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
図９（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。次いで化学気相成長により、２０ｎｍ程度のエッチングのマスク層となるタングステンシリサイド膜（ＷＳｉ）２６を成長する。
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。次いで化学気相成長により、２０ｎｍ程度のエッチングのマスク層となるタングステンシリサイド膜（ＷＳｉ）２６を成長する。
図１０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）２６、シリコン窒化膜（Ｓｉ３Ｎ４）２５及びＳｉ層４を順次異方性エッチングし、ＳｉＧｅ層２３の表面の一部を露出する開孔部を形成する。こうしてＳｉ層４に形成されたｎ＋型不純物領域２４は２分割され、端部がシリコン基板１の主面に垂直な側面を有し、相対するｎ＋型ソース領域９及びｎ＋型ドレイン領域１２となる。この際下層のＳｉＧｅ層２３に拡散したｎ＋型不純物領域２４が残されても後工程で除去されるので問題はない。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）２６、シリコン窒化膜（Ｓｉ３Ｎ４）２５及びＳｉ層４を順次異方性エッチングし、ＳｉＧｅ層２３の表面の一部を露出する開孔部を形成する。こうしてＳｉ層４に形成されたｎ＋型不純物領域２４は２分割され、端部がシリコン基板１の主面に垂直な側面を有し、相対するｎ＋型ソース領域９及びｎ＋型ドレイン領域１２となる。この際下層のＳｉＧｅ層２３に拡散したｎ＋型不純物領域２４が残されても後工程で除去されるので問題はない。次いでレジスト（図示せず）を除去する。
図１１（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２７を形成する。
次いで化学気相成長により、５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２７を形成する。
図１２（チャネル長方向）
次いで開孔部の側壁のシリコン窒化膜（Ｓｉ３Ｎ４）２７をマスク層として露出しているＳｉＧｅ層２３を１００ｎｍ程度異方性エッチングし、シリコン基板１の一部を露出する深い開孔部を形成する。連続してＳｉＧｅ層２３を２０ｎｍ程度等方性エッチングし、開孔部を広げる。こうしてＳｉＧｅ層２３に拡散したｎ＋型不純物領域２４は左右に２分割される。
次いで開孔部の側壁のシリコン窒化膜（Ｓｉ３Ｎ４）２７をマスク層として露出しているＳｉＧｅ層２３を１００ｎｍ程度異方性エッチングし、シリコン基板１の一部を露出する深い開孔部を形成する。連続してＳｉＧｅ層２３を２０ｎｍ程度等方性エッチングし、開孔部を広げる。こうしてＳｉＧｅ層２３に拡散したｎ＋型不純物領域２４は左右に２分割される。
図１３（チャネル長方向）
次いで露出しているＳｉＧｅ層２３及びシリコン基板１を８００℃程度で熱酸化し、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を形成する。
次いで露出しているＳｉＧｅ層２３及びシリコン基板１を８００℃程度で熱酸化し、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を形成する。
図１４（チャネル長方向）
次いでタングステンシリサイド膜（ＷＳｉ）２６をマスク層として、開孔部の側壁に残されたシリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性エッチング除去する。
次いでタングステンシリサイド膜（ＷＳｉ）２６をマスク層として、開孔部の側壁に残されたシリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性エッチング除去する。
図１５（チャネル長方向）
次いで側面が露出しているＳｉ層４を２０ｎｍ程度等方性エッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２５下に間隙部を形成する。
次いで側面が露出しているＳｉ層４を２０ｎｍ程度等方性エッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２５下に間隙部を形成する。
図１６（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉ層４の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層５（第２の半導体層、Ｇｅ濃度２０％程度、５×１０１７ｃｍ−３程度のｎ型の不純物で充満されている）を成長する。この際ＳｉＧｅ層５直下には側面及び底面をシリコン酸化膜（ＳｉＯ２）３により包囲された空孔２８が形成されている。
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉ層４の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層５（第２の半導体層、Ｇｅ濃度２０％程度、５×１０１７ｃｍ−３程度のｎ型の不純物で充満されている）を成長する。この際ＳｉＧｅ層５直下には側面及び底面をシリコン酸化膜（ＳｉＯ２）３により包囲された空孔２８が形成されている。
図１７（チャネル長方向）
次いでタングステンシリサイド膜（ＷＳｉ）２６をマスク層として、開孔部に露出しているＳｉＧｅ層５を異方性エッチングし、側面及び下面にシリコン酸化膜（ＳｉＯ２）３を有する深い開孔部を再形成する。この際ｎ型のＳｉＧｅ層５は２分割されて、端部がシリコン基板１の主面に垂直な平面を有し、相対するｎ型ソース領域１０及びｎ型ドレイン領域１１となる。
次いでタングステンシリサイド膜（ＷＳｉ）２６をマスク層として、開孔部に露出しているＳｉＧｅ層５を異方性エッチングし、側面及び下面にシリコン酸化膜（ＳｉＯ２）３を有する深い開孔部を再形成する。この際ｎ型のＳｉＧｅ層５は２分割されて、端部がシリコン基板１の主面に垂直な平面を有し、相対するｎ型ソース領域１０及びｎ型ドレイン領域１１となる。
図１８（チャネル長方向）及び図１９（チャネル幅方向、チャネル領域部）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６（第３の半導体層）を成長する。この際ＳｉＧｅ層６直下には側面及び底面をシリコン酸化膜（ＳｉＯ２）３により包囲された空孔２８が再び形成される。（チャネル幅方向においては、空孔２８は側面をシリコン酸化膜（ＳｉＯ２）２により包囲され、下面をシリコン酸化膜（ＳｉＯ２）３により包囲されている。）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６（第３の半導体層）を成長する。この際ＳｉＧｅ層６直下には側面及び底面をシリコン酸化膜（ＳｉＯ２）３により包囲された空孔２８が再び形成される。（チャネル幅方向においては、空孔２８は側面をシリコン酸化膜（ＳｉＯ２）２により包囲され、下面をシリコン酸化膜（ＳｉＯ２）３により包囲されている。）
図２０（チャネル幅方向、チャネル領域部）
次いでタングステンシリサイド膜（ＷＳｉ）２６間に露出しているシリコン酸化膜（ＳｉＯ２）２を１５０ｎｍ程度異方性エッチングする。（チャネル長方向においては、露出しているシリコン酸化膜（ＳｉＯ２）２は存在しないので図１８に同じ）
次いでタングステンシリサイド膜（ＷＳｉ）２６間に露出しているシリコン酸化膜（ＳｉＯ２）２を１５０ｎｍ程度異方性エッチングする。（チャネル長方向においては、露出しているシリコン酸化膜（ＳｉＯ２）２は存在しないので図１８に同じ）
図２１（チャネル長方向）及び図２２（チャネル幅方向、チャネル領域部）
次いで露出している歪みＳｉ層６の全周囲を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層６をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温（７００℃程度）でアニールをおこない、チャネル領域となる歪みＳｉ層６の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２５の平坦面上に成長したタングステンシリサイド膜（ＷＳｉ）（タングステンシリサイド膜（ＷＳｉ）２６を含む）を除去して、開孔部を平坦に埋め込んだゲート電極（ＷＳｉ）１４（包囲型ゲート電極）を形成する。こうして歪みＳｉ層６の全周囲において、垂直（深さ）方向にチャネル長の等しいチャネル領域が形成される。（即ち、垂直（深さ）方向において、ソース領域とドレイン領域の間隔が等しい。）
次いで露出している歪みＳｉ層６の全周囲を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層６をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温（７００℃程度）でアニールをおこない、チャネル領域となる歪みＳｉ層６の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２５の平坦面上に成長したタングステンシリサイド膜（ＷＳｉ）（タングステンシリサイド膜（ＷＳｉ）２６を含む）を除去して、開孔部を平坦に埋め込んだゲート電極（ＷＳｉ）１４（包囲型ゲート電極）を形成する。こうして歪みＳｉ層６の全周囲において、垂直（深さ）方向にチャネル長の等しいチャネル領域が形成される。（即ち、垂直（深さ）方向において、ソース領域とドレイン領域の間隔が等しい。）
図２３（チャネル長方向）
次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２５をエッチング除去する。
次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２５をエッチング除去する。
図２４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｓｉ層４の近傍のシリコン酸化膜（ＳｉＯ２）２を１５０ｎｍ程度異方性エッチングし、開孔部を形成する。次いで残されたＳｉＧｅ層２３をすべて等方性エッチング除去する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｓｉ層４の近傍のシリコン酸化膜（ＳｉＯ２）２を１５０ｎｍ程度異方性エッチングし、開孔部を形成する。次いで残されたＳｉＧｅ層２３をすべて等方性エッチング除去する。次いでレジスト（図示せず）を除去する。
図２５（チャネル長方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いで全面異方性エッチングし、開孔部（開孔部幅は４０ｎｍ程度）を埋め込み、Ｓｉ層４下にシリコン酸化膜（ＳｉＯ２）７により包囲された空孔８を形成する。この際包囲型ゲート電極（ＷＳｉ）１４の側壁にシリコン酸化膜（ＳｉＯ２）７が残されるが問題ない。（いわゆるサイドウォールとしての役割はない。）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いで全面異方性エッチングし、開孔部（開孔部幅は４０ｎｍ程度）を埋め込み、Ｓｉ層４下にシリコン酸化膜（ＳｉＯ２）７により包囲された空孔８を形成する。この際包囲型ゲート電極（ＷＳｉ）１４の側壁にシリコン酸化膜（ＳｉＯ２）７が残されるが問題ない。（いわゆるサイドウォールとしての役割はない。）
図２６（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。
図２７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性エッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性エッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
図２８（チャネル長方向）
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）、図３（チャネル幅方向、ｎ＋型ドレイン領域部）及び図４（チャネル幅方向、ｎ型ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性エッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＳＯＤＩＳＳＡＣ構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性エッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＳＯＤＩＳＳＡＣ構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。
図２９は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＤＩＳＳＡＣ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜２２は図１と同じ物を、２９はｎ型のエピタキシャルＳｉ層（第２の半導体層、ｎ型ソースドレイン領域形成部）、３０はｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）を示している。
同図においては、第１、第２及び第３の半導体層がすべてＳｉ層からなり、チャネル領域が歪構造に形成されていないこと以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、チャネル領域が歪構造に形成されていないため、キャリアの移動度の向上は得られないが、それ以外は第１の実施例と同様の効果を得ることができる。
同図においては、第１、第２及び第３の半導体層がすべてＳｉ層からなり、チャネル領域が歪構造に形成されていないこと以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、チャネル領域が歪構造に形成されていないため、キャリアの移動度の向上は得られないが、それ以外は第１の実施例と同様の効果を得ることができる。
図３０は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＤＩＳＳＡＣ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜９、１１〜２２は図１と同じ物を、３１はｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、ｎ型ドレイン領域形成部）を示している。
同図においては、第２の半導体層３１がソース領域側に設けられていないこと及びｎ型ソース領域１０が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
同図においては、第２の半導体層３１がソース領域側に設けられていないこと及びｎ型ソース領域１０が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
図３１は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＤＩＳＳＡＣ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、９〜２２は図１と同じ物を、３２は埋め込みシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）を示している。
同図においては、ｎ＋型ソースドレイン領域（９、１２）直下に空孔８が設けられておらずに、空孔をすべて埋め込んだシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）３２が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ｎ＋型ソースドレイン領域（９、１２）と半導体基板１間の容量は低減できないが、それ以外は第１の実施例と同様の効果を得ることができる。
同図においては、ｎ＋型ソースドレイン領域（９、１２）直下に空孔８が設けられておらずに、空孔をすべて埋め込んだシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）３２が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ｎ＋型ソースドレイン領域（９、１２）と半導体基板１間の容量は低減できないが、それ以外は第１の実施例と同様の効果を得ることができる。
図３２は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＤＩＳＳＡＣ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１３、１５〜２２は図１と同じ物を、３３は上部縦長構造の包囲型ゲート電極（ＷＳｉ、導電プラグ内蔵）を示している。
同図においては、包囲型ゲート電極３３の上部が導電プラグ分だけ縦長に形成され、直接バリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、さらに素子分離領域にまで包囲型ゲート電極を延在することなしに配線体を接続できるため、高集積化を可能にすることができる。
同図においては、包囲型ゲート電極３３の上部が導電プラグ分だけ縦長に形成され、直接バリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、さらに素子分離領域にまで包囲型ゲート電極を延在することなしに配線体を接続できるため、高集積化を可能にすることができる。
図３３は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＤＩＳＳＡＣ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１３、１５〜２２は図１と同じ物を、２８は空孔、３４はゲート電極（ＷＳｉ、上部のみ）を示している。
同図においては、包囲型ゲート電極１４の替りに上部のみのゲート電極３４が設けられ、下部には空孔２８が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第３の半導体層の全周囲にチャネルを形成することはできず、チャネル幅を増大できないが、第３の半導体層の直下に空孔を形成できるためチャネル領域と半導体基板間の容量を低減することが可能となる。
同図においては、包囲型ゲート電極１４の替りに上部のみのゲート電極３４が設けられ、下部には空孔２８が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第３の半導体層の全周囲にチャネルを形成することはできず、チャネル幅を増大できないが、第３の半導体層の直下に空孔を形成できるためチャネル領域と半導体基板間の容量を低減することが可能となる。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、単一チャネル（ＮチャネルあるいはＰチャネル）のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
上記実施例のすべては、単一チャネル（ＮチャネルあるいはＰチャネル）のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
本願発明は、特に極めて高速で、高性能且つ高集積なＳＯＩ構造のＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）
３ 包囲型ゲート電極（ＷＳｉ）の下面部の側面及び下面を包囲するシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第２の絶縁膜）
４ ｎ型のエピタキシャルＳｉ層（第１の半導体層、ｎ＋型ソースドレイン領域形成部）
５ ｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、ｎ型ソースドレイン領域形成部）
６ ｐ型のエピタキシャル歪Ｓｉ層（第３の半導体層、チャネル領域形成部）
７ 空孔包囲用のシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）
８ 空孔
９ ｎ＋型ソース領域
１０ ｎ型ソース領域
１１ ｎ型ドレイン領域
１２ ｎ＋型ドレイン領域
１３ ゲート酸化膜（ＳｉＯ２）
１４ 包囲型ゲート電極（ＷＳｉ）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ バリアメタル（ＴｉＮ）
１８ 導電プラグ（Ｗ）
１９ 層間絶縁膜（ＳｉＯＣ）
２０ バリアメタル（ＴａＮ）
２１ Ｃｕ配線（Ｃｕシード層含む）
２２ バリア絶縁膜（Ｓｉ３Ｎ４）
２３ ｐ型のエピタキシャルＳｉＧｅ層
２４ ｎ＋型不純物領域
２５ シリコン窒化膜（Ｓｉ３Ｎ４）
２６ マスク層（ＷＳｉ）
２７ シリコン窒化膜（Ｓｉ３Ｎ４）
２８ 空孔
２９ ｎ型のエピタキシャルＳｉ層（第２の半導体層、ｎ型ソースドレイン領域形成部）
３０ ｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
３１ ｎ型のエピタキシャルＳｉ層（第２の半導体層、ｎ型ドレイン領域形成部）
３２ 埋め込みシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）
３３ 上部縦長構造の包囲型ゲート電極（ＷＳｉ、導電プラグ内蔵）
３４ ゲート電極（ＷＳｉ、上部のみ）
２ トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）
３ 包囲型ゲート電極（ＷＳｉ）の下面部の側面及び下面を包囲するシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第２の絶縁膜）
４ ｎ型のエピタキシャルＳｉ層（第１の半導体層、ｎ＋型ソースドレイン領域形成部）
５ ｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、ｎ型ソースドレイン領域形成部）
６ ｐ型のエピタキシャル歪Ｓｉ層（第３の半導体層、チャネル領域形成部）
７ 空孔包囲用のシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）
８ 空孔
９ ｎ＋型ソース領域
１０ ｎ型ソース領域
１１ ｎ型ドレイン領域
１２ ｎ＋型ドレイン領域
１３ ゲート酸化膜（ＳｉＯ２）
１４ 包囲型ゲート電極（ＷＳｉ）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ バリアメタル（ＴｉＮ）
１８ 導電プラグ（Ｗ）
１９ 層間絶縁膜（ＳｉＯＣ）
２０ バリアメタル（ＴａＮ）
２１ Ｃｕ配線（Ｃｕシード層含む）
２２ バリア絶縁膜（Ｓｉ３Ｎ４）
２３ ｐ型のエピタキシャルＳｉＧｅ層
２４ ｎ＋型不純物領域
２５ シリコン窒化膜（Ｓｉ３Ｎ４）
２６ マスク層（ＷＳｉ）
２７ シリコン窒化膜（Ｓｉ３Ｎ４）
２８ 空孔
２９ ｎ型のエピタキシャルＳｉ層（第２の半導体層、ｎ型ソースドレイン領域形成部）
３０ ｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）
３１ ｎ型のエピタキシャルＳｉ層（第２の半導体層、ｎ型ドレイン領域形成部）
３２ 埋め込みシリコン酸化膜（ＳｉＯ２、ＳＯＩ構造を形成する第１の絶縁膜）
３３ 上部縦長構造の包囲型ゲート電極（ＷＳｉ、導電プラグ内蔵）
３４ ゲート電極（ＷＳｉ、上部のみ）
Claims (4)
- 半導体基板と、前記半導体基板上に選択的に設けられた一対の空孔と、前記一対の空孔をそれぞれ包囲して設けられた第１の絶縁膜と、前記一対の空孔を包囲した第１の絶縁膜上にそれぞれ設けられた一対の第１の半導体層と、前記一対の第１の半導体層間に、１側面をそれぞれ接して設けられた一対の第２の半導体層と、前記一対の第２の半導体層間に挟まれて設けられた第３の半導体層と、前記第３の半導体層の全周囲にゲート絶縁膜を介して、包囲する構造に設けられたゲート電極（包囲型ゲート電極）と、前記一対の空孔を包囲した第１の絶縁膜間に、それぞれ一側面を接し且前記包囲型ゲート電極の下面部の側面及び底面に接して、前記半導体基板上に設けられた第２の絶縁膜と、前記一対の第１及び第２の半導体層に設けられたソース領域あるいはドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、を備え、前記第１及び第２の絶縁膜により、半導体基板上に絶縁膜を介する半導体層構造（ＳＯＩ構造）を形成したことを特徴とする半導体装置。
- 前記一対の第１の半導体層には高濃度の不純物領域がそれぞれ充満した、端部が前記半導体基板の主面に対し、垂直な平面を有している高濃度のソース領域あるいはドレイン領域が設けられ、前記一対の第２の半導体層には低濃度の不純物領域がそれぞれ充満した、端部が前記半導体基板の主面に対し、垂直な平面を有している低濃度のソース領域あるいはドレイン領域が設けられ、前記第３の半導体層には全周囲等しいチャネル長を有するチャネル領域が設けられていることを特徴とする請求項１に記載の半導体装置。
- 少なくとも前記第２の半導体層の格子定数が、前記第３の半導体層の格子定数より大きいことを特徴とする請求項１あるいは請求項２に記載の半導体装置。
- 半導体基板上に空孔形成層となる半導体層を介して設けられ、素子分離絶縁膜で画定され、活性化された高濃度の不純物領域が形成された第１の半導体層において、前記第１の半導体層上にマスク材料を形成する工程と、前記マスク材料及び前記高濃度の不純物領域が形成された第１の半導体層を選択的に順次異方性エッチングして第1の開孔部を形成することにより、前記高濃度の不純物領域が左右に分割された高濃度のソース領域及びドレイン領域を形成する工程と、前記第１の開孔部の側壁に耐熱酸化膜を形成する工程と、前記耐熱酸化膜下に露出している前記空孔形成層となる半導体層をエッチング除去し、第２の開孔部を形成する工程と、熱酸化して前記第２の開孔部に露出している前記空孔形成層となる半導体層の側面及び前記半導体基板の上面に第２の絶縁膜を形成する工程と、前記耐熱酸化膜をエッチング除去する工程と、側面が露出している前記第１の半導体層を等方性エッチングし、微細な間隙部を形成する工程と、残された前記第１の半導体層の側面間に低濃度の不純物領域を含む第２の半導体層をエピタキシャル成長する工程と、前記第１の開孔部を通して前記第２の半導体層を異方性エッチングすることにより、低濃度の不純物領域が左右に分割された低濃度のソース領域及びドレイン領域を形成する工程と、露出している前記第２の半導体層の側面間に第３の半導体層をエピタキシャル成長する工程と、前記第３の半導体層の周囲の前記素子分離絶縁膜の一部をエッチング除去し、前記第２の酸化膜に達する第３の開孔部を形成する工程と、前記第３の半導体層の全周囲にゲート酸化膜を形成する工程と、前記第１、第２及び第３の開孔部に包囲型ゲート電極を平坦に埋め込む工程と、残された前記マスク材料をエッチング除去する工程と、前記第１の半導体層の近傍の前記素子分離絶縁膜の一部を異方性エッチングし、残された前記空孔形成層となる半導体層の側面を露出する第４の開孔部を形成する工程と、前記第４の開孔部を通して残された前記空孔形成層となる半導体層を等方性エッチング除去し、前記第１の半導体層下に空孔を形成する工程と、前記第４の開孔部を埋め込み、前記空孔を包囲する第１の絶縁膜を形成する工程と、をおこなうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017237863A JP2019106453A (ja) | 2017-12-12 | 2017-12-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017237863A JP2019106453A (ja) | 2017-12-12 | 2017-12-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019106453A true JP2019106453A (ja) | 2019-06-27 |
Family
ID=67061598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017237863A Pending JP2019106453A (ja) | 2017-12-12 | 2017-12-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2019106453A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111952185A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微***与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
| CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
-
2017
- 2017-12-12 JP JP2017237863A patent/JP2019106453A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111952185A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微***与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
| CN111952185B (zh) * | 2020-08-21 | 2024-03-29 | 中国科学院上海微***与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
| CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
| CN113471292B (zh) * | 2021-07-02 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004319808A (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 | |
| JP5722571B2 (ja) | 半導体装置及びその製造方法 | |
| JP6174370B2 (ja) | 半導体装置 | |
| JP2019106453A (ja) | 半導体装置及びその製造方法 | |
| JP6022781B2 (ja) | 半導体装置及びその製造方法 | |
| JP6162583B2 (ja) | 半導体装置 | |
| JP6022816B2 (ja) | 半導体装置の製造方法 | |
| JP2012039003A (ja) | 半導体装置 | |
| JP5513157B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017204622A (ja) | 半導体装置及びその製造方法 | |
| JP2018107230A (ja) | 半導体装置及びその製造方法 | |
| JP6125802B2 (ja) | 半導体装置 | |
| JP5185061B2 (ja) | Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法 | |
| JP2011228596A (ja) | 半導体装置及びその製造方法 | |
| JP2014096441A (ja) | 半導体装置及びその製造方法 | |
| JP5513416B2 (ja) | 半導体装置及びその製造方法 | |
| JP2016225353A (ja) | 半導体装置及びその製造方法 | |
| JP2017117820A (ja) | 半導体装置及びその製造方法 | |
| JP5592281B2 (ja) | 半導体装置及びその製造方法 | |
| JP6050034B2 (ja) | 半導体装置及びその製造方法 | |
| JP5689606B2 (ja) | 半導体装置及びその製造方法 | |
| JP2019106452A (ja) | 半導体装置及びその製造方法 | |
| JP2018206798A (ja) | 半導体装置及びその製造方法 | |
| JP6204162B2 (ja) | 半導体装置及びその製造方法 | |
| JP5650576B2 (ja) | 半導体装置及びその製造方法 |