JP2008067531A - スイッチング制御回路 - Google Patents

Abstract

【課題】回生動作を防止する時間を短くする。
【解決手段】スイッチング制御回路は、キャパシタを充電する充電電流を出力する充電回路と、キャパシタの電位に応じた第１参照電圧及び目的レベルの基準となる第２参照電圧のうち低い方の電圧と、出力電圧に応じた帰還電圧との誤差を増幅した誤差電圧を出力する誤差増幅回路と、第１参照電圧が帰還電圧より高い場合は、誤差増幅回路から出力される誤差電圧に基づいて、出力電圧を目的レベルとすべく、第１及び第２トランジスタを相補的にオンオフさせるための制御信号を出力し、第１参照電圧が帰還電圧より低い場合は、制御信号の出力を停止する駆動回路と、を備える。そして、充電回路は、駆動回路が制御信号を出力している場合は、充電電流の電流量を第１電流量とし、駆動回路が制御信号の出力を停止している場合は、充電電流の電流量を第１電流量より多い第２電流量とする。
【選択図】図１

Description

本発明は、スイッチング制御回路に関する。

様々な電子機器において、入力電圧より低い目的レベルの出力電圧を生成するための降圧型のＤＣ−ＤＣコンバータが用いられている。図８は、降圧型のＤＣ−ＤＣコンバータの一般的な構成を示す図である。ＤＣ−ＤＣコンバータ１００は、ＮチャネルＭＯＳＦＥＴ１１０，１１１、インダクタ１２０、及びキャパシタ１２１を含んで構成されている。ＮチャネルＭＯＳＦＥＴ１１０のドレインには入力電圧Ｖinが印加されており、ＮチャネルＭＯＳＦＥＴ１１０がオン、ＮチャネルＭＯＳＦＥＴ１１１がオフとなることにより、インダクタ１２０に入力電圧Ｖinが印加され、キャパシタ１２１が充電されて出力電圧Ｖoutが上昇する。その後、ＮチャネルＭＯＳＦＥＴ１１０がオフ、ＮチャネルＭＯＳＦＥＴ１１１がオンとなると、インダクタ１２０に蓄積されたエネルギーによって、ＮチャネルＭＯＳＦＥＴ１１１、インダクタ１２０、コンデンサ１２１により構成されるループを電流が流れ、キャパシタ１２１が放電されて出力電圧Ｖoutが下降する。このように、ＤＣ−ＤＣコンバータ１００では、適宜のタイミングでＮチャネルＭＯＳＦＥＴ１１０，１１１をオンオフさせることによって、出力電圧Ｖoutが目的レベルとなるように制御される。

そして、ＤＣ−ＤＣコンバータ１００は、ＮチャネルＭＯＳＦＥＴ１１０，１１１のスイッチングを制御するための回路として、抵抗１２５，１２６、誤差増幅回路１３０、キャパシタ１３１、抵抗１３２、電源１３５、電流源１３６、キャパシタ１３７、三角波発振器１４０、コンパレータ１５０、バッファ１５１、及びインバータ１５２を備えている。

誤差増幅回路１３０の−入力端子には、出力電圧Ｖoutを抵抗１２５，１２６により分圧した帰還電圧Ｖfが印加されている。また、誤差増幅回路１３０の一方の＋入力端子には、目的レベルの基準となる参照電圧Ｖrefが電源１３５から印加されている。また、誤差増幅回路１３０の他方の＋入力端子には、電流源１３６からの電流によってキャパシタ１３７が充電されて発生する電圧Ｖssが印加されている。そして、誤差増幅回路１３０は、２つの＋入力端子に印加された電圧のうち低い方の電圧と、−入力端子に印加された帰還電圧Ｖfとの誤差を増幅した電圧Ｖeを出力する。なお、キャパシタ１３１及び抵抗１３２は、誤差増幅回路１３０を積分動作させるためのものである。

そして、コンパレータ１５０は、三角波発振器１４０から出力される三角波状に変化する電圧Ｖtと、誤差増幅回路１３０から出力される誤差電圧Ｖeとの大小比較を行い、誤差電圧Ｖeが電圧Ｖtより高い間Ｈレベルの信号を出力し、誤差電圧Ｖeが電圧Ｖtより低い間Ｌレベルの信号を出力する。そして、コンパレータ１５０からＨレベルの信号が出力されると、バッファ１５１を介してＨレベルの信号がＮチャネルＭＯＳＦＥＴ１１０のゲートに入力されてＮチャネルＭＯＳＦＥＴ１１０がオンとなり、インバータ１５２を介してＬレベルの信号がＮチャネルＭＯＳＦＥＴ１１１に入力されてＮチャネルＭＯＳＦＥＴ１１１がオフとなる。一方、コンパレータ１５０からＬレベルの信号が出力されると、バッファ１５１を介してＬレベルの信号がＮチャネルＭＯＳＦＥＴ１１０のゲートに入力されてＮチャネルＭＯＳＦＥＴ１１０がオフとなり、インバータ１５２を介してＨレベルの信号がＮチャネルＭＯＳＦＥＴ１１１に入力されてＮチャネルＭＯＳＦＥＴ１１１がオンとなる。

つまり、帰還電圧Ｖfが基準となる電圧Ｖref又は電圧Ｖssより低い場合、電圧Ｖeが上昇してコンパレータ１５０からＨレベルの信号が出力される割合が高くなり、出力電圧Ｖoutが上昇する。また、帰還電圧Ｖfが基準となる電圧Ｖref又は電圧Ｖssより高い場合、電圧Ｖeが下降してコンパレータ１５０からＬレベルの信号が出力される割合が高くなり、出力電圧Ｖoutが下降する。このように、ＤＣ−ＤＣコンバータ１００では、帰還電圧Ｖfが電圧Ｖref又は電圧Ｖssの低い方の電圧となるように、コンパレータ１５０から出力される信号がＰＷＭ（Pulse Width Modulation）制御されている。

なお、ＤＣ−ＤＣコンバータ１００の動作開始時に、帰還電圧Ｖfが電圧Ｖrefとなるように制御を開始すると、出力電圧Ｖoutを急速に上昇させようとするため過電流が発生し、ＮチャネルＭＯＳＦＥＴ１１０，１１１が破壊されてしまう。そのため、ＤＣ−ＤＣコンバータ１００では、電圧Ｖssを用いることにより、出力電圧Ｖoutを徐々に上昇させるソフトスタートが実現されている。

また、ＤＣ−ＤＣコンバータ１００の起動時に、出力電圧Ｖoutがゼロレベルになっていない状態、すなわち、プレバイアス状態が発生している場合がある。例えば、ＤＣ−ＤＣコンバータ１００の前回の動作終了後にキャパシタ１２１が放電しきっていない場合や、出力側に接続された機器等から電流がリークしている場合等に、プレバイアス状態が発生する。

プレバイアス状態でＤＣ−ＤＣコンバータ１００を起動すると、帰還電圧Ｖfが電圧Ｖssより高いため、出力電圧Ｖoutを下降させるために、ＮチャネルＭＯＳＦＥＴ１１１がオン、ＮチャネルＭＯＳＦＥＴ１１０がオフに制御される。これにより、キャパシタ１２１、インダクタ１２０、ＮチャネルＭＯＳＦＥＴ１１１により構成されるループを電流が流れ、キャパシタ１２１が放電されて出力電圧Ｖoutが下降する。そして、次に、ＮチャネルＭＯＳＦＥＴ１１０がオン、ＮチャネルＭＯＳＦＥＴ１１１がオフになると、インダクタ１２０に蓄えられたエネルギーによって、インダクタ１２０からＤＣ−ＤＣコンバータ１００の入力側であるＮチャネルＭＯＳＦＥＴ１１０のドレインに向かって電流が逆流してしまうこととなる。なお、このように出力側から入力側にエネルギーが戻される動作のことを、回生動作と称することとする。

そして、回生動作が行われる際のインダクタ１２０の電圧方向はプレバイアス電圧と同方向であるため、入力側にはプレバイアス電圧よりも高い電圧が発生することとなる。また、ＤＣ−ＤＣコンバータ１００の起動時には、帰還電圧Ｖfと比較される電圧Ｖssが低いため、ＮチャネルＭＯＳＦＥＴ１１１がオンとなる割合が高く、ＮチャネルＭＯＳＦＥＴ１１０がオンとなる割合が低い。そのため、ＮチャネルＭＯＳＦＥＴ１１１が長時間オンすることによりインダクタ１２０に蓄積されるエネルギーが大きくなり、回生動作が発生した際の入力側の電圧上昇も非常に大きくなってしまう。そして、このように入力側の電圧が非常に高くなってしまうと、ＤＣ−ＤＣコンバータ１００が破壊されたり、ＤＣ−ＤＣコンバータ１００の入力電圧Ｖinを監視するための過電圧保護回路が誤動作したりしてしまう等の不具合が生じることとなる。

そこで、回生動作を防止するために、ＤＣ−ＤＣコンバータの起動時にトランジスタのスイッチング動作を停止させる方法が提案されている（例えば非特許文献１）。そして、ＤＣ−ＤＣコンバータ１００では、このような回生動作を防止するための回路として、コンパレータ１６０が設けられている。コンパレータ１６０は、帰還電圧Ｖfと電圧Ｖssとを比較し、帰還電圧Ｖfが電圧Ｖssより高い場合はＬレベルの信号を出力し、帰還電圧Ｖfが電圧Ｖssより低い場合はＨレベルの信号を出力する。すなわち、プレバイアス状態のために帰還電圧Ｖfが電圧Ｖssよりも高くなっている場合は、コンパレータ１６０からＬレベルの信号が出力される。この場合、ＤＣ−ＤＣコンバータ１００では、ＮチャネルＭＯＳＦＥＴ１１０，１１１が両方ともオフとなるように制御が行われる。そして、時間の経過とともに電圧Ｖssが上昇し、帰還電圧Ｖfが電圧Ｖssより低くなると、コンパレータ１６０からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１０，１１１の相補的なスイッチング動作が開始される。
日本テキサス・インスツルメンツ株式会社、"低入力電圧モード同期整流式バック・コントローラ"、[online]、平成１３年１１月、日本テキサス・インスツルメンツ株式会社、[平成１８年３月２４日検索]、インターネット＜URL: http://www.tij.co.jp/jsc/ds/SLUS585A.pdf＞

図９は、プレバイアス状態が発生している場合の、ＤＣ−ＤＣコンバータ１００における電圧変化を示す図である。ＤＣ−ＤＣコンバータ１００の起動時には帰還電圧Ｖfが電圧Ｖssより高いため、ＮチャネルＭＯＳＦＥＴ１１０，１１１の相補的なスイッチング動作は行われず、帰還電圧Ｖfは変化しない。そして、電流源１３６から出力される電流Ｉssによってキャパシタ１３７が充電され、電圧Ｖssが帰還電圧Ｖfを超えると、ＮチャネルＭＯＳＦＥＴ１１０，１１１の相補的なスイッチング動作が開始され、帰還電圧Ｖfは電圧Ｖssに伴って、参照電圧Ｖrefのレベルまで徐々に上昇する。

このように、ＤＣ−ＤＣコンバータ１００が起動されてから電圧Ｖssが帰還電圧Ｖfを超えるまでの時間Ｔpは、回生動作を防止するためには必要であるが、出力電圧Ｖoutを目的レベルに変化させるという観点では無駄な時間となっている。

本発明は上記課題を鑑みてなされたものであり、回生動作を防止する時間の短いスイッチング制御回路を提供することを目的とする。

上記目的を達成するため、本発明のスイッチング制御回路は、直列に接続された第１及び第２トランジスタが相補的にオンオフすることにより、前記第１トランジスタに入力される入力電圧から目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータの前記第１及び第２トランジスタのオンオフを制御するスイッチング制御回路であって、キャパシタを充電する充電電流を出力する充電回路と、前記キャパシタの電位に応じた第１参照電圧及び前記目的レベルの基準となる第２参照電圧のうち低い方の電圧と、前記出力電圧に応じた帰還電圧との誤差を増幅した誤差電圧を出力する誤差増幅回路と、前記第１参照電圧が前記帰還電圧より高い場合は、前記誤差増幅回路から出力される前記誤差電圧に基づいて、前記出力電圧を前記目的レベルとすべく、前記第１及び第２トランジスタを相補的にオンオフさせるための制御信号を出力し、前記第１参照電圧が前記帰還電圧より低い場合は、前記制御信号の出力を停止する駆動回路と、を備え、前記充電回路は、前記駆動回路が前記制御信号を出力している場合は、前記充電電流の電流量を第１電流量とし、前記駆動回路が前記制御信号の出力を停止している場合は、前記充電電流の電流量を前記第１電流量より多い第２電流量とすることとする。

そして、前記充電回路は、前記第１電流量の電流を出力する第１電流源と、前記駆動回路が前記制御信号の出力を停止している場合は、前記第２電流量から前記第１電流量だけ少ない電流を出力することにより、前記充電電流の電流量を前記第２電流量とし、前記駆動回路が前記制御信号を出力している場合は、電流の出力を停止することにより、前記充電電流の電流量を前記第１電流量とする第２電流源と、を備えることとすることができる。

また、前記駆動回路は、前記第１参照電圧と、前記帰還電圧との比較信号を出力する帰還電圧比較回路と、前記帰還電圧比較回路から出力される前記比較信号に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記制御信号の出力を停止し、前記第１参照電圧が前記帰還電圧より高い場合は、前記制御信号を出力する駆動制御回路と、を含んで構成され、前記充電回路は、前記帰還電圧比較回路から出力される前記比較信号に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記充電電流の電流量を前記第２電流量とし、前記第１参照電圧が前記帰還電圧より高い場合は、前記充電電流の電流量を前記第１電流量とすることとすることができる。

また、前記駆動回路は、前記誤差増幅回路から出力される前記誤差電圧に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記制御信号の出力を停止し、前記第１参照電圧が前記帰還電圧より高い場合は、前記制御信号を出力し、前記充電回路は、前記誤差増幅回路から出力される前記誤差電圧に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記充電電流の電流量を前記第２電流量とし、前記第１参照電圧が前記帰還電圧より高い場合は、前記充電電流の電流量を前記第１電流量とすることとすることができる。

さらに、前記駆動回路は、所定周期で発振する発振電圧を出力する発振回路と、前記誤差増幅回路から出力される前記誤差電圧と、前記発振回路から出力される前記発振電圧とを比較して前記制御信号を出力する比較回路と、前記比較回路から出力される前記制御信号に基づいて、前記第１参照電圧が前記帰還電圧より高くなり、前記発振比較回路から出力される前記制御信号が、前記第１トランジスタをオンさせる信号になると、前記制御信号の前記第２トランジスタへの出力を開始させるためのスイッチング開始信号を出力する開始信号出力回路と、前記開始信号出力回路から前記スイッチング開始信号が入力されると、前記比較回路から出力される前記制御信号を前記第２トランジスタに出力する出力制御回路と、を含んで構成され、前記充電回路は、前記開始信号出力回路から出力される前記開始信号に基づいて、前記駆動回路が前記制御信号の出力を停止している場合は、前記充電電流の電流量を前記第２電流量とし、前記駆動回路が前記制御信号を出力している場合は、前記充電電流の電流量を前記第１電流量とすることとしてもよい。

また、前記駆動回路は、前記誤差増幅回路から出力される前記誤差電圧と、前記帰還電圧とを比較して前記制御信号を出力する比較回路と、前記比較回路から出力される前記制御信号に基づいて、前記第１参照電圧が前記帰還電圧より高くなり、前記発振比較回路から出力される前記制御信号が、前記第１トランジスタをオンさせる信号になると、前記制御信号の前記第２トランジスタへの出力を開始させるためのスイッチング開始信号を出力する開始信号出力回路と、前記開始信号出力回路から前記スイッチング開始信号が入力されると、前記比較回路から出力される前記制御信号を前記第２トランジスタに出力する出力制御回路と、を含んで構成され、前記充電回路は、前記開始信号出力回路から出力される前記開始信号に基づいて、前記駆動回路が前記制御信号の出力を停止している場合は、前記充電電流の電流量を前記第２電流量とし、前記駆動回路が前記制御信号を出力している場合は、前記充電電流の電流量を前記第１電流量とすることとしてもよい。

また、前記スイッチング制御回路は、前記ＤＣ−ＤＣコンバータの起動時に入力される信号に応じて、前記誤差増幅回路から出力される前記誤差電圧をゼロレベルにリセットするリセット回路を備えることとしてもよい。

回生動作を防止する時間の短いスイッチング制御回路を提供することができる。

＜＜ＰＷＭコンバータ＞＞
＝＝回路構成＝＝
図１は、本発明の一実施形態であるスイッチング制御回路を用いて構成されるＰＷＭ制御によるＤＣ−ＤＣコンバータ（ＰＷＭコンバータ）の構成例を示す図である。ＤＣ−ＤＣコンバータ１Ａは、スイッチング制御回路１０Ａ、ＮチャネルＭＯＳＦＥＴ１１，１２、インダクタ１３、キャパシタ１４、抵抗２１，２２、キャパシタ２４、キャパシタ３１、抵抗３２、及びマイコン３５を含んで構成されている。また、スイッチング制御回路１０Ａは、充電回路４０Ａ、電源４１、誤差増幅回路４２、ＮチャネルＭＯＳＦＥＴ４３、三角波発振器４４、コンパレータ４５，４６、バッファ４７、インバータ４８，４９、ＳＲフリップフロップ（以後「ＳＲ−ＦＦ」と表す。）５０、ＡＮＤ回路５１，５２、及びＯＲ回路５３を含んで構成されている。

ＮチャネルＭＯＳＦＥＴ１１（第１トランジスタ）とＮチャネルＭＯＳＦＥＴ１２（第２トランジスタ）は直列に接続されており、ＮチャネルＭＯＳＦＥＴ１１のドレインに入力電圧Ｖinが印加され、ＮチャネルＭＯＳＦＥＴ１２のソースが接地されている。そして、ＮチャネルＭＯＳＦＥＴ１１のゲート（制御電極）はスイッチング制御回路１０Ａの端子ＨＤと接続され、ＮチャネルＭＯＳＦＥＴ１２のゲート（制御電極）はスイッチング制御回路１０Ａの端子ＬＤと接続されている。なお、本実施形態では、トランジスタとしてＮチャネルＭＯＳＦＥＴを用いることとしたが、ＰチャネルＭＯＳＦＥＴを用いることもできるし、バイポーラトランジスタを用いることもできる。

インダクタ１３は、一端がＮチャネルＭＯＳＦＥＴ１１，１２の接続点と接続され、他端がキャパシタ１４の一端と接続されている。そして、キャパシタ１４の他端は接地され、インダクタ１３とキャパシタ１４との接続点の電圧、すなわち、キャパシタ１４に充電された電圧が出力電圧Ｖoutとなっている。

抵抗２１，２２は、出力電圧Ｖoutに応じた帰還電圧Ｖfを生成するための分圧抵抗である。抵抗２１は、一端に出力電圧Ｖoutが印加され、他端が抵抗２２の一端と接続されている。また、抵抗２２の他端は接地されている。そして、抵抗２１，２２の接続点の電圧が、出力電圧Ｖoutを抵抗２１，２２の抵抗比で分圧した帰還電圧Ｖfとなっており、帰還電圧Ｖfはスイッチング制御回路１０Ａの端子ＦＢに印加されている。

キャパシタ２４は、ＤＣ−ＤＣコンバータ１Ａをソフトスタートさせるための電圧Ｖss（第１参照電圧）を生成する回路である。キャパシタ２４は、一端がスイッチング制御回路１０Ａの端子ＳＳと接続され、他端が接地されている。そして、充電回路４０Ａから出力される電流Ｉssによってキャパシタ２４に充電される電圧が、ソフトスタート用の電圧Ｖssとなっている。なお、キャパシタ２４には放電回路（不図示）が接続されており、ＤＣ−ＤＣコンバータ１Ａの起動時には電圧Ｖssがゼロレベルとなる。

キャパシタ３１及び抵抗３２は、キャパシタ３１の容量Ｃと抵抗３２の抵抗値Ｒとの積により定められる時定数によって誤差増幅回路４２を積分動作させるための回路である。キャパシタ３１は、一端がスイッチング制御回路１０Ａの端子ＣＣを介して誤差増幅回路４２の一方の入力端子（本実施形態では−入力端子）と接続され、他端が抵抗３２の一端と接続されている。また、抵抗３２の他端は、スイッチング制御回路１０Ａの端子ＣＲを介して誤差増幅回路４２の出力端子と接続されている。

マイコン３５は、ＤＣ−ＤＣコンバータ１Ａの起動時に、スタンバイ信号を端子ＳＴＢに出力する。本実施形態では、スタンバイ信号は、ＤＣ−ＤＣコンバータ１Ａの起動時にＨレベルとなるパルス信号であることとする。なお、ＤＣ−ＤＣコンバータ１Ａでは、スタンバイ信号に限らず、ＤＣ−ＤＣコンバータ１Ａの起動時に発生する他の信号を用いることも可能である。例えば、ＤＣ−ＤＣコンバータ１Ａの駆動電圧が駆動に必要なレベルに達しているかどうかを判定するためのＵＶＬＯ（Under Voltage Lock Out）回路から出力される信号をスタンバイ信号の代わりに用いることとしてもよい。

充電回路４０Ａは、端子ＳＳと接続されており、キャパシタ２４を充電するための電流Ｉss（充電電流）を出力する回路である。また、充電回路４０Ａには、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴが入力されている。信号ＰＲＴＣＴは、ＮチャネルＭＯＳＦＥＴ１１，１２のスイッチング動作が行われている状態、すなわち、同期整流状態にある場合は一方の論理レベル（本実施形態ではＨレベル）となり、回生動作を防止するためにＮチャネルＭＯＳＦＥＴ１１，１２のスイッチング動作を停止させている状態、すなわち、回生保護状態にある場合は他方の論理レベル（本実施形態ではＬレベル）となる。そして、充電回路４０Ａは、同期整流状態にある場合は、電圧Ｖssを徐々に上昇させてソフトスタートさせるために電流Ｉssの電流量を小さくし（第１電流量）、回生保護状態にある場合は、キャパシタ２４を急速に充電するために電流Ｉssの電流量を大きくする（第２電流量）。

電源４１は、ＤＣ−ＤＣコンバータ１Ａの出力電圧Ｖoutを目的レベルの電圧、すなわち、目的電圧とした際の帰還電圧Ｖfと同電位の電圧Ｖref（第２参照電圧）を出力する電源である。

誤差増幅回路４２は、一方の極性の入力端子（本実施形態では−入力端子）を１つと、他方の極性の入力端子（本実施形態では＋入力端子）を２つ備えている。誤差増幅回路４２の−入力端子には端子ＦＢを介して帰還電圧Ｖfが印加され、一方の＋入力端子には端子ＳＳを介して電圧Ｖssが印加され、他方の＋入力端子には電源４１から出力される電圧Ｖrefが印加されている。また、誤差増幅回路４２の−入力端子は、端子ＣＣを介してキャパシタ３１と接続され、誤差増幅回路４２の出力端子は、端子ＣＲを介して抵抗３２と接続されている。そして、誤差増幅回路４２は、電圧Ｖss及び電圧Ｖrefの何れか低い方と、帰還電圧Ｖfとの誤差を示す誤差電圧Ｖeを出力する。なお、誤差増幅回路４２から出力される誤差電圧Ｖeは、キャパシタ３１及び抵抗３２により定められる時定数に従って変化する。

ＮチャネルＭＯＳＦＥＴ４３（リセット回路）は、ＤＣ−ＤＣコンバータ１Ａの起動時に誤差電圧Ｖeをゼロレベルにリセットする回路である。ＮチャネルＭＯＳＦＥＴ４３は、ドレインが端子ＣＲと接続され、ソースが接地され、ゲートが端子ＳＴＢと接続されている。そして、ＤＣ−ＤＣコンバータ１Ａの起動時に端子ＳＴＢを介してスタンバイ信号が入力されるとＮチャネルＭＯＳＦＥＴ４３がオンとなり、キャパシタ３１が放電されて誤差電圧Ｖeがゼロレベルとなる。

三角波発振器４４（発振回路）は、所定周波数で上端電圧Ｖ_Hと下端電圧Ｖ_Lとの間を三角波状に発振する電圧Ｖtを出力する回路である。この電圧Ｖtは、ＮチャネルＭＯＳＦＥＴ１１，１２をＰＷＭ（Pulse Width Modulation）制御するために用いられる。

コンパレータ４５は、一方の入力端子（本実施形態では＋入力端子）に誤差増幅回路４２から出力される誤差電圧Ｖeが印加され、他方の入力端子（本実施形態では−入力端子）に三角波発振器４４から出力される電圧Ｖtが印加されている。そして、コンパレータ４５は、＋入力端子に印加される誤差電圧Ｖeと、−入力端子に印加される電圧Ｖtとの比較を行う。コンパレータ４５は、誤差電圧Ｖeが電圧Ｖtより高い場合に一方の論理レベル（本実施形態ではＨレベル）の信号を出力し、誤差電圧Ｖeが電圧Ｖtより低い場合に他方の論理レベル（本実施形態ではＬレベル）の信号を出力する。なお、電圧Ｖtは三角波状に発振しているため、コンパレータ４５から出力される信号は、誤差電圧Ｖeに応じたパルス幅の信号ＰＷＭＯＵＴ（制御信号）となる。

コンパレータ４６は、一方の入力端子（本実施形態では＋入力端子）に帰還電圧Ｖfが端子ＦＢを介して印加され、他方の入力端子（本実施形態では−入力端子）に電圧Ｖssが端子ＳＳを介して印加されている。そして、コンパレータ４６は、＋入力端子に印加される帰還電圧Ｖfと、−入力端子に印加される電圧Ｖssとの比較を行う。コンパレータ４６は、帰還電圧Ｖfが電圧Ｖssより高い場合に一方の論理レベル（本実施形態ではＨレベル）の信号を出力し、帰還電圧Ｖfが電圧Ｖssより低い場合に他方の論理レベル（本実施形態ではＬレベル）の信号を出力する。したがって、ＤＣ−ＤＣコンバータ１Ａの起動時に出力電圧Ｖoutがゼロレベルになっていない状態、すなわち、プレバイアス状態が発生している場合は、帰還電圧Ｖfが電圧Ｖssより高くなり、コンパレータ４６から出力される信号がＨレベルとなる。そして、充電回路４０Ａから出力される電流Ｉssによってキャパシタ２４が充電され、電圧Ｖssが帰還電圧Ｖfより高くなると、コンパレータ４６から出力される信号がＬレベルとなる。

バッファ４７及びインバータ４８は、コンパレータ４５から出力される信号ＰＷＭＯＵＴに基づいて、ＮチャネルＭＯＳＦＥＴ１１，１２を相補的にオンオフさせるための制御信号を出力する回路である。コンパレータ４５から出力される信号ＰＷＭＯＵＴが、誤差電圧Ｖeが電圧Ｖtより高いことを示す論理レベル（本実施形態ではＨレベル）の場合、バッファ４７はＮチャネルＭＯＳＦＥＴ１１（ソーストランジスタ）をオンさせるための一方の論理レベル（本実施形態ではＨレベル）の制御信号を出力し、インバータ４８はＮチャネルＭＯＳＦＥＴ１２（シンクトランジスタ）をオフさせるための他方の論理レベル（本実施形態ではＬレベル）の制御信号を出力する。また、コンパレータ４５から出力される信号ＰＷＭＯＵＴが、誤差電圧Ｖeが電圧Ｖtより低いことを示す論理レベル（本実施形態ではＬレベル）の場合、バッファ４７はＮチャネルＭＯＳＦＥＴ１１（ソーストランジスタ）をオフさせるための他方の論理レベル（本実施形態ではＬレベル）の制御信号を出力し、インバータ４８はＮチャネルＭＯＳＦＥＴ１２（シンクトランジスタ）をオンさせるための一方の論理レベル（本実施形態ではＨレベル）の制御信号を出力する。

インバータ４９は、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴの論理レベルを反転して出力する。すなわち、本実施形態においては、回生保護状態にある場合はインバータ４９から出力される信号がＨレベルとなり、同期整流状態にある場合はインバータ４９から出力される信号がＬレベルとなる。

ＳＲ−ＦＦ５０（開始信号出力回路）は、回生防止動作を制御するための信号ＰＲＴＣＴを出力するための回路である。ＳＲ−ＦＦ５０のセット端子Ｓには、コンパレータ４５から出力される信号ＰＷＭＯＵＴが入力され、リセット端子Ｒには、ＯＲ回路５３から出力される信号が入力されている。そして、出力端子Ｑから出力される信号が、回生防止動作を制御するための信号ＰＲＴＣＴとなっている。本実施形態においては、ＯＲ回路５３から出力される信号は、ＤＣ−ＤＣコンバータ１Ａの起動時、又はプレバイアス状態が発生している時にＨレベルとなる。したがって、ＤＣ−ＤＣコンバータ１Ａの起動時、又はプレバイアス状態が発生している時は、リセット端子Ｒに入力される信号がＨレベルとなることにより、出力端子Ｑから出力される信号ＰＲＴＣＴがＬレベルとなり、回生防止動作が行われる。一方、セット端子Ｓに入力される信号ＰＷＭＯＵＴが、ＮチャネルＭＯＳＦＥＴ１１，１２を同期整流動作させるためのパルス信号となることにより、出力端子Ｑから出力される信号がＨレベルとなり、回生防止動作が解除される。

ＡＮＤ回路５１（出力制御回路）は、インバータ４８から出力される信号と、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴとの論理積を、端子ＬＤを介してＮチャネルＭＯＳＦＥＴ１２のゲートに出力する。すなわち、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＬレベルの場合は、インバータ４８から出力される信号にかかわらず、ＮチャネルＭＯＳＦＥＴ１２がオフとなる。これにより、プレバイアス状態が発生している場合にＮチャネルＭＯＳＦＥＴ１２がオンとなることが抑制され、回生動作が防止される。

ＡＮＤ回路５２は、コンパレータ４６から出力される信号と、インバータ４９から出力される信号との論理積を出力する。すなわち、回生保護状態（インバータ４９から出力される信号がＨレベル）であって、プレバイアス状態（コンパレータ４６から出力される信号がＨレベル）の場合のみ、ＡＮＤ回路５２から出力される信号がＨレベルとなる。

ＯＲ回路５３は、マイコン３５から出力されるスタンバイ信号と、ＡＮＤ回路５２から出力される信号との論理和をＳＲ−ＦＦ５０のリセット端子Ｒに出力する。すなわち、ＤＣ−ＤＣコンバータ１Ａの起動時、又はプレバイアス状態が発生している時に、ＯＲ回路５３からＨレベルの信号が出力される。そして、ＯＲ回路５３から出力される信号がＨレベルとなると、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＬレベルとなり、回生保護状態となる。

なお、スイッチング制御回路１０Ａにおける、三角波発振器４４、コンパレータ４５，４６、バッファ４７、インバータ４８，４９、ＳＲ−ＦＦ５０、ＡＮＤ回路５１，５２、及びＯＲ回路５３が本発明の駆動回路に相当する。また、コンパレータ４６が本発明の帰還電圧比較回路に相当し、三角波発振器４４、コンパレータ４５、バッファ４７、インバータ４８，４９、ＳＲ−ＦＦ５０、ＡＮＤ回路５１，５２、及びＯＲ回路５３が本発明の駆動制御回路に相当する。

図２は、充電回路４０Ａの構成例を示す図である。充電回路４０Ａは、電流源６０，６１、ＰチャネルＭＯＳＦＥＴ６２〜６４、ＰＮＰ型トランジスタ６５、及びＮＰＮ型トランジスタ６６を備えている。

電流源６０は、一端に電源電圧Ｖccが印加され、他端が端子ＳＳを介してキャパシタ２４と接続されている。そして、電流源６０は、キャパシタ２４の電圧Ｖssを徐々に上昇させてソフトスタートさせるための電流Ｉ1を出力する。
電流源６１は、一端がＰチャネルＭＯＳＦＥＴ６３のドレインと接続され、他端が接地されている。そして、電流源６１は、キャパシタ２４を急速充電するための電流Ｉ2を出力する。

ＰチャネルＭＯＳＦＥＴ６２は、ソースに電源電圧Ｖccが印加され、ドレインがＰチャネルＭＯＳＦＥＴ６４のソースと接続され、ゲートにＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴが入力されている。したがって、ＰチャネルＭＯＳＦＥＴ６２は、信号ＰＲＴＣＴがＬレベルの場合、つまり、回生保護状態の場合にオンとなる。
ＰチャネルＭＯＳＦＥＴ６３は、ソースに電源電圧Ｖccが印加され、ドレインが電流源６１の一端と接続されている。ＰチャネルＭＯＳＦＥＴ６４は、ソースがＰチャネルＭＯＳＦＥＴ６２のドレインと接続され、ドレインがＰＮＰ型トランジスタ６５のエミッタ及びＮＰＮ型トランジスタ６６のベースと接続されている。また、ＰチャネルＭＯＳＦＥＴ６３，６４のゲートは、ＰチャネルＭＯＳＦＥＴ６３のドレインと接続され、電流ミラー回路を形成している。

ＰＮＰ型トランジスタ６５は、ベースに端子ＦＢを介して帰還電圧Ｖfが印加され、エミッタがＰチャネルＭＯＳＦＥＴ６４のドレイン及びＮＰＮ型トランジスタ６６のベースと接続され、コレクタが接地されている。
ＮＰＮ型トランジスタ６６は、ベースがＰチャネルＭＯＳＦＥＴ６４のドレイン及びＰＮＰ型トランジスタ６５のエミッタと接続され、コレクタに電源電圧Ｖccが印加され、エミッタが端子ＳＳを介してキャパシタ２４と接続されている。

このような充電回路４０Ａでは、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＬレベル（回生保護状態）の場合、ＰチャネルＭＯＳＦＥＴ６２がオンとなる。そして、例えば、ＮチャネルＭＯＳＦＥＴ６３，６４のサイズ比を１：１とすると、ＰチャネルＭＯＳＦＥＴ６３と電流ミラー接続されているＰチャネルＭＯＳＦＥＴ６４のドレインに、電流Ｉ2が流れることとなる。そして、ＰチャネルＭＯＳＦＥＴ６４から出力される電流Ｉ2がＮＰＮ型トランジスタ６６のベースに流れ込み、増幅された電流Ｉ3がＮＰＮ型トランジスタ６６のエミッタから出力される。そのため、キャパシタ２４に出力される電流Ｉssの電流量は、電流Ｉ1＋電流Ｉ3（第２電流量）となる。

一方、信号ＰＲＴＣＴがＨレベル（同期整流状態）の場合、ＰチャネルＭＯＳＦＥＴ６２がオフとなり、ＮＰＮ型トランジスタ６６のエミッタには電流が流れない。そのため、キャパシタ２４に出力される電流Ｉssの電流量は、電流源６０から出力される電流Ｉ1（第１電流量）のみとなる。

なお、電流源６０が本発明の第１電流源に相当し、電流源６１、ＰチャネルＭＯＳＦＥＴ６２〜６４、ＰＮＰ型トランジスタ６５、及びＮＰＮ型トランジスタ６６により構成される電流Ｉ3を出力する回路が本発明の第２電流源に相当する。

＝＝動作＝＝
次に、ＤＣ−ＤＣコンバータ１Ａの動作について説明する。まず、ＤＣ−ＤＣコンバータ１Ａの起動時に帰還電圧Ｖfが電圧Ｖssより高い状態、すなわち、プレバイアス状態が発生している場合の動作について説明する。

図３は、プレバイアス状態が発生している場合における電圧変化を示す図である。時刻ｔ０にＤＣ−ＤＣコンバータ１Ａが起動されると、マイコン３５から端子ＳＴＢを介してスタンバイ信号が入力される。スタンバイ信号がＨレベルの間、ＯＲ回路５３から出力される信号がＨレベルとなる。したがって、ＳＲ−ＦＦ５０のリセット端子ＲにＨレベルの信号が入力される。また、スタンバイ信号によってＮチャネルＭＯＳＦＥＴ４３がオンとなり、誤差電圧Ｖeはゼロレベルにリセットされる。そして、帰還電圧Ｖfが電圧Ｖssより高いため、誤差増幅回路４２から出力される誤差電圧Ｖeはゼロレベルのままである。

そのため、コンパレータ４５から出力される信号ＰＷＭＯＵＴはＬレベルの状態となり、ＳＲ−ＦＦ５０のセット端子ＳにはＬレベルの信号が入力される。したがって、ＳＲ−ＦＦ５０はリセットされ、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴはＬレベルとなる。

このとき、帰還電圧Ｖfが電圧Ｖssより高いため、コンパレータ４６から出力される信号ＡはＨレベルとなっている。また、信号ＰＲＴＣＴがＬレベルのため、インバータ４９から出力される信号ＢもＨレベルとなっている。したがって、ＡＮＤ回路５２から出力される信号ＣがＨレベルとなり、信号ＰＲＴＣＴがＬの状態が保持される。

信号ＰＲＴＣＴがＬの場合、ＡＮＤ回路５１から出力される制御信号は、コンパレータ４５から出力される信号ＰＷＭＯＵＴにかかわらずＬレベルとなり、ＮチャネルＭＯＳＦＥＴ１２はオンにはならない。すなわち、回生保護状態となっている。

また、信号ＰＲＴＣＴがＬの場合、充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオンとなる。これにより、充電回路４０Ａから出力される電流Ｉssの電流量がＩ1＋Ｉ3となり、キャパシタ２４の急速充電が開始される。

キャパシタ２４が急速充電され、時刻ｔ１に、キャパシタ２４から出力される電圧Ｖssが帰還電圧Ｖfを超えると、コンパレータ４６から出力される信号ＡがＬレベルに変化する。そして、コンパレータ４６から出力される信号ＡがＬレベルに変化すると、ＡＮＤ回路５２から出力される信号ＣもＬレベルに変化し、ＳＲ−ＦＦ５０のリセット端子ＲにはＬレベルの信号が入力される。

また、電圧Ｖssが帰還電圧Ｖfを超えると、誤差増幅回路４２から出力される誤差電圧Ｖeが徐々に上昇していく。そして、時刻ｔ２に、誤差電圧Ｖeが電圧Ｖtの下端電圧Ｖ_Lを超えると、図４に示すように、パルス幅の小さい信号ＰＷＭＯＵＴの出力が開始される。

信号ＰＷＭＯＵＴがＨレベルになると、バッファ４７からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１がオンとなる。また、Ｈレベルの信号ＰＷＭＯＵＴがＳＲ−ＦＦ５０のセット端子Ｓに入力されることにより、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＨレベルにセットされる。

これにより、ＡＮＤ回路５１から出力される信号はコンパレータ４５から出力される信号ＰＷＭＯＵＴに応じて変化することとなる。すなわち、回生防止動作が解除され、ＮチャネルＭＯＳＦＥＴ１１，１２の同期整流動作が開始される。また、信号ＰＲＴＣＴがＨレベルになると、充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオフとなる。したがって、充電回路４０Ａから出力される電流Ｉssの電流量がＩ1となり、急速充電が解除されて電圧Ｖssは緩やかに上昇していく。そして、帰還電圧Ｖfが電圧Ｖssに追従するように徐々に上昇していく。電圧Ｖssが電圧Ｖrefを超えると、誤差増幅回路４２は帰還電圧Ｖfと電圧Ｖrefとの誤差を増幅して出力するようになる。これにより、最終的には、帰還電圧Ｖfが電圧Ｖrefとなるように出力電圧Ｖoutが制御されることとなる。

このように、回生保護状態の場合には充電回路４０Ａから出力される電流Ｉssの電流量を増やしてキャパシタ２４を急速充電することにより、回生保護状態となっている時間を短くすることができる。すなわち、スイッチング制御回路１０Ａによれば、ソフトスタート時の回生動作を防止した上で、出力電圧Ｖoutが目的レベルの電圧になるまでの時間を短くすることが可能となる。

また、ＤＣ−ＤＣコンバータ１Ａでは、コンパレータ４５から出力される信号ＰＷＭＯＵＴがＨレベルとなった際に信号ＰＲＴＣＴがＨレベルとなり、回生防止動作が解除される。したがって、同期整流動作の開始時には、シンクトランジスタであるＮチャネルＭＯＳＦＥＴ１２よりも先にソーストランジスタであるＮチャネルＭＯＳＦＥＴ１１がオンとなる。つまり、シンクトランジスタであるＮチャネルＭＯＳＦＥＴ１２から先にオンとなることがなく、同期整流動作が開始される際の出力電圧Ｖoutの降下を抑制することができる。

また、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＨレベルになると、インバータ４９から出力される信号ＢがＬレベルとなる。そのため、ＡＮＤ回路５２から出力される信号Ｃは、コンパレータ４６から出力される信号ＡにかかわらずＬレベルとなる。したがって、電圧Ｖssが帰還電圧Ｖfを超える際にコンパレータ４６から出力される信号Ａにチャタリングが発生したとしても、ＳＲ−ＦＦ５０のリセット端子Ｒに入力される信号はＬレベルのままとなるため、信号ＰＲＴＣＴがＨレベルのまま保持される。つまり、コンパレータ４６のチャタリングによって回生保護状態と同期整流状態との切り替えが繰り返されることがなく、ＤＣ−ＤＣコンバータ１Ａの制御を安定させることができる。

次に、ＤＣ−ＤＣコンバータ１Ａの起動時に帰還電圧Ｖfがゼロレベルである状態、すなわち、プレバイアス状態が発生していない場合の動作について説明する。

図５は、プレバイアス状態が発生していない場合における電圧変化を示す図である。時刻ｔ１０にＤＣ−ＤＣコンバータ１Ａが起動されると、マイコン３５から端子ＳＴＢを介してスタンバイ信号が入力される。スタンバイ信号がＨレベルの間、ＯＲ回路５３から出力される信号がＨレベルとなる。したがって、ＳＲ−ＦＦ５０のリセット端子ＲにＨレベルの信号が入力される。また、スタンバイ信号によってＮチャネルＭＯＳＦＥＴ４３がオンとなり、誤差電圧Ｖeはゼロレベルにリセットされる。そのため、コンパレータ４５から出力される信号ＰＷＭＯＵＴはＬレベルの状態となり、ＳＲ−ＦＦ５０のセット端子ＳにはＬレベルの信号が入力される。したがって、ＳＲ−ＦＦ５０はリセットされ、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴはＬレベルとなる。

信号ＰＲＴＣＴがＬの場合、ＡＮＤ回路５１から出力される制御信号は、コンパレータ４５から出力される信号ＰＷＭＯＵＴにかかわらずＬレベルとなり、ＮチャネルＭＯＳＦＥＴ１２はオンにはならない。すなわち、回生保護状態となっている。
また、信号ＰＲＴＣＴがＬの場合、充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオンとなる。これにより、充電回路４０Ａから出力される電流Ｉssの電流量がＩ1＋Ｉ3となり、キャパシタ２４の急速充電が開始される。
キャパシタ２４が急速充電されて電圧Ｖssが上昇するに連れて、誤差増幅回路４２から出力される誤差電圧Ｖeも上昇する。また、電圧Ｖssが帰還電圧Ｖfより高いため、コンパレータ４６から出力される信号ＡはＬレベルとなり、ＳＲ−ＦＦ５０のリセット端子ＲにはＬレベルの信号が入力されている。

そして、時刻ｔ１１に誤差電圧Ｖeが電圧Ｖtの下端電圧Ｖ_Lを超えると、パルス幅の小さい信号ＰＷＭＯＵＴの出力が開始される。信号ＰＷＭＯＵＴがＨレベルになると、バッファ４７からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１がオンとなる。
また、Ｈレベルの信号ＰＷＭＯＵＴがＳＲ−ＦＦ５０のセット端子Ｓに入力されることにより、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＨレベルにセットされる。

これにより、ＡＮＤ回路５１から出力される信号はコンパレータ４５から出力される信号ＰＷＭＯＵＴに応じて変化することとなる。すなわち、回生防止動作が解除され、ＮチャネルＭＯＳＦＥＴ１１，１２の同期整流動作が開始される。また、信号ＰＲＴＣＴがＨレベルになると、充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオフとなる。したがって、充電回路４０Ａから出力される電流Ｉssの電流量がＩ1となり、急速充電が解除されて電圧Ｖssは緩やかに上昇していく。そして、帰還電圧Ｖfが電圧Ｖssに追従するように徐々に上昇していく。電圧Ｖssが電圧Ｖrefを超えると、誤差増幅回路４２は帰還電圧Ｖfと電圧Ｖrefとの誤差を増幅して出力するようになる。これにより、最終的には、帰還電圧Ｖfが電圧Ｖrefとなるように出力電圧Ｖoutが制御されることとなる。

＜＜リップルコンバータ＞＞
図６は、本発明の一実施形態であるスイッチング制御回路を用いて構成されるリップル制御によるＤＣ−ＤＣコンバータ（リップルコンバータ）の構成例を示す図である。ＤＣ−ＤＣコンバータ１Ｂは、ＤＣ−ＤＣコンバータ１Ａにおけるスイッチング制御回路１０Ａの代わりに、スイッチング制御回路１０Ｂを備えている。そして、スイッチング制御回路１０Ｂは、スイッチング制御回路１０Ａにおける三角波発振器４４を備えず、コンパレータ４５の−入力端子には、帰還電圧Ｖfが印加されている。その他の構成は、スイッチング制御回路１０Ａと同様である。そして、ＤＣ−ＤＣコンバータ１Ｂでは、コンパレータ４５から出力される信号ＲＰＬＯＵＴ（制御信号）に応じて、ＮチャネルＭＯＳＦＥＴ１１，１２のオンオフが制御される。

ＤＣ−ＤＣコンバータ１Ａの場合と同様に、ＤＣ−ＤＣコンバータ１Ｂの起動時には、マイコン３５から入力されるスタンバイ信号によってＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＬレベルとなり、回生保護状態となる。
ＤＣ−ＤＣコンバータ１Ｂの起動時にプレバイアス状態が発生している場合、コンパレータ４６から出力される信号ＡがＨレベル、コンパレータ４５から出力される信号ＲＰＬＯＵＴがＬレベルとなり、信号ＰＲＴＣＴがＬレベルのまま保持される。

そして、信号ＰＲＴＣＴがＬレベルであるため、充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオンとなり、キャパシタ２４が急速に充電される。キャパシタ２４が急速に充電されて電圧Ｖssが帰還電圧Ｖfを超えると、コンパレータ４６から出力される信号ＡがＬレベルとなり、ＳＲ−ＦＦ５０のリセット端子ＲにＬレベルの信号が入力される。また、誤差増幅回路４２から出力される誤差電圧Ｖeが上昇して帰還電圧Ｖfを超えると、コンパレータ４５から出力される信号ＲＰＬＯＵＴがＨレベルとなる。

これにより、ソース側のトランジスタであるＮチャネルＭＯＳＦＥＴ１１がオンになるとともに、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＨレベルとなり、回生保護状態が解除される。また、信号ＰＲＴＣＴがＨレベルになると、充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオフとなり、キャパシタ２４の急速充電は解除され、電圧Ｖssは緩やかに上昇していくこととなる。

ＮチャネルＭＯＳＦＥＴ１１がオンになると、キャパシタ１４が充電されて帰還電圧Ｖfが上昇する。そして、帰還電圧Ｖfが誤差増幅回路４２から出力される誤差電圧Ｖeを超えると、コンパレータ４５から出力される信号ＲＰＬＯＵＴがＬレベルとなる。これにより、ＮチャネルＭＯＳＦＥＴ１１がオフ、ＮチャネルＭＯＳＦＥＴ１２がオンとなる。
ＮチャネルＭＯＳＦＥＴ１２がオンになると、キャパシタ１４が放電されて帰還電圧Ｖfが下降する。そして、帰還電圧Ｖfが誤差増幅回路４２から出力される誤差電圧Ｖeより低くなると、コンパレータ４５から出力される信号ＲＰＬＯＵＴがＨレベルとなり、ＮチャネルＭＯＳＦＥＴ１１がオン、ＮチャネルＭＯＳＦＥＴ１２がオフとなる。

このように、ＤＣ−ＤＣコンバータ１Ｂでは、帰還電圧Ｖfの変化に応じて変化する信号ＲＰＬＯＵＴ（リップル）によって、帰還電圧Ｖfが電圧Ｖssに追従するように、ＮチャネルＭＯＳＦＥＴ１１，１２の同期整流動作が制御される。そして、電圧Ｖssが電圧Ｖrefを超えると、誤差増幅回路４２が帰還電圧Ｖfと電圧Ｖrefとの誤差を増幅して出力するようになる。これにより、最終的には、帰還電圧Ｖfが電圧Ｖrefとなるように出力電圧Ｖoutが制御されることとなる。

そして、ＤＣ−ＤＣコンバータ１Ｂにおいても、回生保護状態の場合には充電回路４０Ａから出力される電流Ｉssの電流量を増やしてキャパシタ２４を急速充電することにより、回生保護状態となっている時間を短くすることができる。すなわち、スイッチング制御回路１０Ｂによれば、ソフトスタート時の回生動作を防止した上で、出力電圧Ｖoutが目的レベルの電圧になるまでの時間を短くすることが可能となる。

また、ＤＣ−ＤＣコンバータ１Ｂでは、コンパレータ４５から出力される信号ＲＰＬＯＵＴがＨレベルとなった際に信号ＰＲＴＣＴがＨレベルとなり、回生防止動作が解除される。したがって、同期整流動作の開始時には、シンクトランジスタであるＮチャネルＭＯＳＦＥＴ１２よりも先にソーストランジスタであるＮチャネルＭＯＳＦＥＴ１１がオンとなる。つまり、シンクトランジスタであるＮチャネルＭＯＳＦＥＴ１２から先にオンとなることがなく、同期整流動作が開始される際の出力電圧Ｖoutの降下を抑制することができる。

また、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＨレベルになると、インバータ４９から出力される信号ＢがＬレベルとなる。そのため、ＡＮＤ回路５２から出力される信号Ｃは、コンパレータ４６から出力される信号ＡにかかわらずＬレベルとなる。したがって、電圧Ｖssが帰還電圧Ｖfを超える際にコンパレータ４６から出力される信号Ａにチャタリングが発生したとしても、ＳＲ−ＦＦ５０のリセット端子Ｒに入力される信号はＬレベルのままとなるため、信号ＰＲＴＣＴがＨレベルのまま保持される。つまり、コンパレータ４６のチャタリングによって回生保護状態と同期整流状態との切り替えが繰り返されることがなく、ＤＣ−ＤＣコンバータ１Ｂの制御を安定させることができる。

ＤＣ−ＤＣコンバータ１Ｂの起動時にプレバイアス状態が発生していない場合、コンパレータ４６から出力される信号ＡはＬレベルとなり、ＳＲ−ＦＦ５０のリセット端子ＲにはＬレベルの信号が入力される。また、帰還電圧Ｖfがゼロレベルであるため、誤差増幅回路４２から出力される誤差電圧Ｖeが上昇し始め、コンパレータ４５から出力される信号ＲＰＬＯＵＴがＨレベルとなり、ＳＲ−ＦＦ５０のセット端子ＳにＨレベルの信号が入力される。

これにより、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴがＨレベルにセットされ、ＮチャネルＭＯＳＦＥＴ１１，１２の同期整流動作が開始される。また、信号ＰＲＴＣＴがＨレベルになることによって充電回路４０ＡのＰチャネルＭＯＳＦＥＴ６２がオフとなる。したがって、充電回路４０Ａから出力される電流Ｉssの電流量がＩ1となり、電圧Ｖssは緩やかに上昇していく。そして、帰還電圧Ｖfが電圧Ｖssに追従するように出力電圧Ｖoutが上昇していく。

＜＜充電回路の他の構成例＞＞
図７は、充電回路の他の構成例を示す図である。充電回路４０Ｂは、充電回路４０Ａが備える電流源６０，６１、ＰＮＰ型トランジスタ６５、及びＮＰＮ型トランジスタ６６に加え、ＮＰＮ型トランジスタ７０、ＰＮＰ型トランジスタ７１〜７３、及び抵抗７４を備えている。

ＮＰＮ型トランジスタ７０は、コレクタがＰＮＰ型トランジスタのベース及び抵抗７４の一端と接続され、エミッタが接地され、ベースにＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴが入力されている。また、抵抗７４の他端には電源電圧Ｖccが印加されている。したがって、ＮＰＮ型トランジスタ７０は、信号ＰＲＴＣＴがＬレベルの場合、つまり、回生保護状態の場合にオフとなる。

ＰＮＰ型トランジスタ７１は、エミッタに電源電圧Ｖccが印加され、コレクタが電流源６１の一端と接続されている。ＰＮＰ型トランジスタ７２は、エミッタに電源電圧Ｖccが印加され、コレクタがＰＮＰ型トランジスタ６５のエミッタ及びＮＰＮ型トランジスタ６６のベースと接続されている。また、ＰＮＰ型トランジスタ７１，７２のベースは、ＰＮＰ型トランジスタ７１のコレクタと接続され、電流ミラー回路を形成している。
ＰＮＰ型トランジスタ７３は、エミッタに電源電圧Ｖccが印加され、コレクタが電流源６１の一端と接続され、ベースがＮＰＮ型トランジスタ７０のコレクタと接続されている。

このような充電回路４０Ｂでは、信号ＰＲＴＣＴがＬレベル（回生保護状態）の場合、ＮＰＮ型トランジスタ７０がオフとなり、ＰＮＰ型トランジスタ７３がオフとなる。そのため、電流源７１のコレクタの電流量がＩ2となる。そして、例えば、ＰＮＰ型トランジスタ７１，７２のサイズ比を１：１とすると、ＰＮＰ型トランジスタ７２のコレクタの電流量がＩ2となる。これにより、ＮＰＮ型トランジスタ６６のエミッタから電流Ｉ3が出力される。すなわち、充電回路４０Ｂから出力される電流Ｉssの電流量はＩ1＋Ｉ3となり、キャパシタ２４は急速に充電される。

一方、信号ＰＲＴＣＴがＨレベル（同期整流状態）の場合、ＮＰＮ型トランジスタ７０がオンとなり、ＰＮＰ型トランジスタ７３がオンとなる。そのため、ＰＮＰ型トランジスタ７３から電流源６１に電流が流れ込むこととなり、ＰＮＰ型トランジスタ７１のコレクタには電流が流れず、ＰＮＰ型トランジスタ７２のコレクタにも電流が流れない。したがって、ＮＰＮ型トランジスタ６６のエミッタにも電流が流れない。すなわち、充電回路４０Ｂから出力される電流Ｉssの電流量はＩ1となり、電圧Ｖssは緩やかに上昇していくこととなる。

なお、充電回路４０Ｂにおいては、電流源６０が本発明の第１電流源に相当し、電流源６１、ＮＰＮ型トランジスタ７０、ＰＮＰ型トランジスタ７１〜７３、及び抵抗７４により構成される電流Ｉ3を出力する回路が本発明の第２電流源に相当する。

そして、このような充電回路４０Ｂを、スイッチング制御回路１０Ａ，１０Ｂにおける充電回路４０Ａの代わりに用いることが可能である。なお、充電回路の構成は充電回路４０Ａ，４０Ｂに限られるものではなく、回生保護状態を示す信号が入力されると出力される電流量が増大し、回生保護が解除された状態を示す信号が入力されると出力される電流量が減少するものであればよい。

以上、本発明の実施形態について説明した。前述したように、回生保護状態の場合には、ソフトスタート用のキャパシタ２４を急速に充電することにより、同期整流動作が開始されるまでの時間を短くすることが可能となる。

これを実現するための充電回路は、充電回路４０Ａ，４０Ｂとして例示した構成とすることができる。すなわち、電流Ｉ1を出力する電流源と、電流Ｉ3を出力する電流源とを備え、回生保護状態を示す信号が入力されるとキャパシタ２４を充電するための電流Ｉssの電流量をＩ1＋Ｉ3とし、同期整流状態を示す信号が入力されると電流Ｉssの電流量をＩ1とすることができる。

また、充電回路４０Ａ，４０Ｂは、帰還電圧Ｖfとキャパシタ２４の電圧Ｖssとを比較するコンパレータ４６から出力される比較信号に基づいて、回生保護状態であるか同期整流状態であるかを判定し、電流Ｉssの電流量を切り替えることが可能である。

また、充電回路４０Ａ，４０Ｂは、誤差増幅回路４２から出力される誤差電圧Ｖeに基づいて、回生保護状態であるか同期整流状態であるかを判定し、電流Ｉssの電流量を切り替えることが可能である。

例えば、ＰＷＭコンバータであるＤＣ−ＤＣコンバータ１Ａの場合であれば、誤差電圧Ｖeと三角波状の電圧Ｖtとを比較するコンパレータ４５から出力される信号ＰＷＭＯＵＴがＨレベルになると、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴをＨレベルにセットする構成とすることができる。そして、信号ＰＲＴＣＴがＨレベルになることによって同期整流動作が開始されるとともに、キャパシタ２４の急速充電を解除することができる。また、この場合、ＮチャネルＭＯＳＦＥＴ１１から先にオンとなるため、同期整流が開始される際の出力電圧Ｖoutの低下を抑制することができる。

また、例えば、リップルコンバータであるＤＣ−ＤＣコンバータ１Ｂの場合であれば、誤差電圧Ｖeと帰還電圧Ｖfとを比較するコンパレータ４５から出力される信号ＲＰＬＯＵＴがＨレベルになると、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号ＰＲＴＣＴをＨレベルにセットする構成とすることができる。そして、信号ＰＲＴＣＴがＨレベルになることによって同期整流動作が開始されるとともに、キャパシタ２４の急速充電を解除することができる。また、この場合、ＮチャネルＭＯＳＦＥＴ１１から先にオンとなるため、同期整流が開始される際の出力電圧Ｖoutの低下を抑制することができる。

また、ＤＣ−ＤＣコンバータ１Ａ，１Ｂの起動時に、誤差増幅回路４２から出力される誤差電圧Ｖeをリセットするリセット回路（ＮチャネルＭＯＳＦＥＴ４３）を設けることにより、プレバイアス状態であるにもかかわらず回生保護状態が解除されてしまうことを防ぐことができる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

本発明の一実施形態であるスイッチング制御回路を用いて構成されるＰＷＭ制御によるＤＣ−ＤＣコンバータの構成例を示す図である。 充電回路の構成例を示す図である。 プレバイアス状態が発生している場合における電圧変化を示す図である。 誤差電圧Ｖeに応じて出力される信号ＰＷＭＯＵＴの一例を示す図である。 プレバイアス状態が発生していない場合における電圧変化を示す図である。 本発明の一実施形態であるスイッチング制御回路を用いて構成されるリップル制御によるＤＣ−ＤＣコンバータの構成例を示す図である。 充電回路の他の構成例を示す図である。 降圧型のＤＣ−ＤＣコンバータの一般的な構成を示す図である。 プレバイアス状態が発生している場合の、ＤＣ−ＤＣコンバータにおける電圧変化を示す図である。

符号の説明

１Ａ，１Ｂ ＤＣ−ＤＣコンバータ
１０Ａ，１０Ｂ スイッチング制御回路
１１，１２，４３ ＮチャネルＭＯＳＦＥＴ
１３ インダクタ
１４，２４ キャパシタ
２１，２２，７４ 抵抗
４０Ａ，４０Ｂ 充電回路
４１ 電源
４２ 差動増幅回路
４４ 三角波発振器
４５，４６ コンパレータ
４７ バッファ
４８，４９ インバータ
５０ ＳＲフリップフロップ
５１，５２ ＡＮＤ回路
５３ ＯＲ回路
６０，６１ 電流源
６２〜６４ ＰチャネルＭＯＳＦＥＴ
６５，７１〜７３ ＰＮＰ型トランジスタ
６６，７０ ＮＰＮ型トランジスタ

Claims (7)

1. 直列に接続された第１及び第２トランジスタが相補的にオンオフすることにより、前記第１トランジスタに入力される入力電圧から目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータの前記第１及び第２トランジスタのオンオフを制御するスイッチング制御回路であって、
   キャパシタを充電する充電電流を出力する充電回路と、
   前記キャパシタの電位に応じた第１参照電圧及び前記目的レベルの基準となる第２参照電圧のうち低い方の電圧と、前記出力電圧に応じた帰還電圧との誤差を増幅した誤差電圧を出力する誤差増幅回路と、
   前記第１参照電圧が前記帰還電圧より高い場合は、前記誤差増幅回路から出力される前記誤差電圧に基づいて、前記出力電圧を前記目的レベルとすべく、前記第１及び第２トランジスタを相補的にオンオフさせるための制御信号を出力し、前記第１参照電圧が前記帰還電圧より低い場合は、前記制御信号の出力を停止する駆動回路と、
   を備え、
   前記充電回路は、前記駆動回路が前記制御信号を出力している場合は、前記充電電流の電流量を第１電流量とし、前記駆動回路が前記制御信号の出力を停止している場合は、前記充電電流の電流量を前記第１電流量より多い第２電流量とすること、
   を特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記充電回路は、
   前記第１電流量の電流を出力する第１電流源と、
   前記駆動回路が前記制御信号の出力を停止している場合は、前記第２電流量から前記第１電流量だけ少ない電流を出力することにより、前記充電電流の電流量を前記第２電流量とし、前記駆動回路が前記制御信号を出力している場合は、電流の出力を停止することにより、前記充電電流の電流量を前記第１電流量とする第２電流源と、
   を備えることを特徴とするスイッチング制御回路。
3. 請求項１又は２に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記第１参照電圧と、前記帰還電圧との比較信号を出力する帰還電圧比較回路と、
   前記帰還電圧比較回路から出力される前記比較信号に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記制御信号の出力を停止し、前記第１参照電圧が前記帰還電圧より高い場合は、前記制御信号を出力する駆動制御回路と、
   を含んで構成され、
   前記充電回路は、
   前記帰還電圧比較回路から出力される前記比較信号に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記充電電流の電流量を前記第２電流量とし、前記第１参照電圧が前記帰還電圧より高い場合は、前記充電電流の電流量を前記第１電流量とすること、
   を特徴とするスイッチング制御回路。
4. 請求項１又は２に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記誤差増幅回路から出力される前記誤差電圧に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記制御信号の出力を停止し、前記第１参照電圧が前記帰還電圧より高い場合は、前記制御信号を出力し、
   前記充電回路は、
   前記誤差増幅回路から出力される前記誤差電圧に基づいて、前記第１参照電圧が前記帰還電圧より低い場合は、前記充電電流の電流量を前記第２電流量とし、前記第１参照電圧が前記帰還電圧より高い場合は、前記充電電流の電流量を前記第１電流量とすること、
   を特徴とするスイッチング制御回路。
5. 請求項４に記載のスイッチング制御回路であって、
   前記駆動回路は、
   所定周期で発振する発振電圧を出力する発振回路と、
   前記誤差増幅回路から出力される前記誤差電圧と、前記発振回路から出力される前記発振電圧とを比較して前記制御信号を出力する比較回路と、
   前記比較回路から出力される前記制御信号に基づいて、前記第１参照電圧が前記帰還電圧より高くなり、前記発振比較回路から出力される前記制御信号が、前記第１トランジスタをオンさせる信号になると、前記制御信号の前記第２トランジスタへの出力を開始させるためのスイッチング開始信号を出力する開始信号出力回路と、
   前記開始信号出力回路から前記スイッチング開始信号が入力されると、前記比較回路から出力される前記制御信号を前記第２トランジスタに出力する出力制御回路と、
   を含んで構成され、
   前記充電回路は、
   前記開始信号出力回路から出力される前記開始信号に基づいて、前記駆動回路が前記制御信号の出力を停止している場合は、前記充電電流の電流量を前記第２電流量とし、前記駆動回路が前記制御信号を出力している場合は、前記充電電流の電流量を前記第１電流量とすること、
   を特徴とするスイッチング制御回路。
6. 請求項４に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記誤差増幅回路から出力される前記誤差電圧と、前記帰還電圧とを比較して前記制御信号を出力する比較回路と、
   前記比較回路から出力される前記制御信号に基づいて、前記第１参照電圧が前記帰還電圧より高くなり、前記発振比較回路から出力される前記制御信号が、前記第１トランジスタをオンさせる信号になると、前記制御信号の前記第２トランジスタへの出力を開始させるためのスイッチング開始信号を出力する開始信号出力回路と、
   前記開始信号出力回路から前記スイッチング開始信号が入力されると、前記比較回路から出力される前記制御信号を前記第２トランジスタに出力する出力制御回路と、
   を含んで構成され、
   前記充電回路は、
   前記開始信号出力回路から出力される前記開始信号に基づいて、前記駆動回路が前記制御信号の出力を停止している場合は、前記充電電流の電流量を前記第２電流量とし、前記駆動回路が前記制御信号を出力している場合は、前記充電電流の電流量を前記第１電流量とすること、
   を特徴とするスイッチング制御回路。
7. 請求項４〜６の何れか一項に記載のスイッチング制御回路であって、
   前記ＤＣ−ＤＣコンバータの起動時に入力される信号に応じて、前記誤差増幅回路から出力される前記誤差電圧をゼロレベルにリセットするリセット回路を備えること、
   を特徴とするスイッチング制御回路。

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