JP2007336119A - 半導体装置、及びインピーダンス制御方法 - Google Patents

Abstract

【課題】回路面積が縮小されたインピーダンス制御装置を提供できる。
【解決手段】本発明による半導体装置は、制御対象回路１０に含まれる第１のトランジスタＰ１に対応して形成される第１のレプリカトランジスタＰ２と、第１のトランジスタＰ１に第１の基板バイアス電圧Ｖ_ｂ１を供給し、制御対象回路１０におけるインピーダンスを制御する第１の基板バイアス制御回路２０とを具備する。第１の基板バイアス電圧Ｖ_ｂ１は、第１のレプリカトランジスタＰ２を介して第１の基板バイアス制御回路２０に帰還され、制御対象回路１０の出力インピーダンスを制御する。
【選択図】図１

Description

本発明は、半導体装置、特に制御対象回路の入力インピーダンス、又は出力インピーダンスを所望の値に制御するインピーダンス制御回路、及びインピーダンス制御方法に関する。

近年、半導体装置における動作速度の高速化に伴い、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）に代表される高速インタフェースの分野では、半導体装置と伝送路とのインピーダンス整合が益々重要になっている。伝送路と接続するＩ／Ｏインタフェースでは、その終端となる素子（トランジスタや抵抗）の製造ばらつきや温度特性、電源電圧の変動等によってインピーダンスが変動し、伝送路との間におけるインピーダンスの不整合が生じてしまう。

このよな問題を解決するため、高精度な外部抵抗を参照してドライバのインピーダンスやレシーバの入力インピーダンスをこの抵抗値に制御して整合させるインピーダンス制御回路が一般的に用いられる。従来技術によるインピーダンス制御回路が、例えば特開１１−１７７３８０号公報（特許文献１参照）や特開２００５−０２６８９０号公報（特許文献２参照）に記載されている。

特許文献１及び２に記載のインピーダンス制御回路は、プルアップ回路とプルダウン回路とを具備するインピーダンス制御対象回路（例えばドライバ回路）のインピーダンスを制御する。特許文献１では、インピーダンス制御回路がプルアップ回路とプルダウン回路のそれぞれのインピーダンスを独立して制御することで、より正確なインピーダンス制御を実現している。又、特許文献２では、プルアップ回路及びプルダウン回路のそれぞれに対応するＭＯＳアレイ回路を用いてドライバ回路の動作をシミュレートし、その結果の多数決論理に従ってドライバ回路のインピーダンスを制御している。

ここで、従来技術による一般的なインピーダンス制御回路の構成及び動作を説明する。図５は、従来技術によるインピーダンス制御回路２００、及びそのインピーダンス制御対象となるドライバ回路１１０の構成図である。図５を参照して、ドライバ回路１１０は、複数のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称す）を有するプルアップ回路６１と、複数のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称す）を有するプルダウン回路６２とを備える。インピーダンス制御回路２００は、プルアップ回路６１と同じ構成（レプリカ回路）であるＰＭＯＳアレイ６３と、プルダウン回路６２と同じ構成（レプリカ回路）であるＮＭＯＳアレイ６７とを備える。又、プルアップ回路６１及びプルダウン回路６２にそれぞれ対応するコンパレータ６５及び６９、アップダウンカウンタ６６及び６９を備える。

ＰＭＯＳアレイ６３における各ＰＭＯＳのドレインは、接続端子６４を介して外部抵抗８０に接続される。又、接続端子６４は、コンパレータ６５の反転入力端子に接続され、外部抵抗８０とＰＭＯＳアレイ６３とによる分圧Ｖ_Ｃ１がコンパレータ６５に供給される。同様に、ＮＭＯＳアレイ６７における各ＮＭＯＳのドレインは、接続端子６８を介して外部抵抗９０に接続される。又、接続端子６８は、コンパレータ６９の非反転入力端子に接続され、外部抵抗９０とＮＭＯＳアレイ６７とによる分圧Ｖ_Ｃ２がコンパレータ６９に供給される。

コンパレータ６５は、分圧Ｖ_Ｃ１と非反転入力端子に入力される基準電圧Ｖ_ｒｅｆとを比較し、比較結果をアップダウンカウンタ６６に出力する。アップダウンカウンタ６６は、この比較結果に応じたカウント値（バイナリ値）を、プルアップ回路６１及びＰＭＯＳアレイ６３内の各ＰＭＯＳのゲートに出力する。プルアップ回路６１及びＰＭＯＳアレイ６３では、カウント値に応じて駆動するＰＭＯＳの段数が決定する。同様に、コンパレータ６９は、分圧Ｖ_Ｃ２と反転入力端子に入力される基準電圧Ｖ_ｒｅｆとを比較し、比較結果をアップダウンカウンタ７０に出力する。アップダウンカウンタ７０は、この比較結果に応じたカウント値（バイナリ値）を、プルダウン回路６２及びＮＭＯＳアレイ６７内の各ＮＭＯＳのゲートに出力する。プルダウン回路６２及びＮＭＯＳアレイ６７では、カウント値に応じて駆動するＮＭＯＳの段数が決定する。

駆動するＰＭＯＳ及びＮＭＯＳの段数によって決定した分圧Ｖ_Ｃ１及びＶ_Ｃ２の値が、コンパレータ６３、６９にフィードバックされる。以上のような動作を繰り返し、分圧Ｖ_Ｃ１、Ｖ_Ｃ２と基準電圧Ｖ_ｒｅｆとの差電圧が設定値以下になると、プルアップ回路６１とプルダウン回路６２の接続点６０における出力インピーダンスＺ_ｏｕｔは、所望の値に制御される。
特開１１−１７７３８０号公報 特開２００５−０２６８９０号公報

上述のように、従来技術によるインピーダンス制御回路１１０では、カウンタによるデジタル信号によって駆動するトランジスタを決定し、出力インピーダンスを制御している。このような構成の場合、インピーダンス制御対象回路（例えばドライバ回路）は、複数のトランジスタを備えなければならない。これは、特許文献１及び２に記載のインピーダンス制御回路でも同様である。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置は、制御対象回路（１０）に含まれる第１のトランジスタ（Ｐ１）に対応して形成される第１のレプリカトランジスタ（Ｐ２）と、第１のトランジスタ（Ｐ１）に第１の基板バイアス電圧（Ｖ_ｂ１）を供給し、制御対象回路（１０）におけるインピーダンスを制御する第１の基板バイアス制御回路（２０）とを具備する。第１の基板バイアス電圧（Ｖ_ｂ１）は、第１のレプリカトランジスタ（Ｐ２）を介して第１の基板バイアス制御回路（２０）に帰還される。本発明による半導体装置では、このような第１の基板バイアス電圧（Ｖ_ｂ１）によって、第１のトランジスタ（Ｐ１）の基板バイアス電圧が制御され、制御対象回路（１０）と、外部の装置（例えば伝送路）との間における入力又は出力インピーダンスを整合させることができる。

ここで、第１のレプリカトランジスタ（Ｐ２）は、第１の基板バイアス電圧（Ｖ_ｂ１）に基づき第１の電圧（Ｖ_ａ１）を決定する。第１の基板バイアス制御回路（２０）は、第１の電圧（Ｖ_ａ１）と基準電圧（Ｖ_ｒｅｆ）との比較結果に基づき、第１の基板バイアス電圧（Ｖ_ｂ１）を出力する。この際、第１の電圧（Ｖ_ａ１）は、第１の外部抵抗（４０）と第１のレプリカトランジスタ（Ｐ２）とによって生成される分圧である。第１の基準バイアス制御回路（２０）は、第１の電圧（Ｖ_ａ１）が基準電圧（Ｖ_ｒｅｆ）に収束するように、第１の基板バイアス電圧（Ｖ_ｂ１）を制御する。このため、制御対象回路（１０）におけるインピーダンスを、第１の外部抵抗（４０）及び基準電圧（Ｖ_ｒｅｆ）によって決まる所望の値に制御することができる。

第１の態様に係る第１の基板バイアス制御回路（２０）は、第１のコンパレータ（２１）と、第１のアップダウンカウンタ（２２）と、第１のコンバータ（２３）とを備える。第１のコンパレータ（２１）は、第１の電圧（Ｖ_ａ１）と基準電圧（Ｖ_ｒｅｆ）とを比較する。第１のアップダウンカウンタ（２２）は、第１のコンパレータ（２１）における比較結果に対応する第１のカンウタ値を出力する。第１のコンバータ（２３）は、第１のカウンタ値をアナログ値に変換し、第１の基板バイアス電圧（Ｖ_ｂ１）として出力する。

第２の態様に係る第１の基板バイアス制御回路（２０）は、第１のコンパレータ（２１）の比較結果に対して多数決演算を行う第１の多数決フィルタ（２４）を更に備える。この場合、第１のアップダウンカウンタ（２２）は、第１の多数決フィルタ（２４）から出力される多数決演算結果に対応する第１のカウンタ値を第１のコンバータ（２３）に出力する。あるいは、第１の基板バイアス制御回路（２０）は、第１のコンパレータ（２１）の比較結果に対して平均化演算を行う第１の平均化フィルタ（２４）を更に備える。この場合、第１のアップダウンカウンタ（２２）は、第１の平均化フィルタ（２４）から出力される平均化演算結果に対応する第１のカウンタ値を第１のコンバータ（２３）に出力する。

第１及び第２の態様に係る制御対象回路（１０）は、出力端子（２）を介して第１のトランジスタ（Ｐ１）に接続され、第１のトランジスタ（Ｐ１）とともにＣＭＯＳインバータを形成する第２のトランジスタ（Ｎ１）を更に含む。本発明による半導体装置は、第２のトランジスタ（Ｎ１）に対応して形成される第２のレプリカトランジスタ（Ｎ２）と、第２のトランジスタ（Ｎ１）に第２の基板バイアス電圧（Ｖ_ｂ２）を供給し、制御対象回路（１０）におけるインピーダンスを制御する第２の基板バイアス電圧（Ｖ_ｂ２）制御回路（３０）とを更に具備する。第２の基板バイアス電圧（Ｖ_ｂ２）は、第２のレプリカトランジスタ（Ｎ２）を介して第２の基板バイアス電圧（Ｖ_ｂ２）制御回路（３０）に帰還される。本発明による半導体装置では、このような第１の基板バイアス電圧（Ｖ_ｂ１）及び第２の基板バイアス電圧（Ｖ_ｂ２）によって、ＣＭＯＳを構成する第１のトランジスタ（Ｐ１）及び第２のトランジスタ（Ｎ１）の基板バイアス電圧が制御され、制御対象回路（１０）と、外部の装置（例えば伝送路）との間における入力又は出力インピーダンスを整合させることができる。

本発明によれば、半導体装置、及びインピーダンス制御方法によれば、回路面積を縮小することができる。

又、製造コストを削減することができる。

更に、半導体装置の入力インピーダンス、又は出力インピーダンスを短時間で所望の値に制御することができる。

以下、添付図面を参照して、本発明による半導体装置、及びインピーダンス制御方法の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。尚、同一又は類似の構成要素については、その説明は省略される。本実施の形態として、ドライバ回路の出力インピーダンスを制御するインピーダンス制御回路を一例に説明する。

１．全体構成
図１は、本発明による半導体装置の構成を示す回路図である。図１を参照して、本発明による半導体装置は、同一のＩＣチップに搭載されたドライバ回路１０と、インピーダンス制御回路１００とを具備する。ドライバ回路１０には、同一のＩＣチップ上に形成された内部回路（図示なし）から出力された出力信号Ｖ_ｉｎを外部の伝送路に出力する。インピーダンス制御回路１００は、ＩＣチップの外部に設けられた高精度の外部抵抗４０及び５０を参照してドライバ回路１０の出力インピーダンスを制御し、図示しない伝送路とドライバ回路１０との間における出力インピーダンスＺ_ｏｕｔを整合させる。

図１を参照して、ドライバ回路１０は、第１の電源（電源電位Ｖ_ＤＤ、以下電源Ｖ_ＤＤと称す）に接続され、プルアップ回路を形成するＰチャネル型ＭＯＳトランジスタＰ１（以下、トランジスタＰ１と称す）と、第２の電源（接地電位ＧＮＤ、以下電源ＧＮＤと称す）に接続され、プルダウン回路を形成するＮチャネル型ＭＯＳトランジスタＮ１（以下、トランジスタＮ１と称す）とを備える。すなわち、トランジスタＰ１とトランジスタＮ１はＣＭＯＳを形成する。トランジスタＰ１及びＮ１のそれぞれのゲートには入力端子１を介して出力信号Ｖ_ｉｎが入力され、出力端子２を介して外部の伝送路に出力信号Ｖ_ｉｎに基づいた信号を出力する。又、トランジスタＰ１及びＮ１における基板には、それぞれバイアス供給端子５及び６を介して基板バイアス電圧Ｖ_ｂ１及びＶ_ｂ２が供給される。

インピーダンス制御回路１００は、トランジスタＰ１のレプリカ回路であるトランジスタＰ２と、トランジスタＮ１のレプリカ回路であるトランジスタＮ２とを備える。又、トランジスタＰ１及びＰ２に、基板バイアス電圧Ｖ_ｂ１を供給する基板バイアス制御回路２０と、トランジスタＮ１及びＮ２に、基板バイアス電圧Ｖ_ｂ２を供給する基板バイアス制御回路３０とを備える。

トランジスタＰ２のゲートは電源ＧＮＤに接続され、ソースは電源Ｖ_ＤＤに接続され、ドレインは接続端子３を介して外部抵抗４０の一端に接続される。又、外部抵抗４０の他端は電源ＧＮＤに接続される。すなわち、接続端子３は、トランジスタＰ２によってプルアップされ、外部抵抗４０によってプルダウンされる。このため、外部抵抗４０とトランジスタＰ２とによる分圧Ｖ_ａ１が基板バイアス制御回路２０に供給される。同様に、トランジスタＮ２のゲートは電源Ｖ_ＤＤに接続され、ソースは電源ＧＮＤに接続され、ドレインは接続端子４を介して外部抵抗５０の一端に接続される。又、外部抵抗５０の他端は電源Ｖ_ＤＤに接続される。すなわち、接続端子４は、トランジスタＮ２によってプルダウンされ、外部抵抗５０によってプルアップされる。このため、接続端子４を介して外部抵抗５０とトランジスタＮ２とによる分圧Ｖ_ａ２が基板バイアス制御回路３０に供給される。

基板バイアス制御回路２０及び３０は、それぞれに入力される分圧Ｖ_ａ１及びＶ_ａ２と、基準電圧Ｖ_ｒｅｆとを比較し、その結果を、基板バイアス電圧Ｖ_ｂ１及びＶ_ｂ２として出力する。基板バイアス電圧Ｖ_ｂ１及びＶ_ｂ２はそれぞれ、バイアス供給端子５及び６を介して、トランジスタＰ１、Ｐ２、及びトランジスタＮ１、Ｎ２に供給される。ここで、基準電圧Ｖ_ｒｅｆは、図示しない基準電圧発生回路（例えば、精度の高い分割抵抗）によって生成され、所望の出力インピーダンスＺ_ｏｕｔの値に応じて設定される。すなわち、基準電圧Ｖ_ｒｅｆは、出力端子２と伝送路とがインピーダンス整合するときの接続端子３、４における電圧値が設定される。

以上のような構成により、基板バイアス電圧Ｖ_ｂ１及びＶ_ｂ２は、ドライバ回路１０のレプリカ回路であるトランジスタＰ２、Ｎ２を介して基板バイアス制御回路２０及び３０に分圧Ｖ_ａ１及びＶ_ａ２として帰還され、ドライバ回路１０における出力インピーダンスＺ_ｏｕｔを所望の値に制御する。

２．第１の実施の形態
（基板バイアス制御回路２０及び３０の構成）
図２は、本発明による基板バイアス制御回路２０及び３０の第１の実施の形態における構成を示すブロック図である。図２を参照して本発明に係る基板バイアス制御回路２０及び３０の第１の実施の形態における構成を説明する。本実施の形態における基板バイアス制御回路２０は、コンパレータ２１、アップダウンカウンタ（以下、カウンタと称す）２２、Ｄ／Ａコンバータ（以下、ＤＡＣと称す）２３を備える。コンパレータ２１の反転入力端子には、分圧Ｖ_ａ１が供給され、非反転入力端子には基準電圧Ｖ_ｒｅｆが供給される。コンパレータ２１は、分圧Ｖ_ａ１と基準電圧Ｖ_ｒｅｆとの比較結果をカウンタ２２に出力する。カウンタ２２は、入力された比較結果に基づきカウンタ値（バイナリ値）をカウントアップあるいはカウントダウンする。ＤＡＣ２３は、カウンタ２２から取得したカウンタ値をＤ／Ａ変換し、アナログ値である基板バイアス電圧Ｖ_ｂ１としてバイアス供給端子５に出力する。

同様に、基板バイアス制御回路３０は、コンパレータ３１、アップダウンカウンタ（以下、カウンタと称す）３２、Ｄ／Ａコンバータ（以下、ＤＡＣと称す）３３を備える。コンパレータ３１の非反転入力端子には、分圧Ｖ_ａ２が供給され、反転入力端子には基準電圧Ｖ_ｒｅｆが供給される。コンパレータ３１は、分圧Ｖ_ａ２と基準電圧Ｖ_ｒｅｆとの比較結果をカウンタ３２に出力する。カウンタ３２は、入力された比較結果に基づきカウント値(バイナリ値）をカウントアップ、あるいはカウントダウンする。ＤＡＣ２３は、カウンタ３２から取得したカウンタ値をＤ／Ａ変換し、アナログ値である基板バイアス電圧Ｖ_ｂ２としてバイアス供給端子６に出力する。以下、基板バイアス制御回路２０及び３０の構成は同様であるので、基板バイアス制御回路２０についてその構成の詳細を説明する。

コンパレータ２１は、分圧Ｖ_ａ１と基準電圧Ｖ_ｒｅｆとを比較し、分圧Ｖ_ａ１が基準電圧Ｖ_ｒｅｆより大きい場合は、ローレベル信号を出力し、小さい場合はハイレベル信号を出力する。

カウンタ２２は、ｎビットのバイナリカウンタであり、コンパレータ２１から出力された比較結果をクロック信号ＣＬＫに同期して取得し、その値に応じてカウント値を決定する。カウンタ２２は、クロック信号ＣＬＫの立ち上がりエッジに応答して比較結果を取得し、比較結果がハイレベル信号である場合、カウント値を１つカウントアップし、ローレベル信号である場合、カウント値を１つカウントダウンする。

ＤＡＣ２３は、所定の時間毎にカウンタ値（バイナリ値）をカウンタ２２から取得し、Ｄ／Ａ変換して基板バイアス電圧Ｖ_ｂ１を出力する。例えば、ＤＡＣ２３は、クロック信号ＣＬＫの立ち上がりエッジに応答してカウンタ２２からカウント値を取得する。尚、ＤＡＣ２３は、複数回カウントされたカウント値を取得しても構わない。この場合、ＤＡＣ２３がカウント値を取得する周期は、カウンタ２２が比較結果を取得する周期より長く設定される。すなわち、カウンタ２２は、クロック信号ＣＬＫより短周期のクロック信号に同期して比較結果をカウントしても良い。このように設定することで、分圧Ｖ_ａ１が短時間（クロック信号ＣＬＫの１周期内）に基準電圧Ｖ_ａ１を複数回またぐように変動する場合、より適切な基準バイアス電圧Ｖ_ｂ１を出力することができる。

（動作）
次に、図３を参照して、本発明による半導体装置のインピーダンス制御動作の詳細を説明する。図３は、本発明による半導体装置の第１の実施の形態におけるインピーダンス制御動作におけるタイミングチャートである。以下では、ドライバ回路１０の出力インピーダンスＺ_ｏｕｔを伝送路の入力インピーダンス（５０Ω）に整合させるインピーダンス制御を一例に、本発明によるインピーダンス制御動作を説明する。又、基板バイアス制御回路２０及び３０の動作は同様であるので、基板バイアス制御回路２０について、その動作の詳細を説明する。

図３を参照して、当初、時刻Ｔ０において、出力端子２における出力インピーダンスＺ_ｏｕｔは５３Ω、カウンタ２２におけるカウント値は“０”とする。

時刻Ｔ１において、カウンタ２２は、クロック信号ＣＬＫの立ち上がりエッジに応答してハイレベル信号を比較結果として取得し、カウント値を“０” から“１”にカウントアップする。ＤＡＣ２３は、カウント値“１”に応じて低下させた基板バイアス電圧Ｖ_ｂ１を出力する。トランジスタＰ１及びＰ２は、低下した基板バイアス電圧Ｖ_ｂ１に応答して出力端子２の電位及び接続端子３における分圧Ｖ_ａ１を低下させる。又、基板バイアス電圧Ｖ_ｂ１の低下に伴い、時刻Ｔ１から時刻Ｔ２の間において、出力端子２におけるインピーダンスＺ_ｏｕｔは、５３Ωから５２Ωに減少する。

時刻Ｔ２において、同様に、カウンタ２２は、ハイレベル信号を比較結果として取得し、カウント値を“２”にカウントアップする。ＤＡＣ２３は、カウント値“２”に応じて更に低下した基板バイアス電圧Ｖ_ｂ１を出力する。トランジスタＰ１及びＰ２は、低下した基板バイアス電圧Ｖ_ｂ１に応答して出力端子２の電位及び接続端子３における分圧Ｖ_ａ１を上げる。これに伴い、出力端子２における出力インピーダンスＺ_ｏｕｔは、５２Ωから５１Ωに減少する。時刻Ｔ３においても同様にして、基板バイアス電圧Ｖ_ｂ１は低下し、出力端子２における出力インピーダンスＺ_ｏｕｔは、５１Ωから５０Ωに減少する。又、時刻Ｔ３と時刻Ｔ４の間において、分圧Ｖ_ａ１は増加し、基準電圧Ｖ_ｒｅｆを越える。

時刻Ｔ４において、カウンタ２２は、ローレベル信号を比較結果として取得し、カウント値を“３”から“２”にカウントダウンする。ＤＡＣ２３は、カウント値“２”に応じて増加した基板バイアス電圧Ｖ_ｂ１を出力する。トランジスタＰ２は、増加した基板バイアス電圧Ｖ_ｂ１に応答して接続端子３における分圧Ｖ_ａ１を下げる。これに伴い、時刻Ｔ４から時刻Ｔ５の間において出力端子２における出力インピーダンスＺ_ｏｕｔは、５０Ωから５１Ωに増加する。又、時刻Ｔ４から時刻Ｔ５において、分圧Ｖ_ａ１は減少し、基準電圧Ｖ_ｒｅｆを下回る。

時刻Ｔ５から時刻Ｔ７では、時刻Ｔ３及び時刻Ｔ４を繰り返し、出力インピーダンスＺ_ｏｕｔは、５０Ωと５１Ωを交互に変動する。この際、カウンタ２２はカウントアップ、カウントダウンを交互に繰り返す。本実施の形態におけるＤＡＣ２３は、所定の回数アップ、ダウンを繰り返す信号（ここでは、カウンタ値“３”と“２”）が入力されると、出力信号を固定するように設定されている。ここでは、３回の繰り返し信号に応答して“３”が固定値として採用される。

時刻Ｔ７以降、ＤＡＣ２３は、カウンタ値“３”に対応する基板バイアス電圧Ｖ_ｂ１を出力する。これにより、出力インピーダンスＺ_ｏｕｔは５０Ωに固定される。尚、実際は、基板バイアス制御回路３０においても上述と同様な動作が行われ、出力インピーダンスＺ_ｏｕｔは基板バイアス電圧Ｖ_ｂ１及びＶ_ｂ２によって決定される。ただし、基板バイアス電圧Ｖ_ｂ２による分圧Ｖ_ａ２及び出力インピーダンスＺ_ｏｕｔの増減方向は、基板バイアス電圧Ｖ_ｂ１による分圧Ｖ_ａ１及び出力インピーダンスＺ_ｏｕｔの増減方向とは逆転している。

３．第２の実施の形態
（基板バイアス制御回路２０及び３０の構成）
図４は、本発明による基板バイアス制御回路２０及び３０の第２の実施の形態における構成を示すブロック図である。図４を参照して本発明に係る基板バイアス制御回路２０及び３０の第２の実施の形態における構成を説明する。本実施の形態における基板バイアス制御回路２０は、第１の実施の形態における基板バイアス制御回路２０に加え、フィルタ２４を更に具備する構成である。フィルタ２４は、コンパレータ２１とカウンタ２２との間に設けられ、コンパレータ２１から出力される比較結果から適切な値(比較結果）を抽出してカウンタ２２に出力する。カウンタ２２は、フィルタ２４から入力された値(比較結果）に基づきカウント値をカウントアップ、あるいはカウントダウンする。ＤＡＣ２３は、カウンタ２２から取得したカウンタ値をＤ／Ａ変換してアナログ値である基板バイアス電圧Ｖ_ｂ１としてバイアス供給端子５に出力する。

同様に、基板バイアス制御回路３０は、第１の実施の形態における基板バイアス制御回路３０に加え、フィルタ３４を更に具備する構成である。フィルタ３４は、コンパレータ３１とカウンタ３２との間に設けられ、コンパレータ３１から出力される比較結果から適切な値(比較結果）を抽出してカウンタ３２に出力する。カウンタ３２は、フィルタ３４から入力された値(比較結果）に基づきカウント値をカウントアップ、あるいはカウントダウンする。ＤＡＣ３３は、カウンタ３２から取得したカウンタ値をＤ／Ａ変換してアナログ値である基板バイアス電圧Ｖ_ｂ２としてバイアス供給端子６に出力する。

ここで、フィルタ２４は、コンパレータから出力される所定数の比較結果の多数決を出力する多数決フィルタや、所定数の比較結果の平均値を出力する平均化フィルタであることが好ましい。この場合、フィルタ２４には、位相がずれた所定数のクロック信号（図示なし）が入力される。フィルタ２４は、これらのクロック信号に同期して所定数の比較結果をラッチし、ラッチした所定数の比較結果における多数決値、あるいは平均値から決定した値を抽出する。このように、フィルタ２４は、コンパレータ２１における比較結果の多数決を抽出、あるいは、比較結果を平均化して出力を決定するため、カウンタ２２に入力される比較結果が大きな変動を示す場合、これを抑制することができる。このため、基板バイアス制御回路２０は、基板バイアス電圧Ｖ_ｂ１を短時間で収束できる。すなわち、ドライバ回路１０における出力インピーダンスＺ_ｏｕｔは短時間に所望の値（ここでは、伝送線路の入力インピーダンス５０Ω）に収束される。

本実施の形態におけるインピーダンス制御動作は、フィルタ２４、３４における比較結果抽出動作のみ異なり、その他の動作は、第１の実施の形態と同じなので説明を省略する。尚、フィルタ２４はカウンタ２２とＤＡＣ２３の間に設けられていても構わない。この場合、フィルタ２４及び３４は、カウンタ２２及び２４から出力されるｎビットのカウンタ値の多数決結果、あるいは平均値をＤＡＣ２３及び３３に出力する。

以上のように、本発明による半導体装置は、出力インピーダンスの制御対象回路は、１対のＣＭＯＳのみで構成でき、インピーダンスを制御するためのレプリカ回路もＣＭＯＳに対応する２つのトランジスタのみで構成できる。このため、従来技術によるＭＯＳアレイ構造をもつインピーダンス制御回路、及び制御対象回路に比べ、格段にその回路面積を減少することができる。又、構成素子数が少ないため、製造ばらつきによる製品毎の不良率を低下することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、インピーダンス制御対象としてドライバ回路１０の出力インピーダンスを制御する半導体装置を一例としたが、レシーバ回路等における入力インピーダンスの制御に適用できることは言うまでもない。

図１は、本発明による半導体装置の実施の形態における構成を示すブロック図である。 図２は、本発明に係る基板バイアス制御回路の第１の実施の形態における構成を示すブロック図である。 図３は、本発明による半導体装置の実施の形態におけるインピーダンス制御動作を示すタイミングチャートである。 図４は、本発明に係る基板バイアス制御回路の第２の実施の形態における構成を示すブロック図である。 図５は、従来技術によるインピーダンス制御回路の構成を示す図である。

符号の説明

Ｐ１、Ｐ２：Ｐチャネル型ＭＯＳトランジスタ
Ｎ１、Ｎ２：Ｎチャネル型ＭＯＳトランジスタ
１：入力端子
２：出力端子
３、４：接続端子
５、６：バイアス供給端子
１０：ドライバ回路
２０、３０：基板バイアス制御回路
２１、３１：コンパレータ
２２、３２：アップダウンカウンタ
２３、３３：ＤＡＣ
２４、３４：フィルタ
４０、５０：外部抵抗
１００：インピーダンス制御回路
Ｖ_ＤＤ：第１電源
ＧＮＤ：第２電源
Ｖ_ｒｅｆ：基準電圧
Ｖ_ａ１、Ｖ_ａ２：分圧
Ｖ_ｂ１、Ｖ_ｂ２：基板バイアス電圧
Ｖ_ｉｎ：出力信号
Ｚ_ｏｕｔ：出力インピーダンス
ＣＬＫ、ＣＬＫ１〜３：クロック信号

Claims (20)

1. 制御対象回路に含まれる第１のトランジスタに対応して形成される第１のレプリカトランジスタと、
   前記第１のトランジスタに第１の基板バイアス電圧を供給し、前記制御対象回路におけるインピーダンスを制御する第１の基板バイアス制御回路と、
   を具備し、
   前記第１の基板バイアス電圧は、前記第１のレプリカトランジスタを介して前記第１の基板バイアス制御回路に帰還される
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１のレプリカトランジスタは、前記第１の基板バイアス電圧に基づき第１の電圧を決定し、
   前記第１の基板バイアス制御回路は、前記第１の電圧と基準電圧との比較結果に基づき、前記第１の基板バイアス電圧を出力する
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１の電圧は、第１の外部抵抗と前記第１のレプリカトランジスタとによって生成される分圧である
   半導体装置。
4. 請求項２又は３に記載の半導体装置において、
   前記第１の基板バイアス制御回路は、
   前記第１の電圧と前記基準電圧とを比較する第１のコンパレータと、
   前記第１のコンパレータにおける比較結果に対応する第１のカンウタ値を出力する第１のアップダウンカウンタと、
   前記第１のカウンタ値をアナログ値に変換し、前記第１の基板バイアス電圧として出力する第１のコンバータと、
   を備える
   半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１の基板バイアス制御回路は、前記第１のコンパレータの比較結果に対して多数決演算を行う第１の多数決フィルタを更に備え、
   前記第１のアップダウンカウンタは、前記第１の多数決フィルタから出力される多数決演算結果に対応する第１のカウンタ値を前記第１のコンバータに出力する
   半導体装置。
6. 請求項４に記載の半導体装置において、
   前記第１の基板バイアス制御回路は、前記第１のコンパレータの比較結果に対して平均化演算を行う第１の平均化フィルタを更に備え、
   前記第１のアップダウンカウンタは、前記第１の平均化フィルタから出力される平均化演算結果に対応する第１のカウンタ値を前記第１のコンバータに出力する
   半導体装置。
7. 請求項１から６いずれか１項に記載の半導体装置において、
   前記制御対象回路は、出力端子を介して前記第１のトランジスタに接続され、前記第１のトランジスタとともにＣＭＯＳを形成する第２のトランジスタを更に含み、
   前記第２のトランジスタに対応して形成される第２のレプリカトランジスタと、
   前記第２のトランジスタに第２の基板バイアス電圧を供給し、前記制御対象回路におけるインピーダンスを制御する第２の基板バイアス制御回路と、
   を更に具備し、
   前記第２の基板バイアス電圧は、前記第２のレプリカトランジスタを介して前記第２の基板バイアス制御回路に帰還される
   半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第２のレプリカトランジスタは、前記第２の基板バイアス電圧に基づき第２の電圧を決定し、
   前記第２の基板バイアス制御回路は、前記第２の電圧と前記基準電圧との比較結果に基づき、前記第２の基板バイアス電圧を出力する
   半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第２の電圧は、第２の外部抵抗と前記第２のレプリカトランジスタとによって生成される分圧である
   半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１のレプリカトランジスタは、第１の電位を前記第１のトランジスタに供給する第１の電源に接続され、
    前記第２のレプリカトランジスタは、第２の電位を前記第２のトランジスタに供給する第２の電源に接続され、
    前記第１の外部抵抗の一端は前記第２の電源に接続され、他端は前記第１のレプリカ回路に接続され、
    前記第１の外部抵抗の一端は前記第２の電源に接続され、他端は前記第２のレプリカ回路に接続される
    半導体装置。
11. 請求項８から１０いずれか１項に記載の半導体装置において、
    前記第２の基板バイアス制御回路は、
    前記第２の電圧と前記基準電圧とを比較する第２のコンパレータと、
    前記第２のコンパレータにおける比較結果に対応する第２のカンウタ値を出力する第２のアップダウンカウンタと、
    前記第２のカウンタ値をアナログ値に変換し、前記第２の基板バイアス電圧として出力する第２のコンバータと、
    を備える
    半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記第２の基板バイアス制御回路は、前記第２のコンパレータの比較結果に対して多数決演算を行う第２の多数決フィルタを更に備え、
    前記第２のアップダウンカウンタは、前記第２の多数決フィルタから出力される多数決演算結果に対応する第２のカウンタ値を前記コンバータに出力する
    半導体装置。
13. 請求項１１に記載の半導体装置において、
    前記第２の基板バイアス制御回路は、前記第２のコンパレータの比較結果に対して平均化演算を行う第２の平均化フィルタを更に備え、
    前記第２のアップダウンカウンタは、前記第２の平均化フィルタから出力される平均化演算結果に対応する第２のカウンタ値を前記第２のコンバータに出力する
    半導体装置。
14. 請求項１から１３いずれか１項に記載の半導体装置において、
    前記制御対象回路を更に具備する
    半導体装置。
15. 基板バイアス制御装置が、トランジスタに対応して形成されるレプリカトランジスタを介して基板バイアス電圧を帰還するステップと、
    前記トランジスタが、前記基板バイアス電圧に基づきインピーダンスを決定するステップと、
    を具備する
    インピーダンス制御方法。
16. 請求項１５に記載のインピーダンス制御方法において、
    前記レプリカトランジスタが、前記基板バイアス電圧に基づき第１の電圧を決定するステップと、
    前記基板バイアス制御回路が、前記第１の電圧と基準電圧との比較結果に基づき、前記基板バイアス電圧を生成する生成ステップとを具備する
    インピーダンス制御方法。
17. 請求項１６に記載のインピーダンス制御方法において、
    前記第１の電圧は、外部抵抗と前記レプリカトランジスタとによって生成される分圧である
    インピーダンス制御方法。
18. 請求項１６又は１７に記載のインピーダンス制御方法において、
    前記生成ステップは、
    コンパレータが、前記第１の電圧と前記基準電圧とを比較するステップと、
    アップダウンカウンタが、前記コンパレータにおける比較結果に対応するカンウタ値を出力するカウントステップと、
    コンバータが、前記カウンタ値をアナログ値に変換し、前記基板バイアス電圧として出力するステップと、
    を備える
    インピーダンス制御方法。
19. 請求項１８に記載のインピーダンス制御方法において、
    前記生成ステップは、
    前記多数決フィルタが、前記コンパレータの比較結果に対して多数決演算を行うステップと、
    前記アップダウンカウンタが、前記多数決フィルタから出力される多数決演算結果に対応するカウンタ値を前記コンバータに出力するステップと、
    を更に備える
    インピーダンス制御方法。
20. 請求項１８に記載のインピーダンス制御方法において、
    前記生成ステップは、
    前記平均化フィルタが、前記コンパレータの比較結果に対して平均化演算を行うステップと、
    前記アップダウンカウンタが、前記平均化フィルタから出力される平均化演算結果に対応するカウンタ値を前記コンバータに出力するステップと、
    を更に備える
    インピーダンス制御方法。

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