JP4962715B2 - 終端抵抗調整方法および終端抵抗調整回路 - Google Patents
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Description
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、寄生抵抗に影響されることなく、レプリカ抵抗をリファレンス抵抗の抵抗値に調整できるようにして、LSI内蔵の終端抵抗を正確に目的の抵抗値に調整できるようにすることである。
本発明によると、レプリカ抵抗の両端子間の電圧とリファレンス抵抗の両端子間の電圧とが独立に測定され、その二つの電圧測定値が比較され、その結果に基づいてレプリカ抵抗がリファレンス抵抗の抵抗値に調整される。すなわち、図1に示されるように、レプリカ抵抗とリファレンス抵抗との直列回路が形成され、レプリカ抵抗に生成される電圧V1とリファレンス抵抗に生成される電圧V2とが等しくなるようにレプリカ抵抗の調整が行われる。レプリカ抵抗とリファレンス抵抗との直列回路に流れる電流をI、レプリカ抵抗とリファレンス抵抗との抵抗値をそれぞれRrep、Rrefとして、V1=V2となるようにRrepの調整を行うと、 V1=Rrep・I、 V2=Rref・I であることから、Rrep=Rrefとなって、寄生抵抗Rparの抵抗値に関わらずRrepがRrefと等しくなる。よって、終端抵抗の抵抗値がリファレンス抵抗の抵抗値に正確に追随するようになる。
〔第1の実施の形態〕
図2は、本発明の第1の実施の形態を示すブロック図である。図2に示されるように、LSI100には、入力端子T4〜T9に接続された入力回路102が形成されると共に、終端抵抗調整回路101の外付け抵抗以外の部分が形成されている。入力回路102内には、バッファ10が設置されており、バッファ10の入力端子に接続された信号線には終端抵抗Rterが接続されている。終端抵抗調整回路101内には、レプリカ抵抗Rrepの外に電圧測定回路11、12、判定回路13および調整コード発生回路14が設けられている。レプリカ抵抗Rrepの一端は電源端子VDDに接続され、その他端は電圧測定回路11の入力端子に接続されると共に、端子T1を介して外付けのリファレンス抵抗Rrefの一端に接続されている。リファレンス抵抗Rrefの他端は、接地されている。リファレンス抵抗Rrefの一端は端子T1を介して電圧測定回路12の入力端子に接続されている。電圧測定回路11と電圧測定回路12の+端子と−端子にはそれぞれ電源と接地とが反転してあるいは反転することなく接続されている。電圧測定回路11と電圧測定回路12とで生成された測定結果コードは、判定回路13に入力されて比較され、その結果に基づいて生成された判定結果コードが調整コード発生回路14宛て出力される。そして、調整コード発生回路14が出力する調整コードにより、レプリカ抵抗Rrepの調整が行なわれ、レプリカ抵抗Rrepの抵抗値がリファレンス抵抗Rrefの抵抗値に合わせられる。具体的には、リファレンス抵抗Rrefの抵抗値調整は次のように行われる。判定回路13は、電圧測定回路11および電圧測定回路12の出力する測定結果コードから、リファレンス抵抗Rrefよりレプリカ抵抗Rrepの方が小さいと判定した場合には“0”を、逆に大きいと判定した場合には“1”を生成してこれを判定結果コードとして出力する。調整コード発生回路14は判定結果コードに応じて、調整コードを1ビットずつ変化させてリファレンス抵抗Rrefの抵抗値を調整する。この動作を繰り返す事で、レプリカ抵抗Rrepの抵抗値がリファレンス抵抗Rrefの抵抗値に近づき、温度変動などでレプリカ抵抗Rrepが変化した場合にも追従することになる。レプリカ抵抗Rrepを調整した調整コードと同一のコードにより、入力回路102に設けられた終端抵抗Rterも同様に制御される。このレプリカ抵抗調整方法によれば、リファレンス抵抗Rrefに付く寄生抵抗Rparに影響されることなくレプリカ抵抗の調整が行なわれることになり、レプリカ抵抗Rrepを、したがって終端抵抗Rterを正確にリファレンス抵抗Rrefの抵抗値に調整することが可能になる。前述したように外付けのリファレンス抵抗Rrefは、温度依存性の低い抵抗であり、かつ、高精度に形成された抵抗であるので、終端抵抗Rterも温度よらず高精度に調整されることになる。
図2の入力回路102に接続される終端抵抗Rterも図4に示されるような、抵抗とpチャネル型MOSトランジスタとの直列接続体の並列接続回路によって構成されている。
図5は、本発明の第2の実施の形態の主要部を示すブロック図である。図5において、図2に示した第1の実施の形態の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。また、図5においては終端抵抗の接続される入力回路の図示が省略されている。本実施の形態においては、第1の実施の形態の回路では、LSI100内設置されていた電圧測定回路12が、LSI100外に実装されている。そして、電圧測定回路12によって外付けのリファレンス抵抗Rrefの電圧が測定され、電圧測定回路12において形成された測定結果コードは、端子T3を介してLSI100内に取り込まれ、判定回路13に入力される。それ以外の動作は第1の実施の形態の場合と同様である。
第2の実施の形態では、電圧測定回路12のみをLSI外に設置したものであったが、電圧測定回路11もLSI外に設置するようにすることができる。更には、判定回路13を、あるいは、判定回路13と調整コード発生回路14もLSI外に設置するようにしてもよい。一般的にLSI内に形成された回路よりも外付けの回路の方がばらつきが少ないので、1ないし複数の回路をLSI外に実装することにより、より正確な調整が可能となる。
図6は、本発明の第3の実施の形態の主要部を示すブロック図である。図6において、図2に示した第1の実施の形態の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。また、図6においては終端抵抗の接続される入力回路の図示が省略されている。本実施の形態においては、第1の実施の形態においてLSI100内に設置されていた電圧測定回路11、12、判定回路13、調整コード発生回路14の全てがLSI100外に実装され、代わってLSI100内には、レプリカ抵抗(終端抵抗)の調整を行うための調整コードが格納される不揮発性メモリ18と、調整コード発生回路14から端子T3を介して調整コードを受け取り、その調整コードの不揮発性メモリ18への書き込みを制御する制御回路17とがLSI100内に設置される。
一般的にLSIの電源電圧変動および環境温度変化によってLSI内蔵抵抗の抵抗値は変化する。そこで、電源電圧変動や環境温度変化による内蔵抵抗の抵抗値変化を補償する電圧変動補正データおよび温度変化補正データを不揮発性メモリ内に格納しておき、電圧変動や温度変化に応じて調整コードの変更を行うようにしておけば、これらの変化に依らず正確な抵抗調整が可能である。
図7は、本発明の第4の実施の形態の主要部を示すブロック図である。図7において、図6に示した第3の実施の形態の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。また、図7においては終端抵抗の接続される入力回路の図示が省略されている。本実施の形態においては、第3の実施の形態において、LSI外に実装されていた電圧測定回路11、判定回路13および調整コード発生回路14がLSI内に取り込まれている。また、制御回路が、17a、17bに分割され制御回路17aはLSI外に設置されている。このようにすることにより、第3の実施の形態の場合よりも使用ピン数を1本少なくすることができる。本実施の形態においては、レプリカ抵抗の抵抗値調整時には、制御回路17bは、端子T3より入力された測定結果コードを判定回路13へ送出すると共に、調整コード発生回路14で形成された調整コードを不揮発性メモリに書き込む制御を行なう。なお、本実施の形態では、測定結果コードをLSI内に入力する必要があるが、大規模なLSIで搭載されているようなLSI制御系の信号に重畳させたり、コマンド化することで、既存のピンを利用し追加のピンは不要となる。
11、12 電圧測定回路
13、23 判定回路
14、24 調整コード発生回路
15 比較回路
16 コーダ
17、17a、17b 制御回路
18 不揮発性メモリ
19 インバータ
22 比較器
100 LSI
101 終端抵抗調整回路
102 入力回路
Rpar 寄生抵抗
Rref リファレンス抵抗
Rrep レプリカ抵抗
Rter 終端抵抗
Claims (12)
- LSI外付けの参照抵抗をリファレンスとしてLSI内蔵のレプリカ抵抗の抵抗値を調整する終端抵抗調整方法において、第1の電源と第2の電源との間に、前記レプリカ抵抗と前記参照抵抗との直列回路を形成し、第1の電圧測定手段により前記レプリカ抵抗の2端子間の電圧を、第2の電圧測定手段により前記参照抵抗の2端子間の電圧をそれぞれ測定し、前記レプリカ抵抗の2端子間の電圧と前記参照抵抗の2端子間の電圧とに基づいて、前記レプリカ抵抗の抵抗値の調整を行なうことを特徴とする終端抵抗調整方法。
- 前記LSIが本来の回路動作を行なう際に、その回路動作と並行して前記レプリカ抵抗の抵抗値の調整が行なわれることを特徴とする請求項1に記載の終端抵抗調整方法。
- 前記LSIが情報処理装置内に組み込まれており、該情報処理装置の立ち上げ時に前記レプリカ抵抗の抵抗値の調整が行なわれることを特徴とする請求項1に記載の終端抵抗調整方法。
- 前記レプリカ抵抗の2端子間の電圧と前記参照抵抗の2端子間の電圧とに基づいて調整コードを形成し、該調整コードを不揮発性メモリに記憶させ、前記レプリカ抵抗の抵抗値の調整が、前記不揮発性メモリに記憶された前記調整コードにより行なわれることを特徴とする請求項1に記載の終端抵抗調整方法。
- 前記不揮発性メモリには、温度変化に対応して前記調整コードを変化させるための温度変化補正コードが記憶されていることを特徴とする請求項4に記載の終端抵抗調整方法。
- LSI外付けの参照抵抗をリファレンスとしてLSI内蔵のレプリカ抵抗の抵抗値を調整する終端抵抗調整回路において、第1の電源と第2の電源との間に、前記レプリカ抵抗と前記参照抵抗との直列回路を形成し、前記レプリカ抵抗の2端子間の電圧を測定する第1の電圧測定回路と、前記参照抵抗の2端子間の電圧を測定する第2の電圧測定回路と、測定された2つの抵抗の電圧値の比較を行う判定回路と、前記判定回路の判定結果に基づいて前記レプリカ抵抗の抵抗値の調整値に対応するコードを出力する調整コード発生回路と、を備える終端抵抗調整回路。
- 不揮発性メモリ回路を更に備え、前記調整コード発生回路の出力コードを前記不揮発性メモリ回路に格納し、格納された前記不揮発性メモリ回路のコードに基づいて前記レプリカ抵抗の抵抗値調整が行なわれることを特徴とする請求項6に記載の終端抵抗調整回路。
- 前記不揮発性メモリ回路には、格納された前記調整コードを環境温度に応じて補正するための温度変化補正データが格納されていることを特徴とする請求項7に記載の終端抵抗調整回路。
- 前記参照抵抗以外の、前記第1の電圧測定回路、前記第2の電圧測定回路、前記判定回路、および、前記調整コード発生回路が前記LSI内に設置されていることを特徴とする請求項6から8のいずれかに記載の終端抵抗調整回路。
- 前記レプリカ抵抗以外の、前記参照抵抗、前記第1の電圧測定回路、前記第2の電圧測定回路、前記判定回路、および、前記調整コード発生回路が前記LSI外に設置されていることを特徴とする請求項6から8のいずれかに記載の終端抵抗調整回路。
- 前記参照抵抗および前記第2の電圧測定回路以外の、前記第1の電圧測定回路、前記判定回路、および、前記調整コード発生回路が前記LSI内に設置されていることを特徴とする請求項6から8のいずれかに記載の終端抵抗調整回路。
- 前記第1の電圧測定回路と前記第2の電圧測定回路とは、同一の回路構成を有し、かつ、電源接続端子と接地接続端子とが互いに反転していることを特徴とする請求項6から11のいずれかに記載の終端抵抗調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007081157A JP4962715B2 (ja) | 2007-03-27 | 2007-03-27 | 終端抵抗調整方法および終端抵抗調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007081157A JP4962715B2 (ja) | 2007-03-27 | 2007-03-27 | 終端抵抗調整方法および終端抵抗調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008244729A JP2008244729A (ja) | 2008-10-09 |
JP4962715B2 true JP4962715B2 (ja) | 2012-06-27 |
Family
ID=39915538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007081157A Expired - Fee Related JP4962715B2 (ja) | 2007-03-27 | 2007-03-27 | 終端抵抗調整方法および終端抵抗調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4962715B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8253526B2 (en) * | 2007-05-07 | 2012-08-28 | Texas Instruments Incorporated | Termination compensation for differential signals on glass |
JP5439260B2 (ja) | 2010-04-01 | 2014-03-12 | 日立オートモティブシステムズ株式会社 | インバータ装置 |
WO2012137590A1 (ja) * | 2011-04-01 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6916929B1 (ja) * | 2020-05-25 | 2021-08-11 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | インピーダンスキャリブレーション回路 |
JP2021185650A (ja) | 2020-05-25 | 2021-12-09 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | インピーダンスキャリブレーション回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332591A (ja) * | 1999-05-20 | 2000-11-30 | Hitachi Ltd | 半導体集積回路及び該半導体集積回路を搭載した電子基板 |
JP3807351B2 (ja) * | 2002-06-21 | 2006-08-09 | 日本電気株式会社 | 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路 |
KR100502666B1 (ko) * | 2002-09-02 | 2005-07-22 | 주식회사 하이닉스반도체 | 저항 보정 회로 |
JP4084266B2 (ja) * | 2003-04-17 | 2008-04-30 | 株式会社東芝 | インピーダンス調整回路 |
JP2005229177A (ja) * | 2004-02-10 | 2005-08-25 | Nec Electronics Corp | インピーダンス調整回路及びその調整方法 |
JP2007006277A (ja) * | 2005-06-24 | 2007-01-11 | Nec Electronics Corp | インピーダンス制御回路およびインピーダンス制御方法 |
-
2007
- 2007-03-27 JP JP2007081157A patent/JP4962715B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008244729A (ja) | 2008-10-09 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100302 |
|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |