JP5973196B2 - 1553バス動作の自己検査のためのシステムおよび方法 - Google Patents
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Description
[0004]1553バス動作の自己検査のためのシステムおよび方法が提供される。一実施形態において、フォールトトレラントコンピュータが、マスタプロセッサ、チェッカプロセッサを含む自己検査プロセッサペアおよび自己検査ペア論理と、1553バストランシーバと、自己検査プロセッサペアと1553バストランシーバとの間に結合された1553自己検査論理を含むデバイスとを含み、1553自己検査論理は、1553バストランシーバと自己検査プロセッサペアとのデータ通信を管理する。1553自己検査論理は、ロックステップで動作する一次論理および二次論理を含む。1553自己検査論理が1553バストランシーバにデータを書き込むとき、1553自己検査論理は、一次論理によって生成された第1の1553フォーマット済みメッセージを、二次論理によって生成された第2の1553フォーマット済みメッセージと比較し、第1の1553フォーマット済みメッセージが第2の1553フォーマット済みメッセージと一致しないときに、エラー表示を生成する。
112 第1のプロセッサ/マスタプロセッサ
113 マスタプロセッサ自己検査ペア論理
114 第2のプロセッサ/チェッカプロセッサ
115 チェッカプロセッサ自己検査ペア論理
116 エラー検出訂正(EDAC)プロテクトメモリ
118 内部バス
120 1553自己検査論理デバイス
122 1553サポート論理
140 1553バス
210 一次1553機能
212 二次1553機能
214 検査メカニズム
216 エラーレジスタ
230 一次メモリ
232 二次メモリ
234 1553トランシーバ
Claims (3)
- 一次1553機能を実装する第1の論理回路(210)であって、1553バストランシーバ(234)および一次メモリ(230)に結合された第1の論理回路(210)と、
二次1553機能を実装する第2の論理回路(212)であって、前記1553バストランシーバ(234)および二次メモリ(232)に結合された第2の論理回路(212)と、
前記第1の論理回路(210)および前記第2の論理回路(212)に結合された検査メカニズム(214)と
を含む、1553シリアルデータバスを動作させるためのデバイスであって、
前記第1の論理回路(210)および第2の論理回路(212)は、自己検査プロセッサペア(112、114)に結合され、
前記1553バストランシーバ(234)を介して1553バス(140)上で送信するための発信データが、前記自己検査プロセッサペアのマスタプロセッサ(112)から受信されるとき、前記第1の論理回路(210)が、前記発信データを前記一次メモリ(230)中に記憶し、前記第2の論理回路(212)が、前記発信データを前記二次メモリ(232)中に記憶し、前記発信データのコピーが前記自己検査プロセッサペアにエコーバックされ、
前記一次1553機能(210)が、前記一次メモリ(230)に記憶された前記発信データをフォーマットして、第1の1553フォーマット済みメッセージにし、前記1553バストランシーバ(234)を動作させて、前記第1の1553フォーマット済みメッセージを前記1553バス(140)に書き込み、
前記二次1553機能(212)が、前記二次メモリ(232)に記憶された前記発信データをフォーマットして、第2の1553フォーマット済みメッセージにし、
前記検査メカニズム(214)が、前記第1の1553フォーマット済みメッセージを前記第2の1553フォーマット済みメッセージと比較し、前記第1の1553フォーマット済みメッセージが前記第2の1553フォーマット済みメッセージと一致しないときに、エラー表示を生成する、デバイス。 - 着信メッセージが前記1553バストランシーバ(234)を介して前記1553バス(140)上で受信されるとき、前記第1の論理回路(210)が、前記着信メッセージを前記一次メモリ(230)中に記憶し、前記第2の論理回路(212)が、前記着信メッセージを前記二次メモリ(232)中に記憶し、
前記一次1553機能(210)が、前記一次メモリ(230)に記憶されたときの前記着信メッセージから第1のデータセットを復号し、前記第1のデータセットを前記自己検査プロセッサペア(112、114)に送信し、
前記二次1553機能(212)が、前記二次メモリ(232)に記憶されたときの前記着信メッセージから第2のデータセットを復号し、
前記検査メカニズム(214)が、前記自己検査プロセッサペアに送信されたときの前記第1のデータセットを前記第2のデータセットと比較し、前記自己検査プロセッサペア(112、114)に送信されたときの前記第1のデータセットが、前記第2のデータセットと一致しないときに、エラーメッセージを生成する、請求項1に記載のデバイス。 - 1553バスデータ通信を検査するための方法であって、
前記1553バスデータ通信のための発信データを、自己検査プロセッサペア(112、114)のマスタプロセッサ(112)から受信するステップと、
前記発信データを一次メモリ(230)中に記憶するステップと、
前記発信データを二次メモリ(232)中に記憶するステップと、
前記発信データのコピーを前記自己検査プロセッサペア(112、114)にエコーバックするステップと、
前記一次メモリ(230)から前記発信データを読み取るステップ(310)と、
前記二次メモリ(232)から前記発信データのコピーを読み取るステップ(320)と、
前記一次メモリ(230)からの前記発信データから第1の1553フォーマット済みメッセージを生成するステップ(330)と、
前記二次メモリ(232)からの前記発信データの前記コピーから第2の1553フォーマット済みメッセージを生成するステップ(340)と、
前記第1の1553フォーマット済みメッセージを、1553シリアルバスへの送信のために1553トランシーバに送信するステップ(350)と、
前記第1の1553フォーマット済みメッセージが前記1553トランシーバに送信されているときに、前記第1の1553フォーマット済みメッセージを前記第2の1553フォーマット済みメッセージと照合するステップ(360)と、
前記第1の1553フォーマット済みメッセージが前記第2の1553フォーマット済みメッセージと一致しないときに、エラー表示を生成するステップ(370)と
を含む方法。
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US5838894A (en) * | 1992-12-17 | 1998-11-17 | Tandem Computers Incorporated | Logical, fail-functional, dual central processor units formed from three processor units |
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US6948092B2 (en) * | 1998-12-10 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | System recovery from errors for processor and associated components |
JP2002207641A (ja) * | 2001-01-05 | 2002-07-26 | Hitachi Ltd | データ転送回路及び故障検出方法 |
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