JP2002207641A - データ転送回路及び故障検出方法 - Google Patents
データ転送回路及び故障検出方法Info
- Publication number
- JP2002207641A JP2002207641A JP2001000644A JP2001000644A JP2002207641A JP 2002207641 A JP2002207641 A JP 2002207641A JP 2001000644 A JP2001000644 A JP 2001000644A JP 2001000644 A JP2001000644 A JP 2001000644A JP 2002207641 A JP2002207641 A JP 2002207641A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- sub
- data transfer
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【課題】正、副回路の構成を採用しながら、回路規模の
増大を抑えるようにした故障検出機能を有する信頼性の
高いデータ転送回路及び故障検出方法を提供すること。 【解決手段】入力データを転送する正回路に対して、副
回路を入力データのデータパス幅を圧縮してから転送を
行なう回路とし、更に、正回路の出力データのデータパ
ス幅を圧縮した圧縮データと副回路の出力データを比較
することによって正回路の故障を検出する比較器を備え
る。
増大を抑えるようにした故障検出機能を有する信頼性の
高いデータ転送回路及び故障検出方法を提供すること。 【解決手段】入力データを転送する正回路に対して、副
回路を入力データのデータパス幅を圧縮してから転送を
行なう回路とし、更に、正回路の出力データのデータパ
ス幅を圧縮した圧縮データと副回路の出力データを比較
することによって正回路の故障を検出する比較器を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、計算機システム、
ディスク制御装置、ディスクアレイ装置等で用いられる
データ転送回路及びその故障検出方法に関する。
ディスク制御装置、ディスクアレイ装置等で用いられる
データ転送回路及びその故障検出方法に関する。
【０００２】
【従来の技術】計算機システムやディスク制御装置等に
おいては、多くのデータ転送回路が用いられる。データ
転送回路は、データの加工や一時記憶を行なうものであ
るが、高い信頼性が要求されるため、通常は、同じ回路
を２個並列に配置して二重化し、一方の回路が故障した
ときに直ちに他方の回路に切り換えるように構成され
る。
おいては、多くのデータ転送回路が用いられる。データ
転送回路は、データの加工や一時記憶を行なうものであ
るが、高い信頼性が要求されるため、通常は、同じ回路
を２個並列に配置して二重化し、一方の回路が故障した
ときに直ちに他方の回路に切り換えるように構成され
る。
【０００３】更に、個々のデータ転送回路においては、
データに付加されているパリティ、ＥＣＣ（Error Corr
ecting Code）等のエラーチェックコード（誤り検出符
号）を用いた回路故障の検出が行なわれる。しかし、こ
の場合、データ転送回路の制御系が故障すると、例えば
データと共にチェックコードも失われる、或いは故障前
のデータがそのまま残される、といった現象が起き、そ
の結果故障検出が不能となって制御系の障害を見逃す場
合が存在した。
データに付加されているパリティ、ＥＣＣ（Error Corr
ecting Code）等のエラーチェックコード（誤り検出符
号）を用いた回路故障の検出が行なわれる。しかし、こ
の場合、データ転送回路の制御系が故障すると、例えば
データと共にチェックコードも失われる、或いは故障前
のデータがそのまま残される、といった現象が起き、そ
の結果故障検出が不能となって制御系の障害を見逃す場
合が存在した。
【０００４】そのような不都合を回避するため、同じデ
ータ転送回路を故障検出専用の副データ転送回路として
更に１個配置し、正、副回路の出力信号を比較して相違
があれば故障とする完全二重化方式があった（例えば、
１９９４年７月富士ソフトウエア株式会社発行「Pentiu
mTMプロセッサアーキテクチャ入門」第１１４頁及び第
１１５頁参照）。この方式では、正回路の出力データと
副回路の出力データを比較して障害を検出する回路が副
回路側に設けられる。
ータ転送回路を故障検出専用の副データ転送回路として
更に１個配置し、正、副回路の出力信号を比較して相違
があれば故障とする完全二重化方式があった（例えば、
１９９４年７月富士ソフトウエア株式会社発行「Pentiu
mTMプロセッサアーキテクチャ入門」第１１４頁及び第
１１５頁参照）。この方式では、正回路の出力データと
副回路の出力データを比較して障害を検出する回路が副
回路側に設けられる。
【０００５】これとは別に、圧縮データのエラーを検出
するために完全二重化方式を採用した例が、例えば特開
２０００−１８８５５３号公報によって開示されてい
る。この方法では、圧縮／伸長を行なう同じ回路を２個
備え、一方の回路の圧縮データを他方の回路で伸長し、
圧縮前のデータと伸長後のデータを比較してエラー検出
を行なう。
するために完全二重化方式を採用した例が、例えば特開
２０００−１８８５５３号公報によって開示されてい
る。この方法では、圧縮／伸長を行なう同じ回路を２個
備え、一方の回路の圧縮データを他方の回路で伸長し、
圧縮前のデータと伸長後のデータを比較してエラー検出
を行なう。
【０００６】
【発明が解決しようとする課題】上記の完全二重化方式
では、制御系の故障の検出が可能となるが、同一の回路
が更に追加されることから、全体として回路規模が著し
く増大することが避けられない。同じ処理能力でありな
がら回路規模が増大すれば、限られた実装面積に収容す
ることができる回路数の低減を招き、システムの処理能
力の低下とそれに伴う処理速度の低下を招くこととな
る。
では、制御系の故障の検出が可能となるが、同一の回路
が更に追加されることから、全体として回路規模が著し
く増大することが避けられない。同じ処理能力でありな
がら回路規模が増大すれば、限られた実装面積に収容す
ることができる回路数の低減を招き、システムの処理能
力の低下とそれに伴う処理速度の低下を招くこととな
る。
【０００７】転送するデータの大きさは、単位時間当た
りの転送ビット数即ち転送ビットレートと、同時に転送
するビット数即ちデータパス幅との積で決まる。今日、
ますますデータ量が増大している。そのため、転送ビッ
トレートと同時にデータパス幅も大きくなり、回路規模
の拡大が要求されている。
りの転送ビット数即ち転送ビットレートと、同時に転送
するビット数即ちデータパス幅との積で決まる。今日、
ますますデータ量が増大している。そのため、転送ビッ
トレートと同時にデータパス幅も大きくなり、回路規模
の拡大が要求されている。
【０００８】完全二重化方式では、データパス幅を大き
くすると加速度的に回路規模が増大し、そのような要求
に応えられないこととなる。また、機能が同じでありな
がら回路規模を大きくすると、それだけ信頼性が低下す
ることとなる。
くすると加速度的に回路規模が増大し、そのような要求
に応えられないこととなる。また、機能が同じでありな
がら回路規模を大きくすると、それだけ信頼性が低下す
ることとなる。
【０００９】本発明の目的は、正、副回路の構成を採用
しながら、回路規模の増大を抑えるようにした故障検出
機能を有する信頼性の高いデータ転送回路及び故障検出
方法を提供することにある。
しながら、回路規模の増大を抑えるようにした故障検出
機能を有する信頼性の高いデータ転送回路及び故障検出
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の前記課題は、入
力データを転送する正回路に対して、副回路を入力デー
タのデータパス幅を圧縮してから転送を行なう回路と
し、更に、正回路の出力データのデータパス幅を圧縮し
た圧縮データと副回路の出力データを比較して正回路の
故障を検出する比較器を備えることによって効果的に解
決することができる。回路規模がデータパス幅の大きさ
に比例するので、そのような手段を採用すれば、圧縮し
たデータを転送する副回路の回路規模を縮小することが
でき、従ってデータ転送回路の加速度的な規模増大を防
ぐことが可能になると共に、それによって回路の信頼性
を高めることが可能になるからである。
力データを転送する正回路に対して、副回路を入力デー
タのデータパス幅を圧縮してから転送を行なう回路と
し、更に、正回路の出力データのデータパス幅を圧縮し
た圧縮データと副回路の出力データを比較して正回路の
故障を検出する比較器を備えることによって効果的に解
決することができる。回路規模がデータパス幅の大きさ
に比例するので、そのような手段を採用すれば、圧縮し
たデータを転送する副回路の回路規模を縮小することが
でき、従ってデータ転送回路の加速度的な規模増大を防
ぐことが可能になると共に、それによって回路の信頼性
を高めることが可能になるからである。
【００１１】なお、圧縮は、入力データが出力データと
何等かの関係を持つ関係式のもとで行なわれる。そのよ
うに圧縮されたデータを使うので、圧縮したデータを用
いる本発明の故障検出は、圧縮しない元のデータを使っ
た検出とほぼ等しい故障検出とすることができる。
何等かの関係を持つ関係式のもとで行なわれる。そのよ
うに圧縮されたデータを使うので、圧縮したデータを用
いる本発明の故障検出は、圧縮しない元のデータを使っ
た検出とほぼ等しい故障検出とすることができる。
【００１２】
【発明の実施の形態】以下、本発明に係るデータ転送回
路を図面に示した発明の実施の形態を参照してさらに詳
細に説明する。
路を図面に示した発明の実施の形態を参照してさらに詳
細に説明する。
【００１３】図１に本発明のデータ転送回路を示す。図
１の中のデータ転送回路２は、システムにおいて複数を
使用する内の１個であり、前段にデータ転送回路１が配
置され、後段にデータ転送回路３が配置される。データ
転送回路２は、前段のデータ転送回路１よりデータを入
力し、そのデータを加工し、転送して後段のデータ転送
回路３に送出する機能を受け持つ。
１の中のデータ転送回路２は、システムにおいて複数を
使用する内の１個であり、前段にデータ転送回路１が配
置され、後段にデータ転送回路３が配置される。データ
転送回路２は、前段のデータ転送回路１よりデータを入
力し、そのデータを加工し、転送して後段のデータ転送
回路３に送出する機能を受け持つ。
【００１４】図１において、４は、入力データを受ける
入力バッファ、７は、入力バッファ４の出力データの加
工を行なう組み合わせ回路、１１は、組み合わせ回路７
の出力データを一時記憶するＲＡＭ（Random Access Me
mory）、１４は、ＲＡＭ１１の出力データを後段に送出
するための出力バッファであり、入力バッファ４と組み
合わせ回路７の間、組み合わせ回路７とＲＡＭ１１の間
及びＲＡＭ１１と出力バッファ１４の間に、それぞれタ
イミングを合わせるためのフリップフロップ５、８及び
１２が置かれ、フリップフロップ５、８及び１２の出力
側にそれぞれパリティチェッカ６、９及び１３が接続さ
れる。そして、ＲＡＭ１１の書き込みを制御する書き込
みアドレス生成回路１８及び読み出しを制御する読み出
しアドレス生成回路１９と、以上の各回路を制御する制
御回路１７とが設置される。以上の図１の上段に示した
各回路が正回路を構成する。
入力バッファ、７は、入力バッファ４の出力データの加
工を行なう組み合わせ回路、１１は、組み合わせ回路７
の出力データを一時記憶するＲＡＭ（Random Access Me
mory）、１４は、ＲＡＭ１１の出力データを後段に送出
するための出力バッファであり、入力バッファ４と組み
合わせ回路７の間、組み合わせ回路７とＲＡＭ１１の間
及びＲＡＭ１１と出力バッファ１４の間に、それぞれタ
イミングを合わせるためのフリップフロップ５、８及び
１２が置かれ、フリップフロップ５、８及び１２の出力
側にそれぞれパリティチェッカ６、９及び１３が接続さ
れる。そして、ＲＡＭ１１の書き込みを制御する書き込
みアドレス生成回路１８及び読み出しを制御する読み出
しアドレス生成回路１９と、以上の各回路を制御する制
御回路１７とが設置される。以上の図１の上段に示した
各回路が正回路を構成する。
【００１５】更に図１において、１５は、入力バッファ
４の出力データのデータパス幅を圧縮するエンコーダで
あり、また、正回路と同様の機能を有する組み合わせ回
路２２、ＲＡＭ２４、フリップフロップ２１、２３及び
２５、書き込みアドレス生成回路２７、読み出しアドレ
ス生成回路１０及び制御回路２６が副回路として配置さ
れる。更に、副回路のフリップフロップ２５に比較器２
０が接続され、正回路のフリップフロップ１２と比較器
２０の間にエンコーダ１５と同様の機能を有するエンコ
ーダ１６が接続される。
４の出力データのデータパス幅を圧縮するエンコーダで
あり、また、正回路と同様の機能を有する組み合わせ回
路２２、ＲＡＭ２４、フリップフロップ２１、２３及び
２５、書き込みアドレス生成回路２７、読み出しアドレ
ス生成回路１０及び制御回路２６が副回路として配置さ
れる。更に、副回路のフリップフロップ２５に比較器２
０が接続され、正回路のフリップフロップ１２と比較器
２０の間にエンコーダ１５と同様の機能を有するエンコ
ーダ１６が接続される。
【００１６】本発明の実施の形態では、上記のデータ転
送回路１、２、３をそれぞれ１個のＬＳＩで構成した。
送回路１、２、３をそれぞれ１個のＬＳＩで構成した。
【００１７】図２にエンコーダ１５、１６の構成の例を
示す。データには、エラー検出のためのパリティ、ＥＣ
Ｃ又はハッシュコード（Hash Code）等のエラーチェッ
クコードが付加されているが、これらを含むデータのデ
ータパス幅１６ビット（Ｄ0〜Ｄ15）がエクスクルーシ
ブＯＲ回路（排他的論理和回路）によって４ビットのデ
ータパス幅（Ｙ0〜Ｙ3）に圧縮される。入力の各ビット
は、エクスクルーシブＯＲ回路によって出力のいずれか
のビットと関係付けがなされる。
示す。データには、エラー検出のためのパリティ、ＥＣ
Ｃ又はハッシュコード（Hash Code）等のエラーチェッ
クコードが付加されているが、これらを含むデータのデ
ータパス幅１６ビット（Ｄ0〜Ｄ15）がエクスクルーシ
ブＯＲ回路（排他的論理和回路）によって４ビットのデ
ータパス幅（Ｙ0〜Ｙ3）に圧縮される。入力の各ビット
は、エクスクルーシブＯＲ回路によって出力のいずれか
のビットと関係付けがなされる。
【００１８】副回路側では、データパス幅が圧縮された
データを加工するので、論理規模を縮小することができ
る。フリップフロップやＲＡＭの割合がデータ転送回路
全体に対する占める割合が大きいため、データ幅方向の
圧縮率を高めることで全体の論理規模を縮小することが
でき、かつ、消費電力の低減が可能となる。
データを加工するので、論理規模を縮小することができ
る。フリップフロップやＲＡＭの割合がデータ転送回路
全体に対する占める割合が大きいため、データ幅方向の
圧縮率を高めることで全体の論理規模を縮小することが
でき、かつ、消費電力の低減が可能となる。
【００１９】図３に本発明のデータ転送制御の動作タイ
ミングを示す。
ミングを示す。
【００２０】まず、図１の前段のデータ転送回路１から
入力されたデータは入力バッファ４を通し、正回路側の
フリッププロップ５へ、更に符号圧縮データ生成用エン
コーダ１５へと送られる。正回路の方に送られたデータ
は、その後組み合せ回路７でデータ加工され、続いてフ
リップフロップ８でタイミングをＲＡＭに書き込みタイ
ミングに合わされる。これと同時にＲＡＭ１１の書き込
みアドレス生成回路１８により、ＲＡＭ１１への書き込
みアドレスが生成され、ＲＡＭ１１の書き込みアドレス
によって転送データが書込まれる。
入力されたデータは入力バッファ４を通し、正回路側の
フリッププロップ５へ、更に符号圧縮データ生成用エン
コーダ１５へと送られる。正回路の方に送られたデータ
は、その後組み合せ回路７でデータ加工され、続いてフ
リップフロップ８でタイミングをＲＡＭに書き込みタイ
ミングに合わされる。これと同時にＲＡＭ１１の書き込
みアドレス生成回路１８により、ＲＡＭ１１への書き込
みアドレスが生成され、ＲＡＭ１１の書き込みアドレス
によって転送データが書込まれる。
【００２１】その後、読み出しアドレス生成回路１９で
発生したアドレスに対応するデータがＲＡＭ１１より読
み出され、次段のフリップフロップ１２に転送される。
発生したアドレスに対応するデータがＲＡＭ１１より読
み出され、次段のフリップフロップ１２に転送される。
【００２２】上記の正回路のデータの転送と平行し、副
回路側ではデータパス幅が圧縮されることによってデー
タビット数が減少したデータが正回路と同等のタイミン
グで転送される。副回路でのデータ加工を行なう回路
は、圧縮されたビット数に応じて回路規模が縮小された
回路構成になる。
回路側ではデータパス幅が圧縮されることによってデー
タビット数が減少したデータが正回路と同等のタイミン
グで転送される。副回路でのデータ加工を行なう回路
は、圧縮されたビット数に応じて回路規模が縮小された
回路構成になる。
【００２３】最終的に副回路から出力されるデータと、
エンコーダ１６により符号圧縮された正回路の出力デー
タとが比較器２０により比較され、正回路／副回路での
データ転送で発生した回路の故障を制御回路１７、２６
を含め検出される。なお、データのみの障害であれば、
従来のように各フリップフロップの出力部に設けたパリ
ティチェッカによりエラーを検出することが可能であ
る。
エンコーダ１６により符号圧縮された正回路の出力デー
タとが比較器２０により比較され、正回路／副回路での
データ転送で発生した回路の故障を制御回路１７、２６
を含め検出される。なお、データのみの障害であれば、
従来のように各フリップフロップの出力部に設けたパリ
ティチェッカによりエラーを検出することが可能であ
る。
【００２４】以下に、故障が発生した場合の動作３例
について述べる。
について述べる。
【００２５】まず１例目として、正回路のフリップフロ
ップ５の１ビット分が故障したケースについて図４をも
とに説明する。
ップ５の１ビット分が故障したケースについて図４をも
とに説明する。
【００２６】前段データ転送回路１より入力されたデー
タは、入力バッファ４を通過したあと、正回路のフリッ
プフロップ５にラッチされる。そのとき、フリップフロ
ップ５に１ビットの故障が発生した場合、フリップフロ
ップ５の出力のパリティチェッカ６によりエラーが検出
される。
タは、入力バッファ４を通過したあと、正回路のフリッ
プフロップ５にラッチされる。そのとき、フリップフロ
ップ５に１ビットの故障が発生した場合、フリップフロ
ップ５の出力のパリティチェッカ６によりエラーが検出
される。
【００２７】また、これ以降のデータも１ビット異常の
データとして転送され、パリティチェッカ９、１３によ
ってもエラーが検出される。更に、副回路は正常にデー
タが転送されるため、出力段での比較器２０によっても
エラーが検出される。
データとして転送され、パリティチェッカ９、１３によ
ってもエラーが検出される。更に、副回路は正常にデー
タが転送されるため、出力段での比較器２０によっても
エラーが検出される。
【００２８】次に２例目として、ＲＡＭ１１の書き込み
アドレス回路１８が故障した場合について図５をもとに
説明する。
アドレス回路１８が故障した場合について図５をもとに
説明する。
【００２９】前段のデータ転送回路１より入力されたデ
ータは、入力バッファ４を通過したあと、正回路のフリ
ップフロップ５にラッチされ、ＲＡＭ１１へ書き込まれ
るが、その書き込み動作の途中でＲＡＭ１１の書き込み
機能故障が発生した場合を取り上げる。その場合は、故
障前に書き込まれた正常なデータがＲＡＭ１１にそのま
ま存在するため、後段のパリティチェッカ１３ではエラ
ー検出ができず誤ったデータを転送してしまう。しか
し、本発明によるエラー検出の場合は、副回路で正回路
と同等の動作を行なうため、副回路の出力には本来の圧
縮された正常なデータが出力される。従って、正副のデ
ータを比較する比較器２０により故障前に転送したデー
タと今回転送するデータの差分が検出され、エラーの検
出が可能となる。
ータは、入力バッファ４を通過したあと、正回路のフリ
ップフロップ５にラッチされ、ＲＡＭ１１へ書き込まれ
るが、その書き込み動作の途中でＲＡＭ１１の書き込み
機能故障が発生した場合を取り上げる。その場合は、故
障前に書き込まれた正常なデータがＲＡＭ１１にそのま
ま存在するため、後段のパリティチェッカ１３ではエラ
ー検出ができず誤ったデータを転送してしまう。しか
し、本発明によるエラー検出の場合は、副回路で正回路
と同等の動作を行なうため、副回路の出力には本来の圧
縮された正常なデータが出力される。従って、正副のデ
ータを比較する比較器２０により故障前に転送したデー
タと今回転送するデータの差分が検出され、エラーの検
出が可能となる。
【００３０】最後に３例目として、制御回路１７が故障
した場合について図５をもとに説明する。制御回路１７
の故障により、正回路のＲＡＭ１１への読み出しのため
の制御信号が異常となった場合を取り上げる。
した場合について図５をもとに説明する。制御回路１７
の故障により、正回路のＲＡＭ１１への読み出しのため
の制御信号が異常となった場合を取り上げる。
【００３１】前段のデータ転送回路１より入力されたデ
ータは、入力バッファ４を通過したあと、正回路のフリ
ップフロップ５にラッチされ、ＲＡＭ１１のデータ書き
込みまでは正常時と同じ動作をするが、動作途中でＲＡ
Ｍ１１の読み出しが正回路の制御回路１７の故障によっ
て不可能になっている。その場合は、正常のときに最後
に読み出した値がＲＡＭ１１の出力に現われていること
が多い。そのとき、出力段にあるフリップフロップ１２
においてはパリティが正常であり、出力段にあるパリテ
ィチェッカ１３ではエラーを検出することができない、
しかし、本発明の回路では、その正回路出力の最後に読
み出したデータがエンコーダ１６によってデータパス幅
が圧縮され、圧縮されたデータと副回路の出力データと
の比較を比較器２０で行なうことでエラーを検出するこ
とができる。このように、本発明によると、データパス
（データ経路）上の故障だけでなく、制御回路の故障も
含めてデータ障害の検出が可能となる。
ータは、入力バッファ４を通過したあと、正回路のフリ
ップフロップ５にラッチされ、ＲＡＭ１１のデータ書き
込みまでは正常時と同じ動作をするが、動作途中でＲＡ
Ｍ１１の読み出しが正回路の制御回路１７の故障によっ
て不可能になっている。その場合は、正常のときに最後
に読み出した値がＲＡＭ１１の出力に現われていること
が多い。そのとき、出力段にあるフリップフロップ１２
においてはパリティが正常であり、出力段にあるパリテ
ィチェッカ１３ではエラーを検出することができない、
しかし、本発明の回路では、その正回路出力の最後に読
み出したデータがエンコーダ１６によってデータパス幅
が圧縮され、圧縮されたデータと副回路の出力データと
の比較を比較器２０で行なうことでエラーを検出するこ
とができる。このように、本発明によると、データパス
（データ経路）上の故障だけでなく、制御回路の故障も
含めてデータ障害の検出が可能となる。
【００３２】次に、図７に別の本発明の実施の形態を示
す。図１のデータ転送回路においては、正副回路でデー
タ経路の構成即ちパイプラインの段数は同一であるが、
圧縮されたデータに対してパイプラインの段数を変える
ことがエラー検出に適している場合がある。
す。図１のデータ転送回路においては、正副回路でデー
タ経路の構成即ちパイプラインの段数は同一であるが、
圧縮されたデータに対してパイプラインの段数を変える
ことがエラー検出に適している場合がある。
【００３３】別の本発明の実施の形態は、そのような場
合に対応するもので、図７に示すように、組み合わせ回
路が組み合わせ回路２２−１と２２−２の２段で構成さ
れ、それに伴ってフリップフロップもフリップフロップ
２１−１と２１−２の２段で構成される。また、正回路
側のフリップフロップ１２とエンコーダ１６の間にパイ
プライン段数の補正のためのフリップフロップ２６が配
置される。その他の構成は図１のデータ転送回路と同様
である。
合に対応するもので、図７に示すように、組み合わせ回
路が組み合わせ回路２２−１と２２−２の２段で構成さ
れ、それに伴ってフリップフロップもフリップフロップ
２１−１と２１−２の２段で構成される。また、正回路
側のフリップフロップ１２とエンコーダ１６の間にパイ
プライン段数の補正のためのフリップフロップ２６が配
置される。その他の構成は図１のデータ転送回路と同様
である。
【００３４】本発明の実施の形態においても、データ幅
方向の圧縮率を高めることで全体の論理規模を縮小する
ことができ、かつ、消費電力の低減が可能となる他、圧
縮の自由度を増やすことができる。
方向の圧縮率を高めることで全体の論理規模を縮小する
ことができ、かつ、消費電力の低減が可能となる他、圧
縮の自由度を増やすことができる。
【００３５】なお、本発明の実施の形態では、転送は、
組み合わせ回路７による加工やＲＡＭ１１による一時記
憶等によってなされるが、本発明はそれに限らず、何ら
かの転送を行なう回路の全般に対して適用可能である。
組み合わせ回路７による加工やＲＡＭ１１による一時記
憶等によってなされるが、本発明はそれに限らず、何ら
かの転送を行なう回路の全般に対して適用可能である。
【００３６】
【発明の効果】本発明によれば、制御系の障害検出を含
めて故障検出を行なうための副回路側でデータパス幅の
圧縮が行なわれるので、論理規模を抑えることができ、
低価格、高信頼性、高集積度、低発熱のデータ転送回路
を実現することができる。
めて故障検出を行なうための副回路側でデータパス幅の
圧縮が行なわれるので、論理規模を抑えることができ、
低価格、高信頼性、高集積度、低発熱のデータ転送回路
を実現することができる。
【図１】本発明に係るデータ転送回路の発明の実施の形
態を説明するための構成図。
態を説明するための構成図。
【図２】本発明のデータ転送回路に用いるエンコーダを
説明するための回路図。
説明するための回路図。
【図３】データ転送回路の動作タイミングを説明するた
めの図。
めの図。
【図４】フリップフロップが故障した場合の動作を説明
するための構成図。
するための構成図。
【図５】ＲＡＭが故障した場合の動作を説明するための
構成図。
構成図。
【図６】制御回路が故障した場合の動作を説明するため
の構成図。
の構成図。
【図７】本発明の別の実施の形態を説明するための構成
図。
図。
１，２，３…前段データ転送回路、４…入力バッファ、
５，８，１２，２１，２３，２５…フリップフロップ、
６、９，１３…パリティチェッカ、７，２２…組み合せ
回路、１１，２４…ＲＡＭ、１４…出力バッファ、１
５，１６…エンコーダ、１７，１８…制御回路、１８，
２７…書き込みアドレス生成回路、１９，１０…読み出
しアドレス生成回路、２０…比較器。
５，８，１２，２１，２３，２５…フリップフロップ、
６、９，１３…パリティチェッカ、７，２２…組み合せ
回路、１１，２４…ＲＡＭ、１４…出力バッファ、１
５，１６…エンコーダ、１７，１８…制御回路、１８，
２７…書き込みアドレス生成回路、１９，１０…読み出
しアドレス生成回路、２０…比較器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/00 ３０１ Ｇ０６Ｆ 13/00 ３０１Ｆ Ｈ０４Ｌ 1/00 Ｈ０４Ｌ 1/00 Ｚ Ｆターム(参考） 5B018 GA01 HA12 HA15 MA40 PA01 QA01 5B034 AA03 CC05 DD01 5B065 BA01 CE21 CS04 5B083 AA08 BB01 CC06 DD08 EE11 GG04 5K014 AA01 BA02 CA05 EA04 FA01
Claims (5)
- 【請求項１】入力データの転送を行なう正回路と、入力
データのデータパス幅を圧縮してから転送を行なう副回
路と、正回路の出力データのデータパス幅を圧縮した圧
縮データ及び副回路の出力データを比較する比較器とを
有していることを特徴とするデータ転送回路。 - 【請求項２】前記入力データにパリティチェックコー
ド、ＥＣＣ（Error Correcting Code）又はハッシュコ
ードの少なくともいずれかのエラーチェックコードが含
まれていることを特徴とする請求項１に記載のデータ転
送回路。 - 【請求項３】データを転送する段数であるパイプライン
の段数が正回路と副回路とで一致していることを特徴と
する請求項１又は請求項２に記載のデータ転送回路。 - 【請求項４】データを転送する段数であるパイプライン
の段数が正回路と副回路とで異なっていることを特徴と
する請求項１又は請求項２に記載のデータ転送回路。 - 【請求項５】入力データを転送する第１の工程と、該入
力データをそのデータパス幅を圧縮してから転送する第
２の工程と、第１の工程によって得る出力データのデー
タパス幅を圧縮する第３の工程と、第２の工程によって
得る出力データと第３の工程によって得る出力データを
比較する第４の工程とを備えてなることを特徴とする故
障検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000644A JP2002207641A (ja) | 2001-01-05 | 2001-01-05 | データ転送回路及び故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000644A JP2002207641A (ja) | 2001-01-05 | 2001-01-05 | データ転送回路及び故障検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002207641A true JP2002207641A (ja) | 2002-07-26 |
Family
ID=18869395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000644A Pending JP2002207641A (ja) | 2001-01-05 | 2001-01-05 | データ転送回路及び故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002207641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140887A (ja) * | 2005-11-18 | 2007-06-07 | Hitachi Ltd | ストレージシステム、ディスクアレイ装置、ボリューム提示方法及びデータ一致性確認方法 |
| JP2012243305A (ja) * | 2011-05-24 | 2012-12-10 | Honeywell Internatl Inc | １５５３バス動作の自己検査のためのシステムおよび方法 |
-
2001
- 2001-01-05 JP JP2001000644A patent/JP2002207641A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140887A (ja) * | 2005-11-18 | 2007-06-07 | Hitachi Ltd | ストレージシステム、ディスクアレイ装置、ボリューム提示方法及びデータ一致性確認方法 |
| JP2012243305A (ja) * | 2011-05-24 | 2012-12-10 | Honeywell Internatl Inc | １５５３バス動作の自己検査のためのシステムおよび方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5909541A (en) | Error detection and correction for data stored across multiple byte-wide memory devices | |
| JP2512666B2 (ja) | 誤り検査／訂正機能を有するコンピュ―タ・システム | |
| US5504859A (en) | Data processor with enhanced error recovery | |
| US6216247B1 (en) | 32-bit mode for a 64-bit ECC capable memory subsystem | |
| JP6050083B2 (ja) | 半導体装置 | |
| US5968149A (en) | Tandem operation of input/output data compression modules | |
| US5477551A (en) | Apparatus and method for optimal error correcting code to parity conversion | |
| JP3229070B2 (ja) | 多数決回路及び制御ユニット及び多数決用半導体集積回路 | |
| JPH01188953A (ja) | 障害の許容範囲があるデータ保全装置及びその方法 | |
| JP2001249854A (ja) | メモリ設計のための共有式誤り訂正 | |
| US20070186141A1 (en) | Method and information apparatus for improving data reliability | |
| US6108812A (en) | Target device XOR engine | |
| US5953265A (en) | Memory having error detection and correction | |
| US7483321B2 (en) | Semiconductor memory device capable of checking a redundancy code and memory system and computer system having the same | |
| US6742146B2 (en) | Techniques for providing data within a data storage system | |
| WO1990002374A1 (en) | Failure detection for partial write operations for memories | |
| JPH05166304A (ja) | アレイディスク装置のデータチェック方法 | |
| JP3562818B2 (ja) | ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 | |
| JP2002207641A (ja) | データ転送回路及び故障検出方法 | |
| JP2006323434A (ja) | データ処理装置及びそのメモリ訂正方法 | |
| US7526714B2 (en) | Apparatus for checking data coherence, raid controller and storage system having the same, and method therefor | |
| US6249878B1 (en) | Data storage system | |
| JPS5884354A (ja) | デ−タ処理装置 | |
| JPH0346851B2 (ja) | ||
| JPH11118890A (ja) | 回路故障検出方法及び回路故障検出回路 |