JP5960302B2 - 半導体装置 - Google Patents

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶
装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易では
ないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。また、開示する発明の一態様では、集積度を向上させた半導体装
置を提供することを目的の一とする。

開示する発明では、オフ電流の小さいトランジスタを用いて半導体装置を構成する。この
ようなトランジスタとして、例えば酸化物半導体を用いたトランジスタ、さらには、高純
度化された酸化物半導体を用いたトランジスタを適用することができる。酸化物半導体を
用いて構成したトランジスタは、リーク電流が小さく、また、高純度化された酸化物半導
体を用いることで、さらにリーク電流を低減することができるため、長期間にわたって情
報を保持することが可能である。

本発明の一態様は、第１のトランジスタと、第１のトランジスタと少なくとも一部が重畳
する第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と
、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領
域と重畳して第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形
成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を含み、第２
のトランジスタは、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続
する第２のソース電極および第２のドレイン電極と、第２のチャネル形成領域と重畳して
設けられた第２のゲート電極と、第２のチャネル形成領域と、第２のゲート電極と、の間
に設けられた第２のゲート絶縁層と、を含み、第２のソース電極は、第１のゲート電極と
のエッチングの選択比がとれる材料で形成され、且つ、第２のソース電極の下端部の一は
、第１のゲート電極の上面に接して設けられる、半導体装置である。

また、本発明の一態様は、第１のトランジスタと、第１のトランジスタと少なくとも一部
が重畳する第２のトランジスタと、容量素子とを含む複数のメモリセルを有し、第１のト
ランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１
のゲート絶縁層と、第１のチャネル形成領域と重畳して第１のゲート絶縁層上に設けられ
た第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極お
よび第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と
、第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電
極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネ
ル形成領域と、第２のゲート電極と、の間に設けられた第２のゲート絶縁層と、を含み、
第２のソース電極は、第１のゲート電極とのエッチングの選択比がとれる材料で形成され
、且つ、第２のソース電極の下端部の一は、第１のゲート電極の上面に接して設けられ、
第１のゲート電極と、第２のソース電極と、容量素子の一方の電極と、は、電気的に接続
される、半導体装置である。

また、上記の半導体装置において、第１のチャネル形成領域は、シリコンを含んで構成さ
れるのが好ましい。

また、上記の半導体装置において、第２のチャネル形成領域は、酸化物半導体を含んで構
成されるのが好ましい。

また、上記の半導体装置において、第１のゲート電極と、第２のソース電極と、のエッチ
ングの選択比は２以上であるのが好ましい。

なお、本明細書等において、「エッチングの選択比がとれる」とは、例えば、積層された
Ａ層とＢ層をエッチングする場合に、Ａ層のエッチングレートとＢ層のエッチングレート
に十分な差が存在する条件を意味する。

また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、このトランジスタを
用いることにより極めて長期にわたり記憶内容を保持することができる。つまり、リフレ
ッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合で
あっても、長期にわたって記憶内容を保持することが可能である。

また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶
縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置で
は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が
飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情
報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するた
めの動作が不要であるというメリットもある。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタであって、十分な高速動作が
可能なトランジスタと、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ
電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導
体装置を実現することができる。

さらに、本発明の一態様では、下部のトランジスタ（酸化物半導体以外の材料を用いたト
ランジスタ）のゲート電極の表面と、そのゲート電極上に接して設けられる上部のトラン
ジスタ（酸化物半導体を用いたトランジスタ）のソース電極とを、エッチングの選択比が
とれる材料を用いて形成する。これによって、上部のトランジスタのソース電極のパター
ンを形成する際に下部のトランジスタのゲート電極がエッチングされることがないため、
該ソース電極がゲート電極を覆うためのマージンを設ける必要がない。よって、レイアウ
ト面積を縮小することができ、集積度を向上させた半導体装置を提供することができる。

半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 半導体装置を用いた電子機器を説明するための図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する
実施の形態において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面
間で共通して用い、その繰り返しの説明は省略する。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について
、図１乃至図５を参照して説明する。

〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示す
半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２
の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材
料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料
を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることがで
きる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリ
コンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いること
ができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジス
タは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性
により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。

図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。

トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。
ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する
。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設け
られており、トランジスタ１６０上に絶縁層１２８が設けられている。なお、高集積化を
実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有し
ない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には
、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と
重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても
良い。

図１におけるトランジスタ１６２は、絶縁層１２８上に設けられたソース電極（またはド
レイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、ソース電
極１４２ａおよびドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４
と、ソース電極１４２ａ、ドレイン電極１４２ｂおよび酸化物半導体層１４４を覆うゲー
ト絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設け
られたゲート電極１４８ａと、を有する。

トランジスタ１６２において、ソース電極１４２ａの下端部の一（ここでは、ソース電極
１４２ａの底面の一辺またはその一辺の一領域）は、トランジスタ１６０のゲート電極１
１０の上面に接して設けられる。例えば、図１では、Ｂ１−Ｂ２における断面方向で、ソ
ース電極１４２ａの下端部の一が、ゲート電極１１０の上面に接して設けられている。な
お、本発明の実施の形態は、図１に限られず、例えば、Ａ１−Ａ２における断面方向で、
ソース電極１４２ａの下端部の一が、ゲート電極１１０の上面に接して設けられてもよい
し、Ａ１−Ａ２における断面方向およびＢ１−Ｂ２における断面方向のそれぞれで、ソー
ス電極１４２ａの下端部がゲート電極１１０の上面に接して設けられていてもよい。

トランジスタ１６２において、下部のトランジスタ１６０のゲート電極１１０上に接して
設けられたソース電極１４２ａは、ゲート電極１１０とエッチングの選択比がとれる材料
で形成されている。ソース電極１４２ａとゲート電極１１０とは、エッチングの選択比が
高い材料で形成されている、と言い換えることもできる。より具体的には、ソース電極１
４２ａのエッチングレートは、ゲート電極１１０のエッチングレートの２倍以上とするの
が好ましく、３倍以上とするのがより好ましい。すなわち、ソース電極１４２ａとゲート
電極１１０とのエッチング選択比は２以上が好ましく、３以上とするのがより好ましい。
このような材料を選択することで、ソース電極１４２ａのパターンずれを考慮してソース
電極１４２ａがゲート電極１１０を覆うためのマージンを設ける必要がないため、レイア
ウト面積を縮小することができる。

例えば、ソース電極１４２ａをゲート電極１１０とエッチングの選択比がとれる材料で形
成することで、ゲート電極１１０の上端部と、ソース電極１４２ａの下端部とを一致する
ように設計することができる。この場合、ソース電極１４２ａのパターンずれによって、
図１に示すように、ソース電極１４２ａの下端部が、ゲート電極１１０の上に重畳するこ
とがあるが、ソース電極１４２ａはゲート電極１１０とエッチングの選択比がとれる材料
で形成されるため、ゲート電極１１０に影響を与えることなく、ソース電極１４２ａのパ
ターン形成を行うことができる。

また、トランジスタ１６２において酸化物半導体層１４４は水素などの不純物が十分に除
去されることにより、または、十分な酸素が供給されることにより、高純度化されたもの
であることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１
０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より
望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１
４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度
が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギ
ーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、ドナーやアクセプタに
由来するキャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３
未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。このように、ｉ型化（真
性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流
特性のトランジスタ１６２を得ることができる。

図１における容量素子１６４は、ソース電極１４２ａ、ゲート絶縁層１４６、および電極
１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電
極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することにな
る。

なお、ゲート絶縁層１４６に加えて、酸化物半導体層１４４を有する構成の容量素子１６
４としてもよい。

本実施の形態では、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が
重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トラン
ジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の電極１４８ｂ
は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている
。このような、平面レイアウトを採用することにより、高集積化が可能である。

なお、トランジスタ１６２および容量素子１６４において、ソース電極１４２ａ、および
ドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極１４２
ａ、ドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６
の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、
例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層
（例えば、ソース電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向
から観察した際に、当該層の側面と底面がなす傾斜角を示す。

トランジスタ１６２および容量素子１６４の上には絶縁層１５１が設けられており、絶縁
層１５１上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１
５１、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上
には、電極１５４と接続する配線１５６が形成される。配線１５６は、メモリセルの一と
他のメモリセルとを電気的に接続する。なお、図１では電極１２６および電極１５４を用
いて、金属化合物領域１２４、ドレイン電極１４２ｂ、および配線１５６を接続している
が、開示する発明はこれに限定されない。例えば、ドレイン電極１４２ｂを直接、金属化
合物領域１２４に接触させても良い。または、配線１５６を直接、ドレイン電極１４２ｂ
に接触させても良い。

なお、図１において、金属化合物領域１２４とドレイン電極１４２ｂを接続する電極１２
６と、ドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されて
いる。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２
６と、トランジスタ１６２のドレイン電極１４２ｂと、が接する領域は、トランジスタ１
６２のドレイン電極１４２ｂと、電極１５４と、が接する領域と重なっている。このよう
なレイアウトを採用することで、高集積化を図ることができる。

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部の
トランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して
説明する。

〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には
、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含ま
れるものとする。

なお、半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用
いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。

基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用
いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、
アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。

次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチン
グ処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、ま
たは、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。

ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機
械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨
布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステー
ジと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表
面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表
面を研磨する方法である。

なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。

次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層
を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒
素が添加されたハフニウムアルミネート等を含む単層構造または積層構造とすることが望
ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良く、これらの層を積層させてもよい。形成方法も特に限定さ
れず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用い
ることができる。なお、本実施の形態では、導電材料を含む層を、例えば、絶縁層と接す
る層から順に、窒化タンタル層、タングステン層、窒化タンタル層の３層を積層させた構
成とする。

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図２（Ｃ）参照）。

次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。

なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。

次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）
参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエ
ッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タン
タル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコン
などの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定さ
れず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用い
ることができる。

次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図３
（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１
２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因
する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、こ
れらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い
絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減するこ
とが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用い
て形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、
開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。

なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２
４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。

この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面
の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。

以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。

その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図３（
Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭ
Ｐ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の
特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望まし
い。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

〈上部のトランジスタの作製方法〉
ゲート電極１１０、電極１２６、絶縁層１２８などの上に酸化物半導体層を形成し、該酸
化物半導体層を選択的にエッチングして、酸化物半導体層１４４を形成する（図４（Ａ）
参照）。なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該
絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。

酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金
属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、
二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ
−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系
、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。また、上記酸化物半導体
にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半
導体材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半
導体材料という意味であり、その組成比は問わない。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を
用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一ま
たは複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、また
はＧａ及びＣｏなどがある。なお、上述の組成は結晶構造から導き出されるものであり、
あくまでも一例に過ぎないことを付記する。

また、酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用い
るのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ
＝１）、（すなわち、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の
組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：
Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲット
や、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有する
ターゲットを用いることもできる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲッ
トを用いるスパッタ法により形成することとする。

ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ま
しくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構
造の酸化物半導体層を形成することが可能である。

酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ま
しくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である
。

酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することが
できる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好まし
い。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用い
ることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。
クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することが
できるため、酸化物半導体層中の不純物濃度を低減できる。

酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が１７
０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００
％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いる
と、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため
好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３
０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半
導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただ
し、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから
、その厚さは、用いる材料や用途などに応じて選択することもできる。

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲ
ットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させるこ
とによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法と
しては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズ
マを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素など
による雰囲気を適用してもよい。

その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。

例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。

酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。

次に、ゲート電極１１０、電極１２６、絶縁層１２８、酸化物半導体層１４４などの上に
導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａおよびドレイ
ン電極１４２ｂを形成する（図４（Ｂ）参照）。

導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等であって、ゲート電極１１０とエッチングの選択比がとれる材料を用いるこ
とができる。または、ゲート電極１１０とエッチングの選択比がとれる限りにおいて、マ
ンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか
、またはこれらを複数組み合わせた材料を用いてもよい。なお、ソース電極１４２ａおよ
びドレイン電極１４２ｂを形成するための導電層とゲート電極１１０とのエッチング選択
比は２以上が好ましく、３以上とするのがより好ましい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。なお、導電層
を積層構造とする場合には、少なくともゲート電極１１０と接する層において、ゲート電
極１１０（ゲート電極１１０が積層でなる場合は、その最表面の層）とのエッチングの選
択比がとれればよい。本実施の形態においては、ソース電極１４２ａおよびドレイン電極
１４２ｂを形成するための導電層として、例えば、タングステン層を用いるものとする。

なお、ゲート電極１１０とエッチングの選択比がとれる限りにおいて、導電層は、導電性
の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉ
ｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金
（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金
（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリ
コンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂの
端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば
、３０°以上６０°以下であることが好ましい。ソース電極１４２ａおよびドレイン電極
１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成される
ゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａおよびドレイン電極１４
２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトラ
ンジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと
波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい
。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトラ
ンジスタのチャネル長（Ｌ）を、微細化することが可能であり、回路の動作速度を高める
ことが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能
である。

ここで、ソース電極１４２ａおよびドレイン電極１４２ｂを形成するための導電層は、ゲ
ート電極１１０とのエッチングの選択比がとれる材料を用いて形成されている。例えば、
本実施の形態においては、ソース電極１４２ａおよびドレイン電極１４２ｂを形成するた
めの導電層としてタングステン層を用い、ゲート電極１１０において該導電層と接する層
には窒化タンタル層を用いているため、そのエッチングの選択比は２以上である。したが
って、ソース電極１４２ａおよびドレイン電極１４２ｂを形成する際、パターンにずれが
生じたとしても、ゲート電極１１０がエッチングされるのを防ぐことができるため、ゲー
ト電極１１０とソース電極１４２ａの重なりのマージンを考慮してレイアウトを設計する
必要がなく、集積度を向上させることができる。

次に、ソース電極１４２ａ、ドレイン電極１４２ｂ、および酸化物半導体層１４４を覆う
ゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１
４４と重畳する領域にゲート電極１４８ａを、また、ソース電極１４２ａと重畳する領域
に電極１４８ｂを形成する（図４（Ｃ）参照）。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加さ
れたハフニウムアルミネート、酸化ガリウムなどを含むように形成するのが好適である。
ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚
さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保
するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上
１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニ
ウムシリケート、窒素が添加されたハフニウムアルミネート、などの高誘電率（ｈｉｇｈ
−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電
気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能にな
る。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としても
よい。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化
処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補
填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することも
できる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。

上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４
を、その主成分以外の不純物が極力含まれないように高純度化することができる。

ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１
４２ａおよびドレイン電極１４２ｂの場合と同様であり、これらの記載を参酌することが
できる。

容量素子用の電極となる電極１４８ｂは、トランジスタ１６０のゲート電極１１０の少な
くとも一部と重畳するように形成するのが好ましい。このような構成を適用することで、
回路面積を十分に縮小することができるためである。

次に、ゲート絶縁層１４６、ゲート電極１４８ａおよび電極１４８ｂ上に、絶縁層１５１
および絶縁層１５２を形成する（図５（Ａ）参照）。絶縁層１５１および絶縁層１５２は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶
縁材料を含む材料を用いて形成することができる。

なお、絶縁層１５１や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５１や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。

なお、本実施の形態では、絶縁層１５１と絶縁層１５２の積層構造としているが、本発明
の一態様はこれに限定されない。トランジスタ１６２および容量素子１６４上の絶縁層は
、１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成
とすることも可能である。

なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ処理などの方法を用いて行うことができる。

次に、ゲート絶縁層１４６、絶縁層１５１、絶縁層１５２に、ドレイン電極１４２ｂにま
で達する開口１５３を形成する（図５（Ｂ）参照）。当該開口１５３の形成は、マスクな
どを用いた選択的なエッチングにより行われる。

ここで、上記の開口１５３は、電極１２６と重畳する領域に形成することが望ましい。こ
のような領域に開口１５３を形成することで、電極のコンタクト領域に起因する素子面積
の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

その後、上記開口１５３に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配
線１５６を形成する（図５（Ｃ）参照）。

電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層
を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を
除去することにより形成することができる。

より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し
、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタング
ステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチ
タン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレ
イン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される
窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化
チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になる
ように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン
膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には
、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去す
ると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む
表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層
などを形成することが可能となる。

配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
１４２ａまたはドレイン電極１４２ｂなどと同様である。

以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図５（Ｃ）参照）。

本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×
１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１
×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。

このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起
キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタ１６２は、高温
環境下でも特性の劣化を起こさず、且つオフ電流を極めて低く保つことが可能である。

また、本実施の形態で示す半導体装置は、下部のトランジスタ１６０のゲート電極１１０
と、そのゲート電極１１０上に接して設けられる上部のトランジスタ１６２のソース電極
１４２ａとを、エッチングの選択比がとれる材料を用いて形成している。したがって、ソ
ース電極１４２ａのパターンを形成する際にゲート電極１１０がエッチングされることが
ないため、ソース電極１４２ａのパターンずれを考慮してソース電極１４２ａがゲート電
極１１０を覆うためのマージンを設ける必要がないため、レイアウト面積を縮小すること
ができる。よって、集積度を向上させた半導体装置を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図６乃至図１０を参照して説明する。

〈半導体装置の断面構成および平面構成〉
図６は、本実施の形態にかかる半導体装置の構成の一例である。図６（Ａ）には、半導体
装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ
）は、図６（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図６（Ａ）お
よび図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ
５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである
。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。
例えば、第１の半導体材料を酸化物半導体以外の材料（シリコン）とし、第２の半導体材
料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料（例えば、単結晶
シリコン）を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用
いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な材料をトランジスタ５６２に用いる点にあるから、半導体装置に
用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに
限定する必要はない。

図６におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャ
ネル形成領域５２６と、チャネル形成領域５２６を挟むように設けられた不純物領域５２
８と、チャネル形成領域５２６上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５
２２ａ上に設けられたゲート電極５２４ａと、を有する。つまり、図６におけるトランジ
スタ５６０と、図１におけるトランジスタ１６０との相違の一は、トランジスタのチャネ
ル形成領域が半導体層中に形成されるか否かにある。半導体基板を用いるか、ＳＯＩ基板
を用いるか、の相違ということもできる。なお、図において、明示的にはソース電極やド
レイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼
ぶ場合がある。

トランジスタ５６０の不純物領域５２８の一部には、電極５３０が接続されている。ここ
で、電極５３０は、トランジスタ５６０のソース電極やドレイン電極として機能する。ま
た、トランジスタ５６０を覆うように絶縁層５３４が設けられている。なお、高集積化を
実現するためには、図６に示すようにトランジスタ５６０がサイドウォール絶縁層を有し
ない構成とすることが望ましい。一方で、トランジスタ５６０の特性を重視する場合には
、ゲート電極５２４ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を
含む不純物領域５２８を設けても良い。

また、図６における容量素子５６４は、図１における容量素子１６４と同様である。すな
わち、図６における容量素子５６４は、ソース電極５４２ａ、酸化物半導体層５４４、ゲ
ート絶縁層５４６、電極５４８ｂ、で構成される。ソース電極５４２ａは、容量素子５６
４の一方の電極として機能し、電極５４８ｂは、容量素子５６４の他方の電極として機能
することになる。その他の詳細については、先の実施の形態を参酌できる。

図６におけるトランジスタ５６２と、図１におけるトランジスタ１６２との相違の一は、
ソース電極５４２ａおよびドレイン電極５４２ｂと、酸化物半導体層５４４と、の積層順
である。すなわち、図６におけるトランジスタ５６２は、ソース電極５４２ａおよびドレ
イン電極５４２ｂと、ソース電極５４２ａおよびドレイン電極５４２ｂ上に設けられた酸
化物半導体層５４４と、ソース電極５４２ａ、ドレイン電極５４２ｂおよび酸化物半導体
層５４４を覆うゲート絶縁層５４６と、酸化物半導体層５４４の一部を重畳してゲート絶
縁層５４６上に設けられたゲート電極５４８ａと、を有する。

また、酸化物半導体層５４４は、ゲート電極５４８ａと重畳するチャネル形成領域と、該
チャネル形成領域と接するオフセット領域と、を有する点で、図６におけるトランジスタ
５６２と、図１におけるトランジスタ１６２とは相違する。酸化物半導体層５４４におい
て、オフセット領域とは、ソース電極５４２ａ、ドレイン電極５４２ｂおよびゲート電極
５４８ａのいずれとも重畳しない領域である。

なお、酸化物半導体層５４４は水素などの不純物が十分に除去されることにより、または
、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。

図１に示す半導体装置と同様に、図６に示す半導体装置は、トランジスタ５６２および容
量素子５６４の上には絶縁層５５１が設けられており、絶縁層５５１上には絶縁層５５２
が設けられている。そして、ゲート絶縁層５４６、絶縁層５５１、絶縁層５５２などに形
成された開口には、電極５５４が設けられ、絶縁層５５２上には、電極５５４と接続する
配線５５６が形成される。配線５５６は、メモリセルの一と他のメモリセルとを電気的に
接続する。なお、図６では電極５３０および電極５５４を用いて、不純物領域５２８、ド
レイン電極５４２ｂ、および配線５５６を接続しているが、開示する発明はこれに限定さ
れない。

なお、図６において、不純物領域５２８とドレイン電極５４２ｂを接続する電極５３０と
、ドレイン電極５４２ｂと配線５５６を接続する電極５５４とは重畳して配置されている
。つまり、トランジスタ５６０のソース電極やドレイン電極として機能する電極５３０と
、トランジスタ５６２のドレイン電極５４２ｂと、が接する領域は、トランジスタ５６２
のドレイン電極５４２ｂと、電極５５４と、が接する領域と重なっている。このようなレ
イアウトを採用することで、高集積化を図ることができる。

〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を
参照して説明する。

まず、ベース基板５００を準備する（図７（Ａ）参照）。ベース基板５００としては、絶
縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミ
ノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラ
ス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコン
と酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いて
もよい。

また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導
体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基
板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得
ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ
：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半
導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合に
は、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができ
る。

本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。
ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コス
ト化を図ることができる。

上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。
具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過
酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸
（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行
う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベ
ース基板５００表面に残存する研磨粒子の除去などが実現される。

次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮ
_ｘ）や窒化酸化シリコン膜（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む
層）を形成する（図７（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法
等を用いて形成することができる。

本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせ
るための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリ
ウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても
機能する。

上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面
が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には
、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（
ＲＭＳ）０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均
粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均面
粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用い
ることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００
ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層
の接合不良を防止することができる。

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用
いる（図７（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。

単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ
（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１
６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５
１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法
を用いて作製することができる。

単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｄ）参照）。なお、
汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）
、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、
希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶
半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。

酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ
法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学
式Ｓｉ（ＯＣ_２Ｈ_５）_４）等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。

本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２
（ここでは、ＳｉＯ_ｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。

例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処
理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、
酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。ま
た、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して
、単結晶半導体基板５１０の汚染を防止できる。

なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２に
はフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法と
しては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ_３を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。

次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結
晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７
（Ｅ）参照）。

脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電
荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎ
ｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。

当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。

本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、Ｈ_３ ^＋の比率を高くすると良い。具体的には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の総
量に対してＨ_３ ^＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。
Ｈ_３ ^＋の割合を高めることで、イオン照射の効率を向上させることができる。

なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。

なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことが
できる。

次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の
表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基
板５１０とが貼り合わされる（図７（Ｆ）参照）。

貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．
００１Ｎ／ｃｍ^２以上１００Ｎ／ｃｍ^２以下、例えば、１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。

なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板５１０とベース基板５００との界面での接合強度を向上させることができる。

表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。

なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃
未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間
熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。

次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、
ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５
１６を形成する（図７（Ｇ）参照）。

なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、
４００℃以上５００℃以下とすると、より効果的である。

なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５０
０℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減さ
せてもよい。

次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｈ）参照）
。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。

なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。

以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることが
できる（図７（Ｈ）参照）。

〈半導体装置の作製方法〉
〈下部のトランジスタの作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法、特に、トランジスタ５６０の作
製方法について、図８を参照して説明する。なお、図８は、図７に示す方法で作成したＳ
ＯＩ基板の一部であって、図６（Ａ）に示す下部のトランジスタに相当する断面図である
。

まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図８（Ａ）
参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素として
は、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純
物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、半導体層５２０を覆うように絶縁層５２２を形成し、絶縁層５２２上に導電層５２
４を形成する（図８（Ｂ）参照）。

絶縁層５２２は、後にゲート絶縁層となるものである。絶縁層５２２は、例えば、半導体
層５２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。
熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば
、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素など
のうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリ
ング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウ
ム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加された
ハフニウムアルミネート等を含む単層構造または積層構造とすることが望ましい。また、
絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ
以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化シリコン
を含む絶縁層を単層で形成することとする。

導電層５２４は、後にゲート電極となるものである。導電層５２４は、アルミニウムや銅
、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、
多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。また、導電層５２
４は、単層としても積層としてもよい。形成方法も特に限定されず、蒸着法、ＣＶＤ法、
スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本
実施の形態では、導電層５２４を、例えば、絶縁層と接する層から順に、窒化タンタル層
、タングステン層、窒化タンタル層の３層を積層させた構成とする。

次に、絶縁層５２２および導電層５２４を選択的にエッチングして、半導体層５２０の上
方に、ゲート絶縁層５２２ａおよびゲート電極５２４ａを形成する（図８（Ｃ）参照）。
当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチング
を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適
宜選択することができる。

次に、ゲート電極５２４ａをマスクとして、一導電型を付与する不純物元素を半導体層５
２０に添加して、チャネル形成領域５２６および不純物領域５２８を形成する（図８（Ｄ
）参照）。なお、本実施の形態では、ｎ型トランジスタを形成するために、リン（Ｐ）や
ヒ素（Ａｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアル
ミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物の濃度
は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処
理を行う。

なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン
領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド
領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理
（例えば、ＧＲＴＡ法、ＬＲＴＡ法、レーザー光の照射、等）により、半導体層中のシリ
コンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニ
ッケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の
底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料と
しては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、
ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げるこ
とができる。

次に、不純物領域５２８の一部と接する領域に、電極５３０を形成し、その後、形成され
た各構成を覆うように、絶縁層５３４を形成する（図８（Ｅ）参照）。

電極５３０は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチング
することで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タ
ングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半
導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸
着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることが
できる。

なお、電極５３０は、絶縁層５３４を形成した後に、絶縁層５３４に不純物領域５２８に
まで達する開口を形成し、当該開口を埋め込むように形成することも可能である。

絶縁層５３４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の
無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層５３４に誘電率の
低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分
に低減することが可能になるため好ましい。なお、絶縁層５３４には、これらの材料を用
いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較し
て誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である
。また、絶縁層５３４は、ポリイミド、アクリル等の有機絶縁材料を用いて形成すること
も可能である。なお、ここでは、絶縁層５３４の積層構造としているが、開示する発明の
一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。

以上により、ＳＯＩ基板を用いたトランジスタ５６０が形成される（図８（Ｅ）参照）。
トランジスタ５６０は、高速動作が可能であるから、当該トランジスタを読み出しトラン
ジスタとして用いることにより、読み出し動作を高速化することができる。また、トラン
ジスタ５６０を用いて、他の論理回路（演算回路ともいう）などを構成することもできる
。

その後、絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａおよび電極５３０の上
面を露出させる（図示しない）。ゲート電極５２４ａおよび電極５３０の上面を露出させ
る処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、
後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３４の表面は可
能な限り平坦にしておくことが望ましい。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

〈上部のトランジスタの作製方法〉
次に、ゲート電極５２４ａ、電極５３０、絶縁層５３４などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極５４２ａおよびドレイン電極５４２ｂを形成
する（図９（Ａ）参照）。導電層の材料は、ゲート電極５２４ａとエッチングの選択比が
とれる材料を用いることができ、導電層とゲート電極５２４ａとのエッチング選択比は２
以上が好ましく、３以上とするのがより好ましい。例えば、本実施の形態においては、ソ
ース電極５４２ａおよびドレイン電極５４２ｂを形成するための導電層としてタングステ
ン層を用いるものとする。

ソース電極５４２ａおよびドレイン電極５４２ｂを形成するための導電層が、ゲート電極
５２４ａとのエッチングの選択比がとれる材料を用いて形成されているため、ソース電極
５４２ａおよびドレイン電極５４２ｂを形成する際、アライメントにずれが生じたとして
も、ゲート電極５２４ａがエッチングされるのを防ぐことができる。したがって、ゲート
電極５２４ａとソース電極５４２ａの重なりのマージンを考慮してレイアウトを設計する
必要がなく、集積度を向上させることができる。

なお、上部のトランジスタ５６２のチャネル長（Ｌ）は、ゲート電極５４８ａのチャネル
長方向（キャリアが流れる方向）の幅によって決定される。また、オフセット領域のチャ
ネル長方向の幅（オフセット幅）は、ソース電極５４２ａおよびドレイン電極５４２ｂの
下端部の間隔と、ゲート電極５４８ａのチャネル長方向の幅と、によって決定される。ソ
ース電極５４２ａおよびドレイン電極５４２ｂを形成するための導電層の材料および成膜
条件等は、先の実施の形態１で示したソース電極１４２ａおよびドレイン電極１４２ｂを
形成するための導電層の材料および成膜条件を適用することができる。

次に、ソース電極５４２ａおよびドレイン電極５４２ｂを覆うように酸化物半導体層を形
成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層５４４を形成す
る（図９（Ｂ）参照）。なお、酸化物半導体層５４４の材料および成膜条件等は、先の実
施の形態１で示した酸化物半導体層１４４の材料および成膜条件を適用することができる
。

成膜した酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。

酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。

次に、ソース電極５４２ａ、ドレイン電極５４２ｂ、および酸化物半導体層５４４を覆う
ゲート絶縁層５４６を形成し、その後、ゲート絶縁層５４６上において酸化物半導体層５
４４の一部と重畳する領域にゲート電極５４８ａを、また、ソース電極５４２ａと重畳す
る領域に電極５４８ｂを形成する（図９（Ｃ）参照）。なお、ゲート絶縁層５４６の材料
および成膜条件等は、先の実施の形態１で示したゲート絶縁層１４６の材料および成膜条
件を適用することができる。

ゲート絶縁層５４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層５４６が酸素を含む場合、脱水化または脱水素化
処理後の酸化物半導体層５４４に酸素を供給し、該酸化物半導体層５４４の酸素欠損を補
填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することも
できる。

上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層５４４
を、その主成分以外の不純物が極力含まれないように高純度化することができる。

ゲート電極５４８ａおよび電極５４８ｂは、ゲート絶縁層５４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極５４８ａおよび電極５４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極５
４２ａおよびドレイン電極５４２ｂの場合と同様であり、これらの記載を参酌することが
できる。

なお、ゲート電極５４８ａのチャネル長方向の幅は、酸化物半導体層５４４において、ソ
ース電極５４２ａとチャネル形成領域の間と、ドレイン電極５４２ｂとチャネル形成領域
との間と、の少なくとも一に、オフセット領域が形成されるように、適宜設定するものと
する。なお、ソース電極側のオフセット領域の幅（Ｌ_{ｏｆｆ＿Ｓ}）と、ドレイン電極側の
オフセット領域の幅（Ｌ_{ｏｆｆ＿Ｄ}）と、は必ずしも一致するものではないが、トランジ
スタ５６２と、別のトランジスタ５６２との間においてＬ_{ｏｆｆ＿Ｓ}とＬ_{ｏｆｆ＿Ｄ}との
合計の値は一定となる。Ｌ_{ｏｆｆ＿Ｓ}またはＬ_{ｏｆｆ＿Ｄ}は、少なくとも０ｎｍよりも大
きい必要があり、２μｍ以下であるのが好ましい。オフセット領域は、トランジスタの駆
動時にゲート電極の電界の影響を受けない、または受けにくい抵抗領域として機能するた
め、トランジスタ５６２のオフ電流をさらに低減する上で効果的である。なお、トランジ
スタ５６２において、オフセット領域は必ずしも設けなくともよい。または、実施の形態
１に示したトランジスタ１６２において、オフセット領域を形成してもよい。

なお、オフセット領域は、少なくともソース電極５４２ａ側に設けられていることが好ま
しい。ソース電極５４２ａ側にオフセット領域を設けることで、ソース電極５４２ａとト
ランジスタ５６０のゲート電極５２４ａが電気的に接続される部位（フローティングゲー
ト部）と、トランジスタ５６２のゲート電極５４８ａとの間の寄生容量を低減することが
できる。その結果、書き込みまたは読み出し動作時にトランジスタ５６２のゲート電極５
４８ａがフローティングゲート部の電位に及ぼす影響が減り、安定した動作が可能な半導
体装置とすることができる。

容量素子用の電極となる電極５４８ｂは、トランジスタ５６０のゲート電極５２４ａの少
なくとも一部が重畳するように形成するのが好ましい。このような構成を適用することで
、回路面積を十分に縮小することができるためである。

次に、実施の形態１で、図５（Ａ）を用いて示した工程と同様に、ゲート絶縁層５４６、
ゲート電極５４８ａおよび電極５４８ｂ上に、絶縁層５５１および絶縁層５５２を形成す
る（図１０（Ａ）参照）。

次に、ゲート絶縁層５４６、絶縁層５５１、絶縁層５５２に、ドレイン電極５４２ｂにま
で達する開口５５３を形成する（図１０（Ｂ）参照）。当該開口５５３の形成は、マスク
などを用いた選択的なエッチングにより行われる。

ここで、上記の開口５５３は、電極５３０と重畳する領域に形成することが望ましい。こ
のような領域に開口５５３を形成することで、電極のコンタクト領域に起因する素子面積
の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

その後、実施の形態１で、図５（Ｃ）を用いて示した工程と同様に、上記開口５５３に電
極５５４を形成し、絶縁層５５２上に電極５５４に接する配線５５６を形成する（図１０
（Ｃ）参照）。

以上により、高純度化された酸化物半導体層５４４を用いたトランジスタ５６２、および
容量素子５６４が完成する（図１０（Ｃ）参照）。

本実施の形態において示すトランジスタ５６２では、酸化物半導体層５４４が高純度化さ
れているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×
１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下
である。また、酸化物半導体層５４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１
×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。

このように高純度化され、真性化された酸化物半導体層５４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起
キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタ５６２は、高温
環境下でも特性の劣化を起こさず、且つオフ電流を極めて低く保つことが可能である。特
に、トランジスタ５６２の酸化物半導体層５４４においてオフセット領域を設けることは
、トランジスタ５６２のオフ電流をさらに低減する上で効果的である。

また、本実施の形態で示す半導体装置は、下部のトランジスタ５６０のゲート電極５２４
ａと、そのゲート電極５２４ａ上に接して設けられる上部のトランジスタ５６２のソース
電極５４２ａとを、エッチングの選択比がとれる材料を用いて形成している。したがって
、ソース電極５４２ａのパターンを形成する際にゲート電極５２４ａがエッチングされる
ことがないため、ソース電極５４２ａのパターンずれを考慮してソース電極５４２ａがゲ
ート電極５２４ａを覆うためのマージンを設ける必要がないため、レイアウト面積を縮小
することができる。よって、集積度を向上させた半導体装置を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１１を参照して説明する。また、図１１に示す回路図においては、図１に示す
半導体装置の符号を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

図１１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトラン
ジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）と
トランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（
３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、
電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電
極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トラン
ジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と
電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は
電気的に接続されている。

ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが
適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１
６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、
容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷
の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジス
タ１６２に代えて、上述のトランジスタ５６２を適用可能であることはいうまでもない。

なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。

また、図１１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能であ
る。

図１１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持
可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。

はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが第３の配線を通じ
て与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用し
て、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２が
オフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジ
スタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱ_Ｈが与えられ
ている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱ_Ｌが
与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線
の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中
間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｑ_Ｈが与えられていた場合には、第５の配線の電
位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｑ_Ｌが
与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トラン
ジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、
保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ
_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。

なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジス
タの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティング
ゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導
体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発
性の記憶装置を実現することが可能である。

例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。

図１１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要
素が抵抗および容量を含むものとして、図１１（Ａ−２）のように考えることが可能であ
る。つまり、図１１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それ
ぞれ、抵抗および容量を含んで構成されると考えられる。Ｒ１およびＣ１は、それぞれ、
容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する
絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６
０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲー
ト絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソー
ス電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領
域との間に形成される容量）の容量値に相当する。

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷
の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオ
フ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、トランジスタ１６０のソース電極とゲート電極の間において生じる
リーク電流等）が大きいためである。このことから、本実施の形態において開示する半導
体装置は、上述の関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配
線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５
の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く
抑えることができるためである。

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によっ
て決まる。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。

一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。

また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２値（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、
５Ｖ以下、好ましくは３Ｖ以下とすることができる。

容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶
縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積
Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・
Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易で
ある。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を
実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層にお
いては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどの
ｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０
以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコン
を採用して、εｒ２＝３〜４とすることができる。

このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。

なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば
、上述のような、低電位を与える電荷Ｑ_Ｌ、高電位を与える電荷Ｑ_Ｈに加え、他の電位を
与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現すること
ができる。この場合、Ｆ^２値（セル面積の最小加工寸法比）が十分に小さくならない回路
構成を採用しても十分な記憶容量を確保することができる。

なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。

以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明
の一態様に係る半導体装置の配線の共通化、コンタクト領域の縮小などにより、さらに集
積度を高めた半導体装置を提供することが可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。

図１２に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。

本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワ
ード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数
）のソース線ＳＬと、メモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状
に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、
第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されて
いる。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（図
１１（Ａ−１）に示す構成）が適用される。

各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞ
れ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第
２のトランジスタのソース電極またはドレイン電極と、容量素子の電極の一方とは、電気
的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）とは、
電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース電極ま
たはドレイン電極と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード
線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジ
スタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、図１１（Ａ−
１）に示す構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線
（２ｎｄ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（
４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。

また、図１２に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線
ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置され
たｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線
Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。
また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一
は、少なくとも異なるビット線ＢＬに接続されたメモリセル１１００を含む複数のメモリ
セルと接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以
上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬ
の一に接続された複数のメモリセル１１００が有する第１のトランジスタのソース領域は
共通している。なお、ソース線ＳＬは、複数のビット線ＢＬに対して一本の割合で配置さ
れている（すなわち、（ｎ／ｋ）が整数である）のが好ましく、この場合、各ソース線Ｓ
Ｌに接続されるメモリセル１１００の数が等しいとすれば、ソース線ＳＬの一には、（ｍ
×ｎ／ｋ）個のメモリセル１１００が接続される。

図１２に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリセルとを
接続するソース線ＳＬの一を、少なくとも異なるビット線ＢＬに接続されたメモリセルを
含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビット線Ｂ
Ｌの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半
導体装置の集積度を向上させることができる。

ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、
第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは第３の駆動回路１１１３
と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続さ
れている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の
駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する
発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても
良い。

次に、書き込み動作および読み出し動作について説明する。図１３は、図１２に示す半導
体装置の書き込み動作および読出し動作のタイミングチャートの一例である。

なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の
動作について説明するが、開示する発明はこれに限定されない。

第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書
き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１
００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセ
ル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを
”０”とする場合について説明する。

はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与
え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に
電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。

また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）に
は電位０Ｖを与える。

その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電
位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線
Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書
き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが
好ましい。

なお、書き込み動作の間、第１行目のワード線ＷＬ（１）及び第２行目のワード線ＷＬ（
２）は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ（１）
の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後におい
て、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合には
Ｖｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極と
ドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに接続される端子の電圧をいうも
のとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。

次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１４に示す読み出し回
路が電気的に接続されているとする。

まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）
には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を電
位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１の
トランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジス
タはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、デー
タ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタ
はオフ状態となる。

その結果、ビット線ＢＬ（１）−ソース線ＳＬ間は、メモリセル（１，１）の第１のトラ
ンジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ（２）−ソース線ＳＬ（
１）間は、メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗状
態となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビッ
ト線ＢＬの抵抗状態の違いから、データを読み出すことができる。

なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬ
を与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲー
ト部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第
２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲ
ート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電
位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となること
を防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とす
る。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ電位（電位Ｖ
Ｌ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。

読み出し回路として、図１４に示す回路を用いる場合の出力電位について説明する。図１
４に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって
制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配
線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（
例えば０Ｖ）を与えておく。ビット線ＢＬ（１）−ソース線ＳＬ間は低抵抗であるため、
クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線
ＢＬ（２）−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入
力され、出力Ｄ（２）はＬｏｗとなる。

動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとするこ
とができる。

次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは
上述の書き込み動作と同じとする。図１５は、当該書き込み動作および読出し動作のタイ
ミングチャートの一例である。

図１３に示すタイミングチャートを用いた書き込み（１行目の書き込み）では、書き込み
時のワード線ＷＬ（２）の電位を電位０Ｖとしているため、例えばメモリセル（２，１）
またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、
ビット線ＢＬ（１）とビット線ＢＬ（２）間に定常電流が流れることになる。第１行目の
書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、
ビット線ＢＬ（１）とビット線ＢＬ（２）が、ソース線を介して低抵抗で接続されるため
である。図１５に示す書き込み動作は、このような定常電流の発生を防止する方法である
。

まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン
状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトラン
ジスタをオフ状態とする。

また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）に
は電位０Ｖを与える。

その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電
位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線
Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書
き込みを終了する。

なお、書き込み動作の間、第１行目のワード線ＷＬ（１）の電位は電位０Ｖに、第２行目
のワード線ＷＬ（２）の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ（２）を電
位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されてい
るメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の
間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソー
ス線には電位０Ｖを与えても構わない。

また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１
行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は
、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖ
ｗ０＞０＞Ｖｗ１とする。

当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセ
ルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問
題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセ
ルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ
状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルに
データ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態
となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ（１））との間に
電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビッ
ト線ＢＬ（１）の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防
止できる。

以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できるこ
とがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制す
ることができる。

なお、読み出し動作については、上述の読み出し動作と同様である。

図１２に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用
いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすること
が可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場
合であっても、長期にわたって記憶内容を保持することが可能である。

また、図１２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣
化の問題もない。そのため、図１２に示す半導体装置では、従来の不揮発性メモリで問題
となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トラ
ンジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高
速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリ
ットもある。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。

さらに、図１２に示す半導体装置では、メモリセル一個あたりの配線数を削減することが
できる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記
憶容量を増大することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョ
ン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体
装置を適用する場合について説明する。

図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。

図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。

図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。

図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図１６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。

図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。

１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５１ 絶縁層
１５２ 絶縁層
１５３ 開口
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ 導電層
５２４ａ ゲート電極
５２６ チャネル形成領域
５２８ 不純物領域
５３０ 電極
５３４ 絶縁層
５４２ａ ソース電極
５４２ｂ ドレイン電極
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ａ ゲート電極
５４８ｂ 電極
５５１ 絶縁層
５５２ 絶縁層
５５３ 開口
５５４ 電極
５５６ 配線
５６０ トランジスタ
５６２ トランジスタ
５６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１００ メモリセル
１１１１ 駆動回路
１１１２ 駆動回路
１１１３ 駆動回路
１１１４ 駆動回路

Claims (5)

1. 第１のトランジスタと、前記第１のトランジスタと少なくとも一部が重なる第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、
   前記第１のトランジスタは、
   第１のチャネル形成領域と、
   前記第１のチャネル形成領域上の第１の絶縁層と、
   前記第１の絶縁層上に位置し、前記第１のチャネル形成領域と重なる領域を有する第１のゲート電極と、
   前記第１のチャネル形成領域と電気的に接続された、第１のソース電極および第１のドレイン電極と、を有し、
   前記第２のトランジスタは、
   第２のチャネル形成領域と、
   前記第２のチャネル形成領域と電気的に接続された、第２のソース電極および第２のドレイン電極と、
   前記第２のチャネル形成領域上、前記第２のソース電極上、および前記第２のドレイン電極上の第２の絶縁層と、
   前記第２の絶縁層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第２のゲート電極と、を有し、
   前記第１の絶縁層は、前記第１のトランジスタのゲート絶縁層として機能する領域を有し、
   前記第２の絶縁層は、前記第２のトランジスタのゲート絶縁層として機能する領域を有し、
   前記第２のソース電極または前記第２のドレイン電極の一方は、前記第１のゲート電極の上面と接する領域を有し、
   前記第１のゲート電極と、前記第２のソース電極および前記第２のドレイン電極との、エッチングの選択比は２以上であり、
   前記第２の絶縁層は、前記第１のゲート電極の上面と接する領域を有し、
   前記第２の絶縁層は、前記第２のソース電極または前記第２のドレイン電極の一方の側面と接する領域を有し、
   前記第２のソース電極または前記第２のドレイン電極の一方は、前記容量素子の一方の電極として機能する領域を有し、
   前記容量素子の他方の電極は、前記第２の絶縁層上に位置し、前記第２のソース電極または前記第２のドレイン電極の一方を介して前記第１のゲート電極と重なる領域を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第２のトランジスタは、第３の絶縁層を介して前記第１のトランジスタの上方に位置し、
   前記第３の絶縁層は、開口を有し、
   前記第１のソース電極または前記第１のドレイン電極の一方と、前記第２のソース電極または前記第２のドレイン電極の他方とは、前記開口に位置する導電層を介して電気的に接続されることを特徴とする半導体装置。
3. 請求項１において、
   前記第２のトランジスタは、第３の絶縁層を介して前記第１のトランジスタの上方に位置し、
   前記第３の絶縁層は、第１の開口を有し、
   前記第１のソース電極または前記第１のドレイン電極の一方と、前記第２のソース電極または前記第２のドレイン電極の他方とは、前記第１の開口に位置する第１の導電層を介して電気的に接続され、
   前記第２のトランジスタの上方に第４の絶縁層を有し、
   前記第４の絶縁層の上方に配線を有し、
   前記第４の絶縁層は、第２の開口を有し、
   前記配線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、前記第２の開口に位置する第２の導電層を介して電気的に接続されることを特徴とする半導体装置。
4. 請求項３において、
   前記第２の導電層は、前記第１の導電層と重なる領域を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１のチャネル形成領域は、シリコンを有し、
   前記第２のチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。

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