JP2015072977A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
Description
GeTe結晶層201は、図3(b)に示すようにゲルマニウム(Ge)を主成分とするNaCl型の立方晶の結晶格子であり、(1,1,1)結晶格子面301は、図3(a)のSb2Te3結晶層202の結晶格子面302の結晶格子303と、格子定数が誤差0.2%ぐらいでマッチングが良好である。そのため、Sb2Te3結晶層202を下層にして、テンプレートとしてGeTe膜をヘテロエピタキシャル成長させると、(1,1,1)結晶格子面301を図2の積層面に配向させて積層させることができる。
図1は、本実施形態の不揮発性半導体記憶装置(相変化メモリデバイス)の製造方法において製造される相変化メモリセルアレイが、半導体基板上から絶縁膜、半導体基板を取り除いて、ワード線105と、ビット線101に接続された態様を模式的に表わした模式図である。本実施形態の目的は、相変化メモリセル106を、一辺または径がF(リソグラフィの解像限界、最小分解能)の寸法の柱状形状に収めて、及び各相変化メモリセル106間の間隔もFとすることで、メモリの集積度を高めた不揮発性半導体記憶装置を提供することである。
バッファ層402は、例えばシリコン酸化膜などの絶縁膜であり、シリコン基板401上に形成されたMOS回路、配線層などから素子を絶縁する機能を果たす。下部配線105となる金属膜403は、例えばタングステンなどの高融点金属を選択する。公知の配線層のように、バリアメタル層、キャップメタル層を成膜しても良い。
本実施例の場合、選択素子としてpinダイオードを作製する例を示しているが、選択素子の採用は任意である。選択素子を採用する場合、シリコン基板401に作成したダイオード、もしくはMOSトランジスタ、あるいはOTS(Ovonic Threshold Switch)と呼ばれるスイッチ素子でも良く、加工容易性、スイッチ特性の観点から適当なものを採用する。
続いて、犠牲材料411をスパッタ法もしくはCVD法を用いて製膜する。犠牲材料411としては、例えばシリコンなどのように、金属膜407および後に製膜する絶縁膜409とのエッチング選択比が高い材料を選択する。
本実施形態では、超格子型相変化膜421の成膜がコンタクトホール開口部上端に達した時点で終了させている。この場合には、図15に示す通り、コンタクトホール開口部上端面と超格子型相変化膜421の表面がほぼ一致することになる。ただし、全ての相変化メモリセル106の相変化材料層102を同時に選択性CVDプロセスを行なうと、超格子型相変化膜421の成膜がコンタクトホール開口部上端に達する時期に多少の誤差が生じて、成膜がコンタクトホール開口部上端を溢れる箇所が発生することが予想される。
そのため、本実施形態では、超格子型相変化膜421の成膜がコンタクトホール内を満たして、コンタクトホール開口部上端に達した時期に成膜を停止する制御を実施しているが、超格子型相変化膜421の成膜がコンタクトホール開口部上端面から所定の深さDまで達した時期に成膜を停止する制御を実施してもよい。本実施形態では、相変化材料層102のGeTe膜とSb2Te3膜の積層境界部の端面は、絶縁膜に形成されたコンタクトホールの側壁に接続している。
図18は、絶縁膜409および絶縁膜410を省略し、柱状に加工された相変化メモリセル106、相変化材料層102(421)、ヒータ電極103(407)、およびダイオード104(404,
405,406)が分かるように図示した鳥瞰図である。
101 上部電極(配線)
102 相変化材料層
103 ヒータ電極
104 ダイオード
105 下部電極(配線)
106 相変化メモリセル
107 印加電圧(座標軸)
108 融点に達するのに必要な電圧
109 結晶化するのに必要な電圧
110 読み出し動作
111 リセット動作
112 セット動作
113 時間(座標軸)
201 GeTe結晶層
202 Sb2Te3結晶層
203 下部電極
204 上部電極
205 層間絶縁膜
206 スルーホール
SL 超格子積層体
301 (1,1,1)結晶格子面
302 Sb2Te3結晶層の結晶格子面
303 Sb2Te3結晶層の結晶格子面の結晶格子
401 シリコン基板
402 バッファ層
403 下部配線層
404 ボロンドープシリコン膜
405 真正層シリコン膜
406 リンドープシリコン膜
407 下部電極層
408 下部配線
409 平坦化絶縁膜
410 平坦化絶縁膜
411 犠牲材料
412 上部配線層
413 上部配線
421 相変化材料層
Claims (12)
- 記録膜の原子配列の変化によって、下部電極と上部電極との間に形成された前記記録膜の抵抗を変化させて情報を記録する不揮発性半導体記憶装置において、
前記記録膜は、第1のカルコゲン化合物の膜と、前記第1のカルコゲン化合物とは組成が異なる第2のカルコゲン化合物の膜とが積層された超格子構造によって構成され、
絶縁膜内に形成されたコンタクトホールの側壁に、前記積層された第1のカルコゲン化合物の層と、前記第2のカルコゲン化合物の層との境界部の端面が、全て成膜状態で接続していることを特徴とする不揮発性半導体記憶装置。 - 前記絶縁膜内に各相変化メモリセル毎に形成された前記コンタクトホール内に前記下部電極が形成され、その上に、前記第1のカルコゲン化合物と、前記第2のカルコゲン化合物とが繰り返し積層され、前記第1、または前記第2のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達しているか、または開口端面より低い前記コンタクトホール内の所定位置まで成膜され、
前記第1、または前記第2のカルコゲン化合物の最上層の積層面の上に、前記上部電極が前記コンタクトホールの開口部を塞いで形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のカルコゲン化合物は、ゲルマニウム(Ge)及びテルル(Te)を主成分とすることを特徴とする請求項1、または請求項2に記載の不揮発性半導体記憶装置。
- 前記第2のカルコゲン化合物は、アンチモン(Sb)及びテルル(Te)を主成分とすることを特徴とする請求項1、または請求項2に記載の不揮発性半導体記憶装置。
- 前記記録膜と前記記録膜の下に位置する下部電極との間に、前記記録膜の膜成長速度を高め、および結晶配向性を高めるシード層を有していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記シード層は、GeまたはWであることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 記録膜の原子配列の変化によって、下部電極と上部電極との間に形成された前記記録膜の抵抗を変化させて情報を記録する不揮発性半導体記憶装置の製造方法において、
半導体基板上に、バッファ層、下部配線層、ダイオード形成層、下部電極層、および犠牲材料層を成膜後、リソグラフィー工程によって下部配線を形成する工程と、
前記下部配線上の各層を、リソグラフィー工程によって各相変化メモリセルを構成する柱状の積層体に加工し、及び絶縁膜の成膜工程によって各相変化メモリセルを分離して構成するための絶縁膜のコンタクトホールを前記柱状の積層体の周囲に形成する工程と、
前記コンタクトホール内の犠牲材料層を除去して、コンタクトホール内に前記下部電極面を露出させる工程と、
前記コンタクトホール内の底面の前記下部電極面上に選択的CVD工程により、第1のカルコゲン化合物と、前記第1のカルコゲン化合物とは組成が異なる第2のカルコゲン化合物の成膜を繰り返し、ボトムアップ状に積層する工程と、
前記第1、または前記第2のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達すると予測される時点で成膜を停止する工程と、
前記コンタクトホール内を満たしたカルコゲン化合物の積層面上に上部電極層を成膜して、リソグラフィー工程によって上部配線を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第1、または前記第2のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面に達すると予測される時点で成膜を停止する工程に替えて、
前記第1、または前記第2のカルコゲン化合物の最上層の積層面が前記コンタクトホールの開口端面より所定の高さだけ低い位置まで達すると予測される時点で成膜を停止する工程を有することを特徴とする請求項7に記載の不揮発性半導体記憶装置の製造方法。 - 前記第1のカルコゲン化合物は、ゲルマニウム(Ge)及びテルル(Te)を主成分とすることを特徴とする請求項7、または請求項8に記載の不揮発性半導体記憶装置の製造方法。
- 前記第2のカルコゲン化合物は、アンチモン(Sb)及びテルル(Te)を主成分とすることを特徴とする請求項7、または請求項8に記載の不揮発性半導体記憶装置の製造方法。
- 前記下部電極層の上に、前記第1、および前記第2のカルコゲン化合物の膜成長速度を高め、および結晶配向性を高めるシード層を形成する工程を更に有することを特徴とする請求項7に記載の不揮発性半導体記憶装置の製造方法。
- 前記シード層は、GeまたはWであることを特徴とする請求項11に記載の不揮発性半導体記憶装置の製造方法。
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