JP5953701B2 - Connection board, semiconductor device, and manufacturing method of connection board - Google Patents

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Description

本発明は接続基板、その製造方法、さらにかかる接続基板を使った半導体装置に関する。   The present invention relates to a connection substrate, a manufacturing method thereof, and a semiconductor device using the connection substrate.

近年、半導体装置の実装技術においては、高集積化の要求に伴い、従来の２次元実装から３次元実装へとトレンドが変化しつつある。特に大規模集積回路装置（以下ＬＳＩと記す）を積層することによる３次元集積回路装置についての研究開発が盛んに行われている。   In recent years, in the semiconductor device mounting technology, the trend is changing from the conventional two-dimensional mounting to the three-dimensional mounting with the demand for high integration. In particular, research and development on a three-dimensional integrated circuit device by laminating a large-scale integrated circuit device (hereinafter referred to as LSI) is actively performed.

特許４６３７９６６号Japanese Patent No. 4637966 特表２００８−５４７２１２号公報Special table 2008-547212 gazette

ＬＳＩチップを積層して３次元集積回路装置を形成する場合には、シリコン基板を貫通して貫通ビアホールを形成し、さらにかかる貫通ビアホールを金属により充填し貫通電極を形成した接続基板を使用するのが好ましい。接続基板にこのような貫通電極を形成することにより、従来のボンディングワイヤを使った配線に比べて飛躍的に端子数を増やすことができ、また同時に伝送距離を短縮することができ、寄生インダクタンスおよび寄生キャパシタンスを低減した高速信号を扱うのに適した半導体装置が得られる。   When a three-dimensional integrated circuit device is formed by stacking LSI chips, a connection substrate in which a through via hole is formed through a silicon substrate and the through via hole is filled with metal to form a through electrode is used. Is preferred. By forming such a through electrode on the connection substrate, the number of terminals can be dramatically increased as compared with the wiring using conventional bonding wires, and at the same time, the transmission distance can be shortened, and the parasitic inductance and A semiconductor device suitable for handling high-speed signals with reduced parasitic capacitance can be obtained.

貫通電極を形成するには、通常シリコン基板にドライエッチングなどにより貫通ビアホールを形成し、これを例えば電解メッキなどを行って銅（Ｃｕ）などの金属で埋め込むことが行われる。   In order to form a through electrode, a through via hole is usually formed on a silicon substrate by dry etching or the like, and this is filled with a metal such as copper (Cu) by performing, for example, electrolytic plating.

このような貫通電極は、シリコン基板中において、トランジスタなどの半導体素子などに比較してはるかに大きな体積を有するため、その熱膨張の影響について、注意深い対応が必要である。例えばシリコンは３×１０-6ｍｍ／℃の線膨張係数を有するのに対し、銅は１６．８×１０-6ｍｍ／℃と、５倍以上の線膨張係数を有している。このため、例えばこのような貫通電極を２０μｍの径および２００μｍの深さで形成したシリコン接続基板において加熱処理を行った場合、電極間隔によってはシリコン基板が破壊されたり、貫通電極がシリコン基板の表面から突出したりするなどの問題が生じることが観察されている。このように突出した貫通電極は塑性変形を生じているため、シリコン基板の温度が室温に戻っても突出したままで残る。このようにシリコン基板の表面から貫通電極が突出した構造では、例えば前記シリコン基板の表面に多層配線構造などを形成する際に、露光の解像度を上げられず、微細なパターンの形成が困難になるなどの問題が生じてしまう。 Such a through electrode has a much larger volume in a silicon substrate than a semiconductor element such as a transistor, and therefore needs to be carefully handled for the influence of thermal expansion. For example, silicon has a linear expansion coefficient of 3 × 10 −6 mm / ° C., whereas copper has a linear expansion coefficient of 16.8 × 10 −6 mm / ° C., which is five times or more. Therefore, for example, when heat treatment is performed on a silicon connection substrate in which such a through electrode is formed with a diameter of 20 μm and a depth of 200 μm, the silicon substrate may be destroyed depending on the electrode spacing, or the through electrode may be on the surface of the silicon substrate. It has been observed that problems such as protruding from the surface occur. Since the protruding through electrode protrudes in this manner, it remains plastic even when the temperature of the silicon substrate returns to room temperature. In such a structure in which the through electrode protrudes from the surface of the silicon substrate, for example, when forming a multilayer wiring structure or the like on the surface of the silicon substrate, the resolution of exposure cannot be increased and it becomes difficult to form a fine pattern. Such problems will occur.

このような問題点を解決すべく、例えば特許文献１では溶融金属充填法を用い、貫通ビアホールを、Ｇａ，Ｓｂ，Ａｇ，Ｃｕ，Ｇｅよりなる群から選択された少なくとも一種の元素とＳｎ，Ｉｎ，Ｂｉ，Ｓｂ又はＧａよりなる群から選択された少なくとも一種の元素とを含む合金で充填する技術が提案されている。かかる技術では、貫通ビアホールが前記合金により、溶融状態で充填されるため、前記貫通電極は貫通ビアホール内において均一な組成を有し、熱膨張係数の小さな組成を使うことにより、シリコン基板に印加される熱応力を軽減することができる。しかしこのような場合であっても貫通電極を構成する合金の熱膨張係数はシリコン基板の熱膨張係数と同一ではないため、加熱を受けた場合、応力の発生や貫通電極の基板表面からの突出の発生は、生じてしまう。   In order to solve such a problem, for example, in Patent Document 1, a molten metal filling method is used, and a through via hole is formed of at least one element selected from the group consisting of Ga, Sb, Ag, Cu, and Ge and Sn, In A technique of filling with an alloy containing at least one element selected from the group consisting of Bi, Sb, and Ga has been proposed. In such a technique, since the through via hole is filled with the alloy in a molten state, the through electrode has a uniform composition in the through via hole and is applied to the silicon substrate by using a composition having a small thermal expansion coefficient. Thermal stress can be reduced. However, even in such a case, the thermal expansion coefficient of the alloy constituting the through electrode is not the same as the thermal expansion coefficient of the silicon substrate. Therefore, when heated, stress is generated and the through electrode protrudes from the substrate surface. The occurrence of.

またこのような貫通電極に上記の組成の合金を使った場合、貫通電極とシリコン基板との間の密着性が劣化したり、電気抵抗が増大したりする問題も発生する。   In addition, when an alloy having the above composition is used for such a through electrode, there is a problem that the adhesion between the through electrode and the silicon substrate is deteriorated or the electric resistance is increased.

また特許文献２には、貫通ビアホール内に貫通電極をメッキ法により形成する際に、熱膨張係数の低いフィラー粒子を同時に貫通電極内に充填する技術が提案されている。このような技術は、従来半導体チップと回路基板との間を充填するアンダーフィル樹脂の熱膨張係数をフィラーによる減少させるのと同じ思想に基づくものであるが、このようなフィラー粒子の熱膨張係数もゼロではないため、貫通電極の熱膨張をゼロにすることはできず、応力の発生や基板表面からの貫通電極の突出の発生は、生じてしまう。またかかる技術によれば、貫通電極内に、典型的には無機物よりなるフィラー粒子が含まれるため、電気抵抗が増大し、またシリコン基板に対する密着力が低下してクラックが発生するなどの問題が生じてしまう。   Patent Document 2 proposes a technique for simultaneously filling filler electrodes having a low thermal expansion coefficient into the through electrodes when forming the through electrodes in the through via holes by plating. Such a technique is based on the same idea that the thermal expansion coefficient of the underfill resin filling the space between the semiconductor chip and the circuit board is reduced by the filler, but the thermal expansion coefficient of such filler particles. Therefore, the thermal expansion of the through electrode cannot be made zero, and the generation of stress or the protrusion of the through electrode from the substrate surface occurs. In addition, according to such a technique, since the filler electrode typically made of an inorganic substance is contained in the through electrode, there is a problem in that the electrical resistance increases and the adhesion to the silicon substrate decreases and cracks occur. It will occur.

一の側面による接続基板は、上主面と下主面を有する半導体基板と、前記半導体基板中において前記上主面から前記下主面まで貫通する第１の金属元素よりなる貫通電極と、を備え、前記貫通電極中には、前記第１の金属元素と第２の金属元素との金属間化合物よりなる領域が、前記貫通電極の延在方向に延在して形成されており、前記第１の金属元素および前記第２の金属元素は、前記第１の金属元素と前記第２の金属元素の反応により前記金属間化合物を形成した場合に、前記反応の前に比べて体積減少をもたらすものである。 The connection substrate according to one side includes a semiconductor substrate having an upper main surface and a lower main surface, and a through electrode made of a first metal element penetrating from the upper main surface to the lower main surface in the semiconductor substrate. A region made of an intermetallic compound of the first metal element and the second metal element is formed in the through electrode so as to extend in the extending direction of the through electrode . The first metal element and the second metal element cause a volume reduction when the intermetallic compound is formed by the reaction of the first metal element and the second metal element as compared to before the reaction. Is.

他の側面による接続基板の製造方法は、上主面と下主面を有する半導体基板中に、前記上主面から前記下主面に向かって延在し内壁面および底面を有する孔を形成する工程と、前記内壁面および底面を覆って第１の金属元素よりなる第１の金属層をメッキする工程と、前記第１の金属層上に、前記第１の金属元素との反応により金属間化合物を形成した場合に前記反応の前に比べて体積減少をもたらす第２の金属元素により、第２の金属層をメッキする工程と、前記下主面を研磨して、前記第１の金属層を露出させ、前記孔中に前記上主面から下主面まで延在する貫通電極を形成する工程と、を含み、さらに前記第２の金属層をメッキする工程の後、前記第１の金属元素と前記第２の金属元素を熱処理により反応させ、前記貫通電極中において前記第２の金属層に対応して前記金属間化合物よりなる金属間化合物層を形成する工程を含み、前記金属間化合物層は前記貫通電極の延在方向に延在して形成される。 According to another aspect of the present invention, there is provided a method of manufacturing a connection substrate, wherein a hole having an inner wall surface and a bottom surface extending from the upper main surface to the lower main surface is formed in a semiconductor substrate having an upper main surface and a lower main surface. a step, a step of plating a first metal layer made of the first metal element covering the inner wall surface and a bottom surface, said first metal layer, Ri by the reaction between the first metal element the second metal element resulting in volume reduction compared to before the reaction in the case of forming a metal-to-metal compound, a step of plating a second metal layer, by polishing the lower major surface, said first Exposing the metal layer and forming a through electrode extending from the upper main surface to the lower main surface in the hole, and further, after the step of plating the second metal layer, 1 metal element and the second metal element are reacted with each other by heat treatment, Look including the step of forming an intermetallic compound layer of the intermetallic compound corresponding to said second metal layer, the intermetallic compound layer is formed to extend in the extending direction of the through electrode.

さらに他の側面による接続基板の製造方法は、上主面と下主面を有する半導体基板中に、前記上主面から前記下主面に向かって延在し内壁面および底面を有する孔を形成する工程と、前記孔中に、第１の金属元素との反応により金属間化合物を形成した場合に前記反応の前に比べて体積減少をもたらす第２の金属元素よりなる線状体を導入する工程と、前記線状体を導入する工程の後、前記孔中に前記第１の金属元素よりなる金属層を充填する工程と、前記下主面を研磨して、前記金属層を露出させ、前記半導体基板中に前記上主面から下主面まで延在する貫通電極を形成する工程と、を含み、さらに前記金属層を充填する工程の後、前記第１の金属元素と前記第２の金属元素を熱処理により反応させ、前記貫通電極中において前記第２の金属元素よりなる線状体に対応して前記金属間化合物よりなる金属間化合物層を形成する工程を含む。 According to still another aspect of the present invention, there is provided a method of manufacturing a connection substrate, wherein a hole having an inner wall surface and a bottom surface is formed in a semiconductor substrate having an upper main surface and a lower main surface, extending from the upper main surface toward the lower main surface. a step of, in said hole, the linear member made of the second metallic element leads to a volume reduction as compared with that before the reaction in the case of forming a by Rikin intermetallic compound to a reaction between the first metal element introducing a, after the step of introducing the wire-like member, a step of filling a metal layer made of the first metal element in said hole, by polishing before SL under the main surface, before Kikin Exposing a metal layer and forming a through electrode extending from the upper main surface to the lower main surface in the semiconductor substrate, and further after the step of filling the metal layer, the first metal An element and the second metal element are reacted by heat treatment, and the second gold element is formed in the through electrode. In response to linear body made of an element comprising the step of forming an intermetallic compound layer of the intermetallic compound.

本願発明によれば貫通電極中に金属間化合物を形成させることにより、貫通電極中に熱処理の際に引張応力を発生させることが可能となる。このため半導体基板上に半導体チップを実装して半導体装置を製造する際に熱処理が加えられても、半導体基板と貫通電極の熱膨張差に起因して貫通電極が突出したりやクラックが発生したりする問題を回避することが可能となる。   According to the present invention, by forming an intermetallic compound in the through electrode, it is possible to generate a tensile stress in the through electrode during heat treatment. For this reason, even if heat treatment is applied when manufacturing a semiconductor device by mounting a semiconductor chip on a semiconductor substrate, the through electrode protrudes or cracks occur due to the difference in thermal expansion between the semiconductor substrate and the through electrode. It becomes possible to avoid the problem.

第１の実施形態による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by 1st Embodiment. 図１の半導体装置で使われるインターポーザにおける貫通電極の構成を示す断面図である。It is sectional drawing which shows the structure of the penetration electrode in the interposer used with the semiconductor device of FIG. 図２の貫通電極の概要を説明する図（その１）である。FIG. 3 is a diagram (part 1) for explaining the outline of the through electrode in FIG. 2; 図２の貫通電極の概要を説明する図（その２）である。FIG. 3 is a diagram (part 2) for explaining the outline of the through electrode in FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その１）である。FIG. 3 is a process cross-sectional view (part 1) illustrating the method for manufacturing the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その２）である。FIG. 6 is a process cross-sectional view (part 2) illustrating the manufacturing method of the interposer of FIG. 2. 図２のインターポーザの製造方法を説明する工程断面図（その３）である。FIG. 10 is a process cross-sectional view (part 3) illustrating the manufacturing method of the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その４）である。FIG. 10 is a process cross-sectional view (part 4) illustrating the manufacturing method of the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その５）である。FIG. 10 is a process cross-sectional view (part 5) illustrating the manufacturing method of the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その６）である。FIG. 10 is a process cross-sectional view (part 6) illustrating the manufacturing method of the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その７）である。FIG. 10 is a process cross-sectional view (part 7) illustrating the manufacturing method of the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その８）である。FIG. 10 is a process cross-sectional view (No. 8) for explaining the manufacturing method of the interposer of FIG. 2; 図２のインターポーザの製造方法を説明する工程断面図（その９）である。FIG. 10 is a process cross-sectional view (part 9) illustrating the manufacturing method of the interposer of FIG. 2; 銅の電解メッキ特性を説明するグラフである。It is a graph explaining the electrolytic plating characteristic of copper. 第１の実施形態における銅のメッキの進行を示す図である。It is a figure which shows progress of the copper plating in 1st Embodiment. 比較例およびその問題点を説明する断面図である。It is sectional drawing explaining a comparative example and its problem. 第２の実施形態によるインターポーザの製造方法を説明する工程断面図（その１）である。It is process sectional drawing (the 1) explaining the manufacturing method of the interposer by 2nd Embodiment. 第２の実施形態によるインターポーザの製造方法を説明する工程断面図（その２）である。It is process sectional drawing (the 2) explaining the manufacturing method of the interposer by 2nd Embodiment. 第２の実施形態によるインターポーザの製造方法を説明する工程断面図（その３）である。It is process sectional drawing (the 3) explaining the manufacturing method of the interposer by 2nd Embodiment. 第２の実施形態によるインターポーザの製造方法を説明する工程断面図（その４）である。It is process sectional drawing (the 4) explaining the manufacturing method of the interposer by 2nd Embodiment. 第２の実施形態によるインターポーザの製造方法を説明する工程断面図（その５）である。It is process sectional drawing (the 5) explaining the manufacturing method of the interposer by 2nd Embodiment. 第２の実施形態の一変形例によるインターポーザの構成を示す断面図である。It is sectional drawing which shows the structure of the interposer by the modification of 2nd Embodiment. 第３の実施形態によるインターポーザの製造方法を説明する工程断面図（その１）である。It is process sectional drawing (the 1) explaining the manufacturing method of the interposer by 3rd Embodiment. 第３の実施形態によるインターポーザの製造方法を説明する工程断面図（その２）である。It is process sectional drawing (the 2) explaining the manufacturing method of the interposer by 3rd Embodiment. 第３の実施形態によるインターポーザの製造方法を説明する工程断面図（その３）である。It is process sectional drawing (the 3) explaining the manufacturing method of the interposer by 3rd Embodiment. 第３の実施形態によるインターポーザの製造方法を説明する工程断面図（その４）である。It is process sectional drawing (the 4) explaining the manufacturing method of the interposer by 3rd Embodiment. 第３の実施形態によるインターポーザの製造方法を説明する工程断面図（その５）である。It is process sectional drawing (the 5) explaining the manufacturing method of the interposer by 3rd Embodiment. 第３の実施形態の一変形例によるインターポーザの構成を示す断面図である。It is sectional drawing which shows the structure of the interposer by the modification of 3rd Embodiment. 第４の実施形態によるインターポーザの製造方法を説明する工程断面図（その１）である。It is process sectional drawing (the 1) explaining the manufacturing method of the interposer by 4th Embodiment. 第４の実施形態によるインターポーザの製造方法を説明する工程断面図（その２）である。It is process sectional drawing (the 2) explaining the manufacturing method of the interposer by 4th Embodiment. 第４の実施形態によるインターポーザの製造方法を説明する工程断面図（その３）である。It is process sectional drawing (the 3) explaining the manufacturing method of the interposer by 4th Embodiment. 第４の実施形態によるインターポーザの製造方法を説明する工程断面図（その４）である。It is process sectional drawing (the 4) explaining the manufacturing method of the interposer by 4th Embodiment. 第４の実施形態によるインターポーザの製造方法を説明する工程断面図（その５）である。It is process sectional drawing (the 5) explaining the manufacturing method of the interposer by 4th Embodiment. 第４の実施形態によるインターポーザの製造方法を説明する工程断面図（その６）である。It is process sectional drawing (the 6) explaining the manufacturing method of the interposer by 4th Embodiment.

［第１の実施形態］
図１は、第１の実施形態による３次元実装構造を有する半導体装置１０の構成を示す断面図である。 [First Embodiment]
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 10 having a three-dimensional mounting structure according to the first embodiment.

図１を参照するに半導体装置１０は、内部に配線パタ―ン１１Ｃを有し上主面１１Ａに接続パッド１１ａを、また下主面１１Ｂに接続バッド１１ｂを有するパッケージ基板１１と、シリコン基板１２１よりなり上主面に接続パッド１２ａを有する多層配線構造１２Ａを、また下主面に接続パッド１２ｂを有する配線パタ―ン１２Ｂを担持し、前記配線パタ―ン１２Ｂが前記接続パッド１２ｂおよびはんだバンプ１２ｃを介して前記パッケージ基板１１の接続パッド１１ａに電気的かつ機械的に結合されたインターポーザ１２と、前記インターポーザ１２上にフリップチップ実装された第１の半導体チップ１３と、前記第１の半導体チップ上にさらにフリップチップ実装された第２の半導体チップ１４と、を含み、前記シリコンインターポーザ１２中には、例えば銅よりなる貫通電極１２Ｃが多数、例えば行列状に形成されている。また同様な貫通電極１３Ｃが半導体チップ１３中にも形成されている。   Referring to FIG. 1, a semiconductor device 10 includes a package substrate 11 having a wiring pattern 11C therein, a connection pad 11a on an upper main surface 11A, and a connection pad 11b on a lower main surface 11B, and a silicon substrate 121. A multilayer wiring structure 12A having a connection pad 12a on the upper main surface and a wiring pattern 12B having a connection pad 12b on the lower main surface are carried, and the wiring pattern 12B is connected to the connection pad 12b and the solder bump. An interposer 12 electrically and mechanically coupled to the connection pad 11a of the package substrate 11 through 12c, a first semiconductor chip 13 flip-chip mounted on the interposer 12, and the first semiconductor chip A second semiconductor chip 14 further flip-chip mounted thereon, and the silicon interposer During 2, for example through electrode 12C made of copper it is formed into a number, for example, a matrix. A similar through electrode 13 </ b> C is also formed in the semiconductor chip 13.

前記半導体チップ１３はその下主面に接続パッド１３ａを有する多層配線構造１３Ａが形成されており、前記接続パッド１３ａが前記シリコンインターポーザ１２の接続パッド１２ａに接続されることにより、前記シリコンインターポーザ１２に対して電気的および機械的に結合されている。さらに前記半導体チップ１４は下主面上に接続パッド１４ａを有する多層配線構造１４Ａを有し、前記接続パッド１４ａが前記半導体チップ１３の貫通電極１３Ｃに接続されることにより、前記半導体チップ１３に電気的および機械的に結合されている。さらに前記パッケージ基板１１の下主面には、前記接続パッド１１ｂに対応してはんだバンプ１１Ｄが形成されている。   The semiconductor chip 13 is formed with a multilayer wiring structure 13A having a connection pad 13a on the lower main surface thereof, and the connection pad 13a is connected to the connection pad 12a of the silicon interposer 12, whereby the silicon interposer 12 is connected. In contrast, it is electrically and mechanically coupled. Furthermore, the semiconductor chip 14 has a multilayer wiring structure 14A having a connection pad 14a on the lower main surface, and the connection pad 14a is connected to the through-electrode 13C of the semiconductor chip 13 so that the semiconductor chip 13 is electrically connected. Combined mechanically and mechanically. Furthermore, solder bumps 11D are formed on the lower main surface of the package substrate 11 corresponding to the connection pads 11b.

さらに前記はんだバンプ１２ｃおよび前記多層配線構造１２Ｂは、前記パッケージ基板１１とシリコンインターポーザ１２の間の空間を充填する封止樹脂１２Ｒにより封止されており、また前記接続パッド１４ａおよび半導体チップ１４の多層配線構造１４Ａ、さらに前記半導体チップ１３の上主面に露出する前記貫通電極１３Ｃは、前記半導体チップ１３と半導体チップ１４の間の空間を充填する封止樹脂１３Ｒにより封止されている。   Further, the solder bump 12c and the multilayer wiring structure 12B are sealed with a sealing resin 12R that fills a space between the package substrate 11 and the silicon interposer 12, and the connection pads 14a and the multilayer of the semiconductor chip 14 are sealed. The wiring structure 14 </ b> A and the through electrode 13 </ b> C exposed on the upper main surface of the semiconductor chip 13 are sealed with a sealing resin 13 </ b> R that fills the space between the semiconductor chip 13 and the semiconductor chip 14.

図２は、図１のシリコンインターポーザ１２における一つの貫通電極１２Ｃを詳細に示す断面図である。   FIG. 2 is a cross-sectional view showing in detail one through electrode 12C in the silicon interposer 12 of FIG.

図２を参照するに、前記貫通電極１２Ｃは銅（Ｃｕ）よりなるプラグ１２Ｄ１を主要部とし、前記プラグ１２Ｄ１のうち、多層配線構造１２Ａが形成された前記シリコン基板１２１の上主面に近い部分において前記貫通電極１２Ｃの略中心部に一致して、特にＣｕ３Ｓｎ組成を有する銅とスズ（Ｓｎ）の金属間化合物よりなる領域１２Ｄ２が、前記ビアプラグ１２Ｃの延在方向に延在して形成されている。また前記シリコン基板１２１の上主面上には前記多層配線構造１２Ａが形成され、さらに下主面には配線パタ―ン１２Ｂとそれを覆う絶縁膜１２Ｉが形成され、前記配線パタ―ン１２Ｂには接続パッド１２ｂが形成されている。前記多層配線構造１２Ａは多数の層間絶縁膜１２ｉの積層よりなり、前記層間絶縁膜１２ｉの各々には例えば銅よりなる配線パタ―ン１２ｗが埋設されている。さらに一の層の配線パタ―ン１２ｗは、隣接する層の配線パタ―ン１２ｗに、ビアプラグ１２ｗｃにより電気的に接続されている。 Referring to FIG. 2, the through electrode 12C is a plug 12D 1 made of copper (Cu) as a main part, of the plug 12D 1, the upper main surface of the silicon substrate 121 to the multilayer interconnection structure 12A is formed A region 12D 2 made of an intermetallic compound of copper and tin (Sn) having a Cu 3 Sn composition extends in the extending direction of the via plug 12C so as to coincide with the substantially central portion of the through electrode 12C in the near portion. Is formed. Further, the multilayer wiring structure 12A is formed on the upper main surface of the silicon substrate 121, and further, a wiring pattern 12B and an insulating film 12I covering the wiring pattern 12B are formed on the lower main surface. A connection pad 12b is formed. The multilayer wiring structure 12A is formed by stacking a large number of interlayer insulating films 12i, and a wiring pattern 12w made of, for example, copper is embedded in each of the interlayer insulating films 12i. Further, the wiring pattern 12w of one layer is electrically connected to the wiring pattern 12w of the adjacent layer by a via plug 12wc.

ところで前記Ｃｕ３Ｓｎ組成の金属間化合物は、ＣｕとＳｎが分離して形成されている場合に比べて大きく体積が減少し、このため、このような金属間化合物を銅貫通電極１２Ｃ中に形成することにより、前記銅貫通電極１２Ｃ中に強い引張応力を発生させることができる。 By the way, the intermetallic compound having the Cu 3 Sn composition is greatly reduced in volume as compared with the case where Cu and Sn are formed separately. For this reason, such an intermetallic compound is formed in the copper through electrode 12C. By doing so, a strong tensile stress can be generated in the copper through electrode 12C.

例えば図３Ａに示すような、シリコン基板１２１中に形成された銅ビアプラグ１２Ｄ１中にスズよりなる領域１２Ｄ２’を形成した構造に対し、例えば２００℃以上の温度で熱処理を行って前記領域１２Ｄ２’に組成がＣｕ３Ｃｕの金属間化合物領域１２Ｄ２を形成した場合、銅３部とスズ１部からＣｕ３Ｃｕが形成される際に、銅の密度が８．９ｇ／ｃｍ３，スズの密度が７．３ｇ／ｃｍ３、Ｃｕ３Ｓｎ金属間化合物の密度が１１．３ｇ／ｃｍ３であることから、前記領域１２Ｄ２には図３Ｂにおいて矢印で示すように２５％にも達する体積収縮が生じる。ここで図３Ａおよび図３Ｂは、前記図２において多層配線構造１２Ａの形成前の状態を示しており、図３Ａはさらに図３Ｂの構造の形成前の状態を示していることに注意すべきである。 For example, as shown in FIG. 3A, a structure in which a region 12D 2 ′ made of tin is formed in a copper via plug 12D 1 formed in a silicon substrate 121 is subjected to a heat treatment at a temperature of, for example, 200 ° C. When the intermetallic compound region 12D 2 having a composition of Cu 3 Cu is formed on ', when Cu 3 Cu is formed from 3 parts of copper and 1 part of tin, the density of copper is 8.9 g / cm 3 , Since the density is 7.3 g / cm 3 and the density of the Cu 3 Sn intermetallic compound is 11.3 g / cm 3 , the volume shrinkage reaching 25% in the region 12D 2 as indicated by the arrow in FIG. 3B. Occurs. 3A and 3B show the state before the formation of the multilayer wiring structure 12A in FIG. 2, and FIG. 3A further shows the state before the formation of the structure of FIG. 3B. is there.

銅は熱膨張係数が１６．８×１０−６ｍｍ／℃と、シリコンインターポーザ１２を構成するシリコンの熱膨張係数である３×１０−６ｍｍ／℃の値の３倍以上大きく、このためこのように２００℃以上の温度で熱処理を行うと、前記貫通電極１２Ｃをすべて銅で形成した場合には、図７に示すように貫通電極１２Ｃが前記シリコンインターポーザ１２から突出してしまう、あるいはシリコンインターポーザ１２中にクラック１２Ｘを発生させてしまうなどの問題が発生することがある。ただし図７は本実施形態に対する比較対照例を示しており、同じシリコン基板１２１中に銅のみよりなる貫通電極１２０Ｃを形成し、これを２００℃以上の温度に加熱した状態を示す。 Copper has a thermal expansion coefficient of 16.8 × 10 −6 mm / ° C., which is more than three times larger than the value of 3 × 10 −6 mm / ° C., which is the thermal expansion coefficient of silicon constituting the silicon interposer 12. Thus, when heat treatment is performed at a temperature of 200 ° C. or higher, when all of the through electrodes 12C are formed of copper, the through electrodes 12C protrude from the silicon interposer 12 as shown in FIG. Problems such as generating cracks 12X may occur. However, FIG. 7 shows a comparative example for the present embodiment, and shows a state in which a through electrode 120C made of only copper is formed in the same silicon substrate 121 and heated to a temperature of 200 ° C. or higher.

一度このように熱膨張を生じると、貫通電極１２０Ｃは塑性変形を生じてしまい、このため温度が室温に戻っても貫通電極１２０Ｃはシリコン基板１２から突出したままとなる。例えばシリコン基板１２１中にこのような貫通電極１２０Ｃを銅により、２０μｍの径および２００μｍの深さで形成した場合、貫通電極の間隔や加熱温度によっては、突出量は、１μｍにも達することがある。このようにシリコン基板１２１の表面から貫通電極１２０Ｃが突出した比較対照例の構造では、例えば前記シリコン基板１２１の表面に多層配線構造１２Ａなどを形成する際に、露光の際に大きな焦点深度を確保する必要から露光の解像度を上げることが出来ず、微細なパターンの形成が困難になる問題が生じる。   Once such thermal expansion occurs, the through electrode 120C undergoes plastic deformation, and therefore the through electrode 120C remains protruding from the silicon substrate 12 even when the temperature returns to room temperature. For example, when such a through electrode 120C is formed of copper in a silicon substrate 121 with a diameter of 20 μm and a depth of 200 μm, the protruding amount may reach 1 μm depending on the interval between the through electrodes and the heating temperature. . As described above, in the structure of the comparative example in which the through electrode 120C protrudes from the surface of the silicon substrate 121, for example, when forming the multilayer wiring structure 12A on the surface of the silicon substrate 121, a large depth of focus is ensured at the time of exposure. This makes it impossible to increase the resolution of exposure and makes it difficult to form a fine pattern.

これに対し本実施形態では、前記領域１２Ｄ２’に対応して引張り応力源となる組成がＣｕ３Ｓｎの金属間化合物領域１２Ｄ２を形成するため、金属間化合物領域１２Ｄ２の前記銅ビアプラグ１２Ｄ１に対する割合を、前記シリコン基板１２１にかけられる熱処理温度に対して適切に設定しておくことにより、かかる熱処理にともなう貫通電極１２Ｃ全体としての熱膨張を抑制でき、前記シリコン基板１２１中におけるクラック発生の問題や、先に図７で説明した貫通電極１２０Ｃの突出などの問題を回避あるいは抑制することができる。 In contrast, in the present embodiment, since the composition becomes a stress source tensile corresponding to the region 12D 2 'to form an intermetallic compound region 12D 2 of Cu 3 Sn, the copper via plugs 12D of the intermetallic compound region 12D 2 By appropriately setting the ratio of 1 to the heat treatment temperature applied to the silicon substrate 121, it is possible to suppress the thermal expansion of the through electrode 12C as a whole due to the heat treatment, and to generate cracks in the silicon substrate 121. Problems or problems such as the protrusion of the through electrode 120C described above with reference to FIG. 7 can be avoided or suppressed.

このような熱処理は、２００℃以上の温度で行うのが好ましく、特に２３２℃以上の温度で熱処理すると前記領域１２Ｄ２’においてスズが溶融し、銅と均一な反応を生じて金属間化合物Ｃｕ３Ｓｎが形成されるので好ましい。例えば前記熱処理を２００℃以上の温度で行う場合、前記銅ビアプラグ１２Ｄ１に対して前記スズの領域１２Ｄ２’の割合を、体積比で０．５％〜５％の範囲、例えば２％に設定しておけば、前記貫通電極１２Ｃの熱膨張を全体として効果的に抑制することができる。 Such a heat treatment is preferably performed at a temperature of 200 ° C. or higher. In particular, when the heat treatment is performed at a temperature of 232 ° C. or higher, tin is melted in the region 12D 2 ′, causing a uniform reaction with copper, and the intermetallic compound Cu 3 Since Sn is formed, it is preferable. For example, when the heat treatment is performed at a temperature of 200 ° C. or higher, the ratio of the tin region 12D 2 ′ to the copper via plug 12D 1 is set to a range of 0.5% to 5%, for example, 2% by volume ratio. If so, the thermal expansion of the through electrode 12C can be effectively suppressed as a whole.

一方前記領域１２Ｄ２’の割合が上記範囲を超えてしまうと、加熱温度によっては、前記領域１２Ｄ２に金属間化合物としてＣｕ３Ｓｎの代わりにＣｕ６Ｓｎ５などが形成されるようになるが、組成がＣｕ６Ｓｎ５の金属間化合物では密度が８．３ｇ／ｃｍ３で銅やスズとほとんど変わらず、密度が１１．３ｇ／ｃｍ３のＣｕ３Ｓｎのような強力な引張応力源としての作用は期待できない。 On the other hand, when the ratio of the region 12D 2 ′ exceeds the above range, depending on the heating temperature, Cu 6 Sn 5 or the like may be formed in the region 12D 2 as an intermetallic compound instead of Cu 3 Sn. In the case of an intermetallic compound having a composition of Cu 6 Sn 5 , the density is 8.3 g / cm 3, which is almost the same as copper and tin, and as a strong tensile stress source like Cu 3 Sn having a density of 11.3 g / cm 3. Cannot be expected.

ただしこのような金属間化合物の形成により収縮して引張応力を発生させることのできる系は、上記のＣｕ−Ｓｎ系に限定されるものではなく、Ｎｉ−Ｓｎ系やＣｕ−Ｓｎ−Ｂｉ系などを使うことも可能である。例えばＮｉ−Ｓｎ系においてＮｉとＳｎが反応して組成がＮｉ3Ｓｎ4の金属間化合物が形成された場合、約８％の体積収縮が発生する。またＣｕとＳｎ−Ｂｉはんだ中のＳｎが反応して組成がＣｕ3Ｓｎの金属間化合物が形成された場合、ＣｕとＳｎの場合と同様、約２５％の体積収縮が発生する。 However, a system capable of generating a tensile stress by contraction due to the formation of such an intermetallic compound is not limited to the above Cu-Sn system, but a Ni-Sn system, a Cu-Sn-Bi system, or the like. It is also possible to use. For example, in a Ni—Sn system, when Ni and Sn react to form an intermetallic compound having a composition of Ni 3 Sn 4 , volume contraction of about 8% occurs. When Cu in the Sn—Bi solder reacts to form an intermetallic compound having a composition of Cu 3 Sn, a volume shrinkage of about 25% occurs as in the case of Cu and Sn.

図４Ａ〜図４Ｉは、本実施形態によるインターポーザ１２の製造工程を説明する断面図である。以下では、単一のビアプラグ１２Ｃの形成のみを説明するが、同様にしてシリコン基板１２１中に多数のビアプラグ１２Ｃを、例えば行列状などのアレイ形状に形成することができる。   4A to 4I are cross-sectional views illustrating the manufacturing process of the interposer 12 according to the present embodiment. In the following, only the formation of a single via plug 12C will be described. Similarly, a large number of via plugs 12C can be formed in an array shape such as a matrix in the silicon substrate 121.

図４Ａを参照するに、前記シリコン基板１２１の上主面には開口部Ｒ１Ａを有するレジスト膜Ｒ１が形成され、さらに図４Ｂに示すように前記レジスト膜Ｒ１をマスクに前記シリコン基板１２１をドライエッチングし、前記シリコン基板１２１中に孔１２１Ａを前記レジスト膜Ｒ１が形成されている上主面から対向する下主面に向かって延在するように形成する。 Referring to FIG. 4A, a resist film R 1 having an opening R 1 A is formed on the upper main surface of the silicon substrate 121. Further, as shown in FIG. 4B, the silicon substrate is used with the resist film R 1 as a mask. 121 is dry etched to form a hole 121A in the silicon substrate 121 so as to extend toward the lower major surface facing the upper major surface of the resist film R 1 is formed.

次に図４Ｃに示すように前記レジスト膜Ｒ１を除去し、さらに絶縁のため図４Ｃの構造を熱酸化して前記シリコン基板１２１の表面、さらに前記孔１２１Ａの底面および側壁面にシリコン酸化膜（図示せず）を形成する。 Then removing the resist film R 1 as shown in FIG. 4C, as well as the structure of FIG. 4C is thermally oxidized surface of the silicon substrate 121 for insulation, further silicon oxide film on the bottom and side wall surfaces of the holes 121A (Not shown).

さらに図４Ｄに示すように前記シリコン基板１２１上に前記図示していないシリコン酸化膜を介して銅よりなるメッキシード層１２１ｓを、例えばスパッタ法により形成し、さらに図４Ｅに示すように前記図４Ｄの構造上に銅層１２１Ｃｕを例えば電解メッキ法により前記孔１２１Ａを下面および側壁面から充填するように、また前記孔１２１Ａの略中心部に所望の体積のボイド１２１ｄが形成されるように、前記孔１２１Ａの径にもよるが、例えば前記径１２１Ａが２０μｍである場合、例えば２０μｍの膜厚に、後で説明するように、好ましくは電解メッキ法のいわゆるボトムアップ成長モードで形成する。   Further, as shown in FIG. 4D, a plating seed layer 121s made of copper is formed on the silicon substrate 121 via the silicon oxide film (not shown), for example, by sputtering, and further, as shown in FIG. In order to fill the hole 121A from the lower surface and the side wall surface by, for example, electrolytic plating, and to form a void 121d having a desired volume substantially at the center of the hole 121A. Although depending on the diameter of the hole 121A, for example, when the diameter 121A is 20 μm, the film is formed to have a thickness of 20 μm, for example, in a so-called bottom-up growth mode of an electrolytic plating method, as will be described later.

前記銅層１２１Ｃｕが形成されると、さらに図４Ｆに示すように前記銅層１２１Ｃｕ上に前記ボイド１２１ｄを充填するようにスズ層１２１Ｓｎを、やはり電解メッキにより形成する。   When the copper layer 121Cu is formed, as shown in FIG. 4F, a tin layer 121Sn is also formed by electrolytic plating so as to fill the void 121d on the copper layer 121Cu.

さらに図４Ｆで得られた構造において図４Ｇに示すように化学機械研磨を行い、前記シリコン基板１２１の上主面を露出させ、さらにこのようにして得られた構造において図４Ｈに示すように前記シリコン基板１２１の下主面に対してバックグラインドを行い、前記下主面において前記銅ビアプラグ１２Ｄ１を露出させる。 Further, the structure obtained in FIG. 4F is subjected to chemical mechanical polishing as shown in FIG. 4G to expose the upper main surface of the silicon substrate 121. Further, in the structure thus obtained, as shown in FIG. It performs back-grinding to the lower main surface of the silicon substrate 121, exposing the copper via plugs 12D 1 in the lower main surface.

さらに図４Ｈで得られた構造に対し、図４Ｉに示すように２００℃以上の温度、好ましくはスズが溶融する２３２℃以上の、例えば３５０℃の温度で、例えば５分〜３０分にわたり熱処理し、前記領域１２Ｄ２に対応して、組成がＣｕ３Ｓｎの金属間化合物層１２１ＣｎＳｎを形成する。これにより、前記シリコン基板１２１中に貫通ビアホール１２Ｃが、前記図１あるいは図２で説明したように形成される。ここで前記銅層１２１Ｃｕが前記銅ビアプラグ１２Ｄ１を構成する。 Further, the structure obtained in FIG. 4H is heat-treated at a temperature of 200 ° C. or higher, preferably 232 ° C. or higher, for example, 350 ° C. at which tin melts as shown in FIG. 4I, for 5 to 30 minutes. , corresponding to the region 12D 2, the composition to form an intermetallic compound layer 121CnSn of Cu 3 Sn. As a result, the through via hole 12C is formed in the silicon substrate 121 as described with reference to FIG. Wherein said copper layer 121Cu constitutes the copper via plugs 12D 1.

さらに図示は省略するが、前記シリコン基板１２１の上主面に多層配線構造１２Ａを形成し、また前記下主面に配線パタ―ン１２Ｂおよび絶縁膜１２ｉ、さらに前記電極パッド１２ｂを形成することにより、前記インターポーザ１２が形成される。   Although not shown, a multilayer wiring structure 12A is formed on the upper main surface of the silicon substrate 121, and a wiring pattern 12B and insulating film 12i are formed on the lower main surface, and the electrode pad 12b is formed. The interposer 12 is formed.

以下、実施例について説明する。   Examples will be described below.

実施例１では前記図４Ｂの工程においてＳＦ６ガスおよびＣ４Ｆ８ガスをエッチングガスとして使い、ドライエッチングを０．１Ｔｏｒｒの圧力および５００Ｗのプラズマパワーの下、２０μｍ／分のエッチング速度で行い、前記シリコン基板１２１中に前記孔１２１Ａを２０μｍの径および２００μｍの深さで形成した。その後、ＣＶＤ法でＳｉＯ２膜を形成した後、めっきシード層をスパッタで形成した。ただし上記ＳｉＯ２膜は図面では省略されている。 In Example 1, SF 6 gas and C 4 F 8 gas are used as etching gas in the process of FIG. 4B, and dry etching is performed at an etching rate of 20 μm / min under a pressure of 0.1 Torr and a plasma power of 500 W, The holes 121A were formed in the silicon substrate 121 with a diameter of 20 μm and a depth of 200 μm. Thereafter, a SiO 2 film was formed by a CVD method, and then a plating seed layer was formed by sputtering. However, the SiO 2 film is omitted in the drawing.

さらに図４Ｅの工程において前記銅層１２１Ｃｕを、例えば５０ｇ／Ｌ（リットル）〜７０ｇ／Ｌの濃度のＣｕＳＯ４およびＨ２ＳＯ４を主成分とする銅メッキ液と、濃度が４０ｇ／Ｌ〜７０ｇ／Ｌの硫酸（Ｈ２ＳＯ４）と、濃度が４０ｍｇ／Ｌ〜６０ｍｇ／Ｌの塩素（Ｃｌ）とを含むメッキ液に、さらに４〜８ｍＬ／Ｌの濃度の抑制剤と０．５ｍＬ／Ｌ〜１ｍＬ／Ｌの濃度の促進剤と、５ｍＬ／Ｌ〜１０ｍＬ／Ｌの濃度の平滑化剤を添加したメッキ液を使って、ボトムアップ成長モードの電解メッキにより形成した。なおここで前記抑制剤としては、例えばＰＥＧ（ポリエチレングリコール）を使い、促進剤としては例えばbis(3-sulfopropyl)disulfideやＮａ２（Ｓ（ＣＨ２）３ＳＯ３）２を使った。また図４Ｅの工程では前記銅層１２１Ｃｕの膜厚を、前記図４Ｈの工程において前記領域１２Ｄ２の割合が、体積比で前記銅ビアプラグ１２Ｄ１の約１％となるように制御した。 Further, in the step of FIG. 4E, the copper layer 121Cu is divided into, for example, a copper plating solution mainly containing CuSO 4 and H 2 SO 4 at a concentration of 50 g / L (liter) to 70 g / L, and a concentration of 40 g / L to 70 g. A plating solution containing / L sulfuric acid (H 2 SO 4 ) and chlorine (Cl) at a concentration of 40 mg / L to 60 mg / L, and an inhibitor at a concentration of 4 to 8 mL / L and 0.5 mL / L It was formed by electrolytic plating in a bottom-up growth mode using a plating solution to which an accelerator having a concentration of ˜1 mL / L and a smoothing agent having a concentration of 5 mL / L to 10 mL / L were added. Here, for example, PEG (polyethylene glycol) was used as the inhibitor, and bis (3-sulfopropyl) disulfide or Na 2 (S (CH 2 ) 3 SO 3 ) 2 was used as the accelerator. The thickness of the copper layer 121Cu is in the process of FIG. 4E, the ratio of the area 12D 2 in the step of FIG. 4H, was controlled to be about 1% of the copper via plugs 12D 1 by volume.

さらに実施例１では前記図４Ｆの工程において前記スズ層１２１Ｓｎを、例えば濃度が３０ｇ／Ｌ〜５０ｇ／Ｌの硫酸スズメッキ液と濃度が８０ｇ／Ｌ〜１２０ｇ／Ｌの硫酸と、濃度が２５ｇ／Ｌ〜３５ｇ／Ｌのクレゾールクレゾールスルフォン酸と、濃度が４ｍＬ／Ｌ〜８ｍＬ／Ｌのホルムアルデヒドを含むスズメッキ液を使った電解メッキにより形成した。   Further, in Example 1, the tin layer 121Sn in the step of FIG. 4F is prepared by, for example, tin sulfate plating solution having a concentration of 30 g / L to 50 g / L, sulfuric acid having a concentration of 80 g / L to 120 g / L, and a concentration of 25 g / L. It was formed by electrolytic plating using a tin plating solution containing ˜35 g / L cresol cresol sulfonic acid and formaldehyde having a concentration of 4 mL / L to 8 mL / L.

さらに図４Ｉの工程で前記スズ領域１２Ｄ２’を３５０℃の温度で周囲の銅ビアプラグ１２Ｄ１と５〜３０分間反応させて、これを組成がＣｕ３Ｓｎの金属間化合物に変換した。 Further, in the step of FIG. 4I, the tin region 12D 2 ′ was reacted with the surrounding copper via plug 12D 1 at a temperature of 350 ° C. for 5 to 30 minutes to convert it into an intermetallic compound having a composition of Cu 3 Sn.

なお本実施例１では、図４Ｅの工程において前記銅層１２１Ｃｕの膜厚を、前記図４Ｉの状態において前記金属間化合物領域１２Ｄ２が体積比で銅ビアプラグ１２Ｄ１の約１％となるように調整している。 Note that in the first embodiment, the thickness of the copper layer 121Cu in the step of FIG. 4E, as said intermetallic compound in a state of Figure 4I region 12D 2 is about 1% copper via plugs 12D 1 by volume It is adjusting.

このようにして得られたシリコンインターポーザ１２ではクラックも発生せず、前記銅ビアプラグ１２Ｄ１のシリコン基板１２１からの突出も発生しなかった。 Thus the silicon interposer 12 obtained crack does not occur, did not occur protrude from the silicon substrate 121 of the copper via plugs 12D 1.

比較例１Comparative Example 1

比較例１では、前記実施例１と同じ条件で、ただし図４Ｆのスズ膜１２１Ｓｎを形成する工程を省略し、図４Ｅの工程を、前記孔１２１Ａが銅層１２１Ｃｕにより完全に充填されるように実行し、同様なシリコンインターポーザを形成した。この場合、図４Ｉの状態において前記金属間化合物領域１２Ｄ２は形成されず、貫通電極１２Ｃはすべて銅ビアプラグ１２Ｄ１により形成されている。 In Comparative Example 1, the step of forming the tin film 121Sn of FIG. 4F is omitted under the same conditions as in Example 1, but the step of FIG. 4E is performed so that the hole 121A is completely filled with the copper layer 121Cu. Run a similar silicon interposer. In this case, the intermetallic compound region 12D 2 in the state of FIG. 4I is not formed, is formed by all the through electrode 12C copper via plugs 12D 1.

このような構造に対し、同様に３５０℃の温度で熱処理を行ったところ、前記シリコン基板１２１中にはクラックが発生し、さらに前記貫通電極１２Ｃが前記シリコン基板１２１の上主面および下主面からそれぞれ上方および下方に約０．５μｍ突出することが確認された。   When heat treatment was similarly performed on such a structure at a temperature of 350 ° C., cracks occurred in the silicon substrate 121, and the through electrodes 12C were formed on the upper main surface and the lower main surface of the silicon substrate 121. It was confirmed that about 0.5 μm protruded upward and downward, respectively.

実施例２では前記図４Ｂの工程においてやはりＳＦ６ガスおよびＣ４Ｆ８ガスをエッチングガスとして使い、ドライエッチングを０．１Ｔｏｒｒの圧力および５００Ｗのプラズマパワーの下、１５μｍ／分のエッチング速度で行い、前記シリコン基板１２１中に前記孔１２１Ａを１０μｍの径および１００μｍの深さで形成した。さらにその後、ＣＶＤ法でＳｉＯ２膜を１００ｎｍの厚さに成した後、めっきシード層をスパッタで形成した。ただし上記ＳｉＯ２膜は、図面では省略されている。 In Example 2, SF 6 gas and C 4 F 8 gas are used as etching gases in the process of FIG. 4B, and dry etching is performed at an etching rate of 15 μm / min under a pressure of 0.1 Torr and a plasma power of 500 W. The holes 121A were formed in the silicon substrate 121 with a diameter of 10 μm and a depth of 100 μm. Further, after that, a SiO 2 film was formed to a thickness of 100 nm by a CVD method, and then a plating seed layer was formed by sputtering. However, the SiO 2 film is omitted in the drawing.

さらに図４Ｅの工程において前記銅層１２１Ｃｕを、例えば５０ｇ／Ｌ（リットル）〜７０ｇ／Ｌの濃度のＣｕＳＯ４およびＨ２ＳＯ４を主成分とする銅メッキ液と、濃度が４０ｇ／Ｌ〜７０ｇ／Ｌの硫酸と、濃度が４０ｍｇ／Ｌ〜６０ｍｇ／Ｌの塩素とを含むメッキ液に、さらに４〜８ｍＬ／Ｌの濃度の抑制剤と０．５ｍＬ／Ｌ〜１ｍＬ／Ｌの濃度の促進剤と、５ｍＬ／Ｌ〜１０ｍＬ／Ｌの濃度の平滑化剤を添加したメッキ液を使って、ボトムアップ成長モードの電解メッキを約２５分間行うことにより形成した。なおここで前記抑制剤としては、例えばＰＥＧ（ポリエチレングリコール）を使い、促進剤としては例えばbis(3-sulfopropyl)disulfideやＮａ２（Ｓ（ＣＨ２）３ＳＯ３）２を使った。また図４Ｅの工程では前記銅層１２１Ｃｕの膜厚を、前記図４Ｈの工程において前記領域１２Ｄ２の割合が、体積比で前記銅ビアプラグ１２Ｄ１の約１％となるように制御した。 Further, in the step of FIG. 4E, the copper layer 121Cu is divided into, for example, a copper plating solution mainly containing CuSO 4 and H 2 SO 4 at a concentration of 50 g / L (liter) to 70 g / L, and a concentration of 40 g / L to 70 g. A plating solution containing / L sulfuric acid and chlorine having a concentration of 40 mg / L to 60 mg / L, an inhibitor having a concentration of 4 to 8 mL / L, and an accelerator having a concentration of 0.5 mL / L to 1 mL / L And a plating solution to which a smoothing agent having a concentration of 5 mL / L to 10 mL / L was added, and electroplating in a bottom-up growth mode was performed for about 25 minutes. Here, for example, PEG (polyethylene glycol) was used as the inhibitor, and bis (3-sulfopropyl) disulfide or Na 2 (S (CH 2 ) 3 SO 3 ) 2 was used as the accelerator. The thickness of the copper layer 121Cu is in the process of FIG. 4E, the ratio of the area 12D 2 in the step of FIG. 4H, was controlled to be about 1% of the copper via plugs 12D 1 by volume.

さらに実施例１では前記図４Ｆの工程において前記スズ層１２１Ｓｎを、例えば濃度が３０ｇ／Ｌ〜５０ｇ／Ｌの硫酸スズメッキ液と濃度が８０ｇ／Ｌ〜１２０ｇ／Ｌの硫酸と、濃度が２５ｇ／Ｌ〜３５ｇ／Ｌのクレゾールクレゾールスルフォン酸と、濃度が４ｍＬ／Ｌ〜８ｍＬ／Ｌのホルムアルデヒドを含むスズメッキ液を使った電解メッキを約５分間行うことにより形成した。   Further, in Example 1, the tin layer 121Sn in the step of FIG. 4F is prepared by, for example, tin sulfate plating solution having a concentration of 30 g / L to 50 g / L, sulfuric acid having a concentration of 80 g / L to 120 g / L, and a concentration of 25 g / L. It was formed by performing electroplating using a tin plating solution containing ˜35 g / L cresol cresol sulfonic acid and formaldehyde having a concentration of 4 mL / L to 8 mL / L for about 5 minutes.

さらに図４Ｉの工程で前記スズ領域１２Ｄ２’を３５０℃の温度で周囲の銅ビアプラグ１２Ｄ１と５〜３０分間反応させて、これを組成がＣｕ３Ｓｎの金属間化合物に変換した。 Further, in the step of FIG. 4I, the tin region 12D 2 ′ was reacted with the surrounding copper via plug 12D 1 at a temperature of 350 ° C. for 5 to 30 minutes to convert it into an intermetallic compound having a composition of Cu 3 Sn.

なお本実施例１では、図４Ｅの工程において前記銅層１２１Ｃｕの膜厚を、前記図４Ｉの状態において前記金属間化合物領域１２Ｄ２が体積比で銅ビアプラグ１２Ｄ１の約１％となるように調整している。 Note that in the first embodiment, the thickness of the copper layer 121Cu in the step of FIG. 4E, as said intermetallic compound in a state of Figure 4I region 12D 2 is about 1% copper via plugs 12D 1 by volume It is adjusted.

このようにして得られたシリコンインターポーザ１２ではクラックも発生せず、また前記銅ビアプラグ１２Ｄ１のシリコン基板１２１からの突出も発生しなかった。 Thus the silicon interposer 12 obtained crack does not occur, also did not occur protrude from the silicon substrate 121 of the copper via plugs 12D 1.

比較例２Comparative Example 2

比較例１では、前記実施例１と同じ条件で、ただし図４Ｆのスズ膜１２１Ｓｎを形成する工程を省略し、図４Ｅの工程を、前記孔１２１Ａが銅層１２１Ｃｕにより完全に充填されるように実行し、同様なシリコンインターポーザを形成した。この場合、図４Ｉの状態において前記金属間化合物領域１２Ｄ２は形成されず、貫通電極１２Ｃはすべて銅ビアプラグ１２Ｄ１により形成されている。 In Comparative Example 1, the step of forming the tin film 121Sn of FIG. 4F is omitted under the same conditions as in Example 1, but the step of FIG. 4E is performed so that the hole 121A is completely filled with the copper layer 121Cu. Run a similar silicon interposer. In this case, the intermetallic compound region 12D 2 in the state of FIG. 4I is not formed, is formed by all the through electrode 12C copper via plugs 12D 1.

このような構造に対し、同様に３５０℃の温度で熱処理を行ったところ、前記シリコン基板１２１中にはクラックが発生し、さらに前記貫通電極１２Ｃが前記シリコン基板１２１の上主面および下主面からそれぞれ上方および下方に約０．２μｍ突出することが確認された。   When heat treatment was similarly performed on such a structure at a temperature of 350 ° C., cracks occurred in the silicon substrate 121, and the through electrodes 12C were formed on the upper main surface and the lower main surface of the silicon substrate 121. It was confirmed that about 0.2 μm protruded upwards and downwards.

以下では、図５および図６を参照しながら、前記図４Ｅの工程においてボイド１２１ｄの体積、従って図４Ｉの状態における前記金属間化合物領域１２Ｄ２の銅ビアプラグ１２Ｄ１に対する体積比を最適化する方法を説明する。 METHOD Hereinafter, with reference to FIGS. 5 and 6, to optimize the void volume 121d, thus the volume ratio of copper via plugs 12D 1 of the intermetallic compound region 12D 2 in the state of FIG. 4I, in the step of FIG. 4E Will be explained.

図５は、前記図４Ｅの工程において、先の実施例１で説明したボトムアップ成長モードで銅層１２１Ｃｕを形成した場合における前記銅層１２１Ｃｕの底の、前記孔１２１Ａの底から測った高さとメッキ時間の関係を示すグラフ、また図６は、図５の各点に対応した、前記孔１２１Ａ中における前記銅層１２１Ｃｕの断面形状とメッキ時間の関係を示す断面図である。   FIG. 5 shows the height measured from the bottom of the hole 121A at the bottom of the copper layer 121Cu when the copper layer 121Cu is formed in the bottom-up growth mode described in the first embodiment in the process of FIG. 4E. FIG. 6 is a cross-sectional view showing the relationship between the cross-sectional shape of the copper layer 121Cu in the hole 121A and the plating time corresponding to the points in FIG.

図５のグラフを参照するに、前記銅層１２１Ｃｕを前記孔１２１Ａ中において電解メッキのボトムアップ成長モードで形成した場合、メッキ時間とともに図６において「ｈ」で示した銅層１２１Ｃｕの底面からの高さは増大するが、ボトムアップ充填モードでは図６に示すように前記孔１２１Ａ中における前記銅層１２１Ｃｕの成長とともに前記ボイド１２１ｄが略平行に後退し、その体積がメッキ時間とともに徐々に減少するのがわかる。   Referring to the graph of FIG. 5, when the copper layer 121Cu is formed in the bottom-up growth mode of the electrolytic plating in the hole 121A, the bottom of the copper layer 121Cu indicated by “h” in FIG. Although the height increases, in the bottom-up filling mode, as shown in FIG. 6, with the growth of the copper layer 121Cu in the hole 121A, the void 121d recedes substantially in parallel, and the volume gradually decreases with the plating time. I understand.

そこで本実施形態では、前記銅層１２１Ｃｕを形成する際の電解メッキ時間を制御することにより、前記図４Ｉの状態における前記ボイド１２１ｄの銅ビアプラグ２１Ｄ１に対する体積比、従って前記金属間化合物領域２１Ｄ２の銅ビアプラグ２１Ｄ１に対する体積比を制御する。このような体積比の最適値は、前記孔１２１Ａの径により様々に変化し、一概に述べることはできないが、図４Ｉの状態において前記金属間化合物領域２１Ｄ２が前記銅ビアプラグ１２Ｄ１の表面から突出しないように設定されるものであり、必ずしも先に実施例１および実施例２で述べた１％の値に限定されるものではない。 Therefore, in this embodiment, by controlling the electrolytic plating time for forming the copper layer 121Cu, FIG volume ratio of copper via plugs 21D 1 state in the void 121d of 4I, thus the intermetallic compound region 21D 2 controlling the volume ratio of the copper via plugs 21D 1. Optimal value of such a volume ratio, variously changed by the diameter of the holes 121A, can not be stated unconditionally, it is the intermetallic compound region 21D 2 in the state of FIG. 4I from the copper via plugs 12D 1 surface It is set so as not to protrude, and is not necessarily limited to the value of 1% described in the first and second embodiments.

なお本実施形態において前記図４Ｉの工程で実施される熱処理の温度を、例えば図１の半導体装置１０の組み立て時あるいは試験時、さらには使用時になされる熱処理の最高温度以上に設定しておけば、シリコンインターポーザ１２が製造された後で、これらの熱処理がその後により低い温度でなされても、前記貫通電極１２Ｃがシリコン基板１２１から突出することはない。   In this embodiment, if the temperature of the heat treatment performed in the step of FIG. 4I is set to be equal to or higher than the maximum temperature of the heat treatment performed at the time of assembling or testing the semiconductor device 10 of FIG. After the silicon interposer 12 is manufactured, the through electrode 12C does not protrude from the silicon substrate 121 even if these heat treatments are performed at a lower temperature thereafter.

なお以上の実施形態では、シリコンインターポーザ１２中への貫通電極１２Ｃの形成を説明したが、同様にして図１の三次元実装半導体装置１０において、半導体チップ１３中に貫通電極１３Ｃを形成することが可能である。また本実施形態において半導体チップ１３はシリコンチップに限定されるものではなく、ＳＯＩチップや化合物半導体チップなど、シリコン以外の半導体よりなる半導体チップであってもよい。さらに本実施形態のシリコンインターポーザ１２において、シリコン以外の半導体を使うことも可能である。   In the above embodiment, the formation of the through electrode 12C in the silicon interposer 12 has been described. Similarly, in the three-dimensional mounting semiconductor device 10 in FIG. 1, the through electrode 13C may be formed in the semiconductor chip 13. Is possible. In the present embodiment, the semiconductor chip 13 is not limited to a silicon chip, and may be a semiconductor chip made of a semiconductor other than silicon, such as an SOI chip or a compound semiconductor chip. Further, in the silicon interposer 12 of this embodiment, it is possible to use a semiconductor other than silicon.

［第２の実施形態］
次に第２の実施形態によるシリコンインターポーザ１２Ｉの製造方法を、図８Ａ〜図８Ｅを参照しながら説明する。ただし先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。本実施形態のインターポーザ１２Ｉは、例えば図１の半導体装置１０において、前記インターポーザ１２の代わりに使うことができる。 [Second Embodiment]
Next, a method for manufacturing the silicon interposer 12I according to the second embodiment will be described with reference to FIGS. 8A to 8E. However, the same reference numerals are given to the portions corresponding to the portions described above, and the description will be omitted. The interposer 12I of this embodiment can be used instead of the interposer 12 in the semiconductor device 10 of FIG.

図８Ａを参照するに、シリコン基板１２１中に形成された孔１２１Ａには、前記図４Ｅの工程に対応して銅層１２１Ｃｕが、より薄く、例えば５μｍ〜１０μｍの膜厚で同様に電解メッキ法により形成され、さらに図８Ｂの工程において前記銅層１２１Ｃｕ上にスズ層１２１Ｓｎが、例えば１μｍ〜２μｍの膜厚で同様に電解メッキ法により形成される。本実施形態では、図８Ｂの段階で前記スズ層１２１Ｓｎが前記銅層１２１Ｃｕのボイド１２１ｄを完全には充填しておらず、このため前記スズ層１２１Ｓｎを形成した後も、図８Ｂに示すようにボイド１２１ｄが残っている。   Referring to FIG. 8A, in the hole 121A formed in the silicon substrate 121, the copper layer 121Cu is thinner corresponding to the process of FIG. 4E, for example, a film thickness of 5 μm to 10 μm. Further, in the step of FIG. 8B, a tin layer 121Sn is formed on the copper layer 121Cu in the same manner by electrolytic plating with a film thickness of, for example, 1 μm to 2 μm. In the present embodiment, the tin layer 121Sn is not completely filled with the void 121d of the copper layer 121Cu at the stage of FIG. 8B. Therefore, even after the tin layer 121Sn is formed, as shown in FIG. 8B. The void 121d remains.

そこで本実施形態では図８Ｃに示すようにさらにもう一度銅層１２２Ｃｕを電解メッキ法により、前記図８Ｂの構造上に形成し、前記ボイド１２１ｄを充填する。ここで図８Ｃは、このようにして形成された銅層１２１Ｃｕおよび１２２Ｃｕ、スズ層１２１Ｓｎを、前記シリコン基板１２１の上主面から化学機械研磨により除去した状態を示している。   Therefore, in this embodiment, as shown in FIG. 8C, a copper layer 122Cu is formed again on the structure of FIG. 8B by electrolytic plating, and filled with the void 121d. Here, FIG. 8C shows a state in which the copper layers 121Cu and 122Cu and the tin layer 121Sn thus formed are removed from the upper main surface of the silicon substrate 121 by chemical mechanical polishing.

さらに図８Ｄに示すようにバックグラインドにより前記シリコン基板１２１の下面を研削して前記銅層１２１Ｃｕの下端部を露出し前記銅ビアプラグ１２Ｄ１を形成する。さらに図８Ｄの構造を例えば３５０℃の温度で熱処理することにより、図８Ｅに示すように前記スズ層１２１ＳｎをＣｕ３Ｓｎ金属間化合物１２１ＣｕＳｎに変換する。これにより、前記シリコン基板１２１中には引張応力を蓄積した領域１２Ｄ２を含む貫通電極１２Ｃが形成される。その際、前記図８Ａおよび図８Ｂの段階で前記スズ層１２１Ｓｎの銅層１２１Ｃｕおよび１２２Ｃｕに対する比率を、例えば前記孔１２１Ａの内径が１０μｍである場合に、図８Ｅの最終構造において体積比で０．５％〜３％になるように設定しておくことにより、前記図８Ｅの状態における貫通電極１２Ｃのシリコン基板１２１の上主面および下主面からの突出を最小ないしゼロとすることができる。 Further, by back-grinding, as shown in FIG. 8D by grinding the bottom surface of the silicon substrate 121 to expose the lower portion of the copper layer 121Cu forming the copper via plugs 12D 1. Further, the tin layer 121Sn is converted into a Cu 3 Sn intermetallic compound 121CuSn as shown in FIG. 8E by heat-treating the structure of FIG. 8D at a temperature of 350 ° C., for example. Thereby, in the silicon substrate 121 through electrode 12C including a region 12D 2 accumulated tensile stress is formed. At that time, the ratio of the tin layer 121Sn to the copper layers 121Cu and 122Cu at the stage of FIGS. 8A and 8B is, for example, 0.1% in volume ratio in the final structure of FIG. 8E when the inner diameter of the hole 121A is 10 μm. By setting it to be 5% to 3%, the protrusion of the through electrode 12C from the upper main surface and the lower main surface of the silicon substrate 121 in the state of FIG. 8E can be minimized or zero.

なお図８Ｄのバックグラインドは、前記図８Ｅの熱処理工程の後で行ってもよい。   Note that the back grinding in FIG. 8D may be performed after the heat treatment step in FIG. 8E.

図９は、本実施形態の一変形例によるインターポーザ１２の構成を示す断面図である。   FIG. 9 is a cross-sectional view showing the configuration of the interposer 12 according to a modification of the present embodiment.

図９を参照するに、本変形例ではインターポーザ１２は図８Ｅのインターポーザと同様な構成を有しているが、前記図８Ｅにおけるバックグラインディングを、前記銅層１２２Ｃｕが露出するまで行っている点で相違する。図９の構成では、前記Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎは中心の銅層１２２Ｃｕをスリーブ状に囲み、さらに銅層１２１Ｃｕが前記Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎをスリーブ状に囲む。 Referring to FIG. 9, in this modification, the interposer 12 has the same configuration as the interposer of FIG. 8E, but the backgrinding in FIG. 8E is performed until the copper layer 122Cu is exposed. Is different. In the configuration of FIG. 9, the Cu 3 Sn intermetallic compound layer 121CuSn surrounds the central copper layer 122Cu in a sleeve shape, and the copper layer 121Cu surrounds the Cu 3 Sn intermetallic compound layer 121CuSn in a sleeve shape.

図９の変形例では、前記Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎを形成した後で孔１２１Ａの底部におけるＣｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎをグラインド除去しているため、Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎの形成に伴い前記銅層１２２Ｃｕあるいは銅層１２１Ｃｕに印加される引張応力は、図８Ｅのものと実質的に変わらない。 In the modification of FIG. 9, the Cu 3 because it a Cu 3 Sn intermetallic compound layer 121CuSn grind removed after the formation of the Sn intermetallic compound layer 121CuSn at the bottom of the hole 121A, Cu 3 Sn intermetallic compound layer 121CuSn The tensile stress applied to the copper layer 122Cu or the copper layer 121Cu with the formation of is substantially the same as that in FIG. 8E.

図９においては前記銅層１２１Ｃｕおよび１２２Ｃｕが先の実施形態の銅ビアプラグ１２Ｄ１に対応し、前記金属間化合物層１２１ＣｕＳｎが引張応力を有する前記領域１２Ｄ２に対応する。 The copper layer 121Cu and 122Cu corresponds to the copper via plugs 12D 1 of the previous embodiment in FIG. 9, corresponding to the region 12D 2 having the intermetallic compound layer 121CuSn tensile stress.

［第３の実施形態］
次に第３の実施形態によるシリコンインターポーザ１２Ｋの製造方法を、図１０Ａ〜図１０Ｅを参照しながら説明する。ただし先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。本実施形態は、先の第２の実施形態の一変形例とみなすこともできる。 [Third Embodiment]
Next, a method for manufacturing the silicon interposer 12K according to the third embodiment will be described with reference to FIGS. 10A to 10E. However, the same reference numerals are given to the portions corresponding to the portions described above, and the description will be omitted. This embodiment can also be regarded as a modification of the second embodiment.

図１０Ａを参照するに本実施形態でも先の図９Ａと同様にシリコン基板１２１中に形成された孔１２１Ａの底面および側壁面を覆って銅層１２１Ｃｕが電解メッキ法により形成される。   Referring to FIG. 10A, also in the present embodiment, a copper layer 121Cu is formed by electrolytic plating so as to cover the bottom surface and side wall surface of the hole 121A formed in the silicon substrate 121 as in the case of FIG. 9A.

次に図１０Ｂに示すように本実施形態では前記銅層１２１Ｃｕの主として底面を覆って、スズ層１２１Ｓｎが、やはり電解メッキ法により形成される。図１０Ｂにおいて前記スズ層１２１Ｓｎが前記銅層１２１Ｃｕの側壁面を多少でも覆ってもよい。この場合には本実施形態は先の第２の実施形態と実質的に同じになる。   Next, as shown in FIG. 10B, in this embodiment, the tin layer 121Sn is formed by the electrolytic plating method so as to mainly cover the bottom surface of the copper layer 121Cu. In FIG. 10B, the tin layer 121Sn may cover the side wall surface of the copper layer 121Cu to some extent. In this case, the present embodiment is substantially the same as the second embodiment.

さらに図１０Ｃに示すように前記スズ層１２１Ｓｎ上に次の銅層１２２Ｃｕを電解メッキ法により堆積し、前記孔１２１Ａを充填する。なお図１０Ｃも、前記シリコン基板１２１の上主面を化学機械研磨により研磨し、前記銅層１２１Ｃｕおよび１２２Ｃｕを除去した状態を示す。   Further, as shown in FIG. 10C, the next copper layer 122Cu is deposited on the tin layer 121Sn by electrolytic plating to fill the holes 121A. FIG. 10C also shows a state where the upper main surface of the silicon substrate 121 is polished by chemical mechanical polishing and the copper layers 121Cu and 122Cu are removed.

さらに図１０Ｄに示すように前記シリコン基板１２１の下主面を、前記銅層１２１Ｃｕが露出するまでバックグラインドし、図１０Ｅに示すように前記シリコン基板１２１に対し例えば３５０℃の温度で熱処理を行い、前記スズ層１２１ＳｎをＣｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎに変換する。これにより、前記シリコン基板１２１中には引張応力を蓄積した貫通電極１２Ｃが形成される。その際、前記スズ層１２１Ｓｎの銅層１２１Ｃｕおよび１２２Ｃｕに対する比率を最適に、例えば前記孔１２１Ａの内径が１０μｍである場合に体積比で０．５％〜３％に設定しておくことにより、前記図１０Ｅの状態における貫通電極１２Ｃのシリコン基板１２１の上主面および下主面からの突出を最小化、ないしゼロとすることができる。 Further, as shown in FIG. 10D, the lower main surface of the silicon substrate 121 is back-ground until the copper layer 121Cu is exposed, and the silicon substrate 121 is heat-treated at a temperature of, eg, 350 ° C. as shown in FIG. 10E. The tin layer 121Sn is converted into a Cu 3 Sn intermetallic compound layer 121CuSn. As a result, a through electrode 12 </ b> C that accumulates tensile stress is formed in the silicon substrate 121. At that time, the ratio of the tin layer 121Sn to the copper layers 121Cu and 122Cu is optimally set, for example, by setting the volume ratio to 0.5% to 3% when the inner diameter of the hole 121A is 10 μm. Projection of the through electrode 12C from the upper main surface and the lower main surface of the silicon substrate 121 in the state of FIG. 10E can be minimized or zero.

なお図１０Ｄのバックグラインドは、前記図１０Ｅの熱処理工程の後で行ってもよい。なお本実施形態においても、前記銅層１２１Ｃｕおよび１２２Ｃｕが図２あるいは図３Ｂの銅ビアプラグ１２Ｄ１に対応し、前記金属間化合物領域１２１ＣｕＳｎが領域１２Ｄ２に対応している。 Note that the back grinding in FIG. 10D may be performed after the heat treatment step in FIG. 10E. Note also in this embodiment, the copper layer 121Cu and 122Cu corresponds to the copper via plugs 12D 1 in FIG. 2 or FIG. 3B, the intermetallic compound region 121CuSn corresponds to the region 12D 2.

図１１は、本実施形態の一変形例によるインターポーザ１２Ｌの構成を示す断面図である。   FIG. 11 is a cross-sectional view showing a configuration of an interposer 12L according to a modification of the present embodiment.

図１１を参照するに、本変形例ではインターポーザ１２Ｌは図１０Ｅのインターポーザと同様な構成を有しているが、前記図１０Ｅにおけるバックグラインディングを、前記Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎが露出するまで行っている点で相違する。図１１の構成では、前記銅層１２１Ｃｕが前記Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎをスリーブ状に囲む。 Referring to FIG. 11, in this modification, the interposer 12L has the same configuration as the interposer of FIG. 10E, but the Cu 3 Sn intermetallic compound layer 121CuSn is exposed in the backgrinding in FIG. 10E. It is different in that it goes up to. In the configuration of FIG. 11, the copper layer 121Cu surrounds the Cu 3 Sn intermetallic compound layer 121CuSn in a sleeve shape.

図１１の変形例では、前記Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎを形成した後で孔１２１Ａの底部をグラインドしているが、引張応力源として作用しているＣｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎは残しているため、Ｃｕ３Ｓｎ金属間化合物層１２１ＣｕＳｎの形成に伴い前記銅層１２２Ｃｕあるいは銅層１２１Ｃｕに印加される引張応力は、図１０Ｅのものと実質的に変わらない。 In the modification of FIG. 11, the bottom of the hole 121A is ground after the Cu 3 Sn intermetallic compound layer 121CuSn is formed, but the Cu 3 Sn intermetallic compound layer 121CuSn acting as a tensile stress source remains. Therefore, the tensile stress applied to the copper layer 122Cu or the copper layer 121Cu with the formation of the Cu 3 Sn intermetallic compound layer 121CuSn is substantially the same as that of FIG. 10E.

［第４の実施形態］
次に第４の実施形態によるシリコンインターポーザ１２Ｍの製造方法を、図１２Ａ〜図１２Ｆを参照しながら説明する。ただし先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 [Fourth Embodiment]
Next, a method for manufacturing the silicon interposer 12M according to the fourth embodiment will be described with reference to FIGS. 12A to 12F. However, the same reference numerals are given to the portions corresponding to the portions described above, and the description will be omitted.

図１２Ａを参照するに、本実施形態ではシリコン基板１２１中に前記孔１２１Ａを形成した後、図１２Ｂに示すようにスズのホイスカ１２１ＳＷを前記孔１２１Ａ中に投入する。
さらに図１２Ｃに示すようにこの状態で前記孔１２１Ａを充填して銅層１２１Ｃｕが電解メッキ法により形成される。なお図示はしていないが、図１２Ａの段階で前記孔１２１Ａの底面および内壁面には銅シード層が、例えばスパッタ法により形成されている。 Referring to FIG. 12A, in this embodiment, after the hole 121A is formed in the silicon substrate 121, a tin whisker 121SW is introduced into the hole 121A as shown in FIG. 12B.
Further, as shown in FIG. 12C, in this state, the hole 121A is filled and a copper layer 121Cu is formed by an electrolytic plating method. Although not shown, a copper seed layer is formed on the bottom surface and the inner wall surface of the hole 121A at the stage of FIG. 12A, for example, by sputtering.

さらに図１２Ｄに示すように前記シリコン基板１２１の上主面において余計な銅層１２１Ｃｕを化学機械研磨により除去し、図１２Ｅに示すように例えば３５０℃での熱処理により、前記スズホイスカ１２１ＳＷを周囲の銅と反応させ、組成がＣｕ３Ｓｎの金属間化合物領域１２１ＣｕＳｎを形成する。 Further, as shown in FIG. 12D, an extra copper layer 121Cu on the upper main surface of the silicon substrate 121 is removed by chemical mechanical polishing, and as shown in FIG. 12E, the tin whisker 121SW is removed from surrounding copper by heat treatment at 350 ° C., for example. To form an intermetallic compound region 121CuSn having a composition of Cu 3 Sn.

さらに図１２Ｆに示すように前記シリコン基板１２１の下主面を、前記銅層１２１Ｃｕが露出するまでバックグラインドすることにより、前記シリコン基板１２１中に形成されたＣｕ貫通電極１２Ｃを含み、前記Ｃｕ貫通電極１２Ｃ中に前記金属間化合物領域１２１ＣｕＳｎよりなる引張り応力源を含んだシリコンインターポーザ１２Ｍが得られる。   Further, as shown in FIG. 12F, the lower main surface of the silicon substrate 121 is back-grinded until the copper layer 121Cu is exposed, thereby including a Cu through electrode 12C formed in the silicon substrate 121. A silicon interposer 12M including a tensile stress source made of the intermetallic compound region 121CuSn in the electrode 12C is obtained.

本実施形態においても前記銅層１２１Ｃｕが銅ビアプラグ１２Ｄ１に対応し、金属間化合物領域１２１ＣｕＳｎが前記引張応力源となる領域１２Ｄ２に対応する。 The copper layer 121Cu also in this embodiment corresponds to the copper via plugs 12D 1, corresponds to a region 12D 2 intermetallic compound region 121CuSn is the tensile stress source.

以上の各実施形態において、先にも説明したように前記金属間化合物領域１２１ＣｕＳｎは銅とスズの金属間化合物に限定されず、反応により体積が収縮するものであれば、ニッケルとスズ、あるいは銅とスズおよびビスマスの合金ないし金属化合物など、他の材料系を使うことも可能である。   In each of the above embodiments, as described above, the intermetallic compound region 121CuSn is not limited to an intermetallic compound of copper and tin, and may be nickel and tin, or copper as long as the volume shrinks due to the reaction. It is also possible to use other material systems such as alloys and metal compounds of tin and bismuth.

さらに先の各実施形態でも説明したように、同様な引張応力を有する貫通電極の構成は、図１の三次元実装半導体装置１０中の半導体チップ１３中の貫通電極１３Ｃや、その他の半導体基板中に形成される貫通ビアプラグに対して適用可能である。   Further, as described in the previous embodiments, the structure of the through electrode having the same tensile stress is the same as that of the through electrode 13C in the semiconductor chip 13 in the three-dimensional mounting semiconductor device 10 in FIG. The present invention can be applied to the through via plug formed in the above.

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
上主面と下主面を有する半導体基板と、
前記半導体基板中において前記上主面から前記下主面まで貫通する第１の金属元素よりなる貫通電極と、
を備え、
前記貫通電極中には、前記第１の金属元素と第２の金属元素との金属間化合物よりなる領域が形成されており、
前記第１の金属元素および前記第２の金属元素は、前記第１の金属元素と前記第２の金属元素の反応により前記金属間化合物を形成した場合に、前記反応の前に比べて体積減少をもたらすものであることを特徴とする接続基板。
（付記２）
前記第１の金属元素は銅またはニッケルであり、前記第２の金属元素はスズであることを特徴とする付記１記載の接続基板。
（付記３）
前記金属間化合物はＣｕ３Ｓｎの組成を有することを特徴とする付記１記載の接続基板
（付記４）
前記第１の金属元素は銅であり、前記第２の金属元素はスズ-ビスマス合金であることを特徴とする付記１記載の接続基板。
（付記５）
前記金属間化合物は前記貫通電極中を、前記貫通電極に沿って延在していることを特徴とする付記１〜４のうち、いずれか一項記載の接続基板。
（付記６）
前記金属間化合物は前記貫通電極中を、前記貫通電極に沿ってスリーブ状に延在していることを特徴とする付記１〜５のうち、いずれか一項記載の接続基板。
（付記７）
前記金属間化合物は前記貫通電極中を横切って形成されることを特徴とする付記１〜４のうち、いずれか一項記載の接続基板。
（付記８）
前記金属間化合物は前記貫通電極中において、前記貫通電極の延在方向に対して斜めに延在することを特徴とする付記１〜４のうち、いずれか一項記載の接続基板。
（付記９）
請求項１〜８のいずれか一項記載の接続基板と、
前記接続基板の前記上主面または下主面に実装した半導体チップと、
を含むことを特徴とする半導体装置。
（付記１０）
上主面と下主面を有する半導体基板中に、前記上主面から前記下主面に向かって延在し内壁面および底面を有する孔を形成する工程と、
前記内壁面および底面を覆って第１の金属元素よりなる第１の金属層をメッキする工程と、
前記第１の金属層上に、前記第１の金属元素との反応により前記金属間化合物を形成した場合に前記反応の前に比べて体積減少をもたらす第２の金属元素により、第２の金属層をメッキする工程と、
前記下主面を研磨して、前記第１の金属層を露出させ、前記孔中に前記上主面から下主面まで延在する貫通電極を形成する工程と、
を含み、
さらに前記第２の金属層をメッキする工程の後、前記第１の金属元素と前記第２の金属元素を熱処理により反応させ、前記貫通電極中において前記第２の金属層に対応して前記金属間化合物よりなる金属間化合物層を形成する工程を含むことを特徴とする接続基板の製造方法。
（付記１１）
前記第１の金属元素は銅であり前記第２の金属元素はスズであり、前記金属間化合物はＣｕ３Ｓｎの組成を有することを付記１０記載の接続基板の製造方法。
（付記１２）
前記第１の金属層は前記孔中において中空部を囲んだスリーブ形状に形成され、前記第２の金属層は前記中空部を充填するように形成されることを特徴とする付記１０または１１記載の接続基板の製造方法。
（付記１３）
前記第２の金属層をメッキする工程の後で前記下主面を研磨する工程の前に、さらに前記第１の金属元素よりなる第３の金属層をメッキする工程を含むことを特徴とする付記１０または１１記載の接続基板の製造方法。
（付記１４）
前記第１の金属層は前記孔中において第１の中空部を囲んだ第１のスリーブ形状に形成され、前記第２の金属層は前記第１の中空部において前記第１の金属層上に、第２の中空部を囲んだ第２のスリーブ形状に形成され、前記第３の金属層は前記第２の中空部を充填することを特徴とすることを特徴とする付記１２記載の接続基板の製造方法。
（付記１５）
前記第１の金属層は前記孔のうち、底部を含む第１の部分を充填し、前記第２の金属層は前記孔中において前記第１の金属層上に形成され、前記第３の金属層は前記孔中において前記第２の金属層上に、前記孔のうちの残りの部分を充填して形成されることを特徴とする付記１２記載の接続基板の製造方法。
（付記１６）
上主面と下主面を有する半導体基板中に、前記上主面から前記下主面に向かって延在し内壁面および底面を有する孔を形成する工程と、
前記孔中に、第１の金属元素との反応により前記金属間化合物を形成した場合に前記反応の前に比べて体積減少をもたらす第２の金属元素よりなる線状体を導入する工程と、
前記線状体を導入する工程の後、前記孔中に前記第１の金属元素よりなる金属層を充填する工程と、
前記第２の下主面を研磨して、前記第１の金属層を露出させ、前記半導体基板中に前記上主面から下主面まで延在する貫通電極を形成する工程と、
を含み、
さらに前記金属層を充填する工程の後、前記第１の金属元素と前記第２の金属元素を熱処理により反応させ、前記貫通電極中において前記第２の金属層に対応して前記金属間化合物よりなる金属間化合物層を形成する工程を含むことを特徴とする接続基板の製造方法。
（付記１７）
前記線状体は前記第２の金属元素のホイスカであることを特徴とする付記１６記載の接続基板の製造方法。
（付記１８）
前記熱処理は、２００℃以上３５０℃以下の温度で実行されることを特徴とする付記１０〜１７のうち、いずれか一項記載の接続基板の製造方法。 As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
(Appendix 1)
A semiconductor substrate having an upper main surface and a lower main surface;
A through electrode made of a first metal element penetrating from the upper main surface to the lower main surface in the semiconductor substrate;
With
In the through electrode, a region made of an intermetallic compound of the first metal element and the second metal element is formed,
The first metal element and the second metal element are reduced in volume when the intermetallic compound is formed by a reaction between the first metal element and the second metal element as compared to before the reaction. A connection board characterized by that.
(Appendix 2)
The connection board according to claim 1, wherein the first metal element is copper or nickel, and the second metal element is tin.
(Appendix 3)
The connection substrate according to appendix 1, wherein the intermetallic compound has a composition of Cu 3 Sn (appendix 4)
The connection board according to claim 1, wherein the first metal element is copper, and the second metal element is a tin-bismuth alloy.
(Appendix 5)
The connection substrate according to any one of Supplementary notes 1 to 4, wherein the intermetallic compound extends in the through electrode along the through electrode.
(Appendix 6)
The connection substrate according to any one of appendices 1 to 5, wherein the intermetallic compound extends in the sleeve shape along the through electrode in the through electrode.
(Appendix 7)
The connection substrate according to any one of appendices 1 to 4, wherein the intermetallic compound is formed across the through electrode.
(Appendix 8)
5. The connection substrate according to claim 1, wherein the intermetallic compound extends obliquely with respect to an extending direction of the through electrode in the through electrode. 6.
(Appendix 9)
The connection substrate according to any one of claims 1 to 8,
A semiconductor chip mounted on the upper main surface or the lower main surface of the connection substrate;
A semiconductor device comprising:
(Appendix 10)
Forming a hole having an inner wall surface and a bottom surface extending from the upper main surface toward the lower main surface in a semiconductor substrate having an upper main surface and a lower main surface;
Plating the first metal layer made of the first metal element covering the inner wall surface and the bottom surface;
When the intermetallic compound is formed on the first metal layer by reaction with the first metal element, the second metal element causes a volume reduction compared to before the reaction. Plating the layer;
Polishing the lower main surface to expose the first metal layer, and forming a through electrode extending from the upper main surface to the lower main surface in the hole;
Including
Further, after the step of plating the second metal layer, the first metal element and the second metal element are reacted by heat treatment, and the metal corresponding to the second metal layer in the through electrode is formed. The manufacturing method of the connection board | substrate characterized by including the process of forming the intermetallic compound layer which consists of intermetallic compounds.
(Appendix 11)
The manufacturing method of the connection board according to appendix 10, wherein the first metal element is copper, the second metal element is tin, and the intermetallic compound has a composition of Cu 3 Sn.
(Appendix 12)
The supplementary note 10 or 11, wherein the first metal layer is formed in a sleeve shape surrounding the hollow portion in the hole, and the second metal layer is formed so as to fill the hollow portion. Method for manufacturing a connection board.
(Appendix 13)
The method further includes a step of plating a third metal layer made of the first metal element after the step of plating the second metal layer and before the step of polishing the lower main surface. A method for manufacturing a connection board according to appendix 10 or 11.
(Appendix 14)
The first metal layer is formed in a first sleeve shape surrounding the first hollow portion in the hole, and the second metal layer is formed on the first metal layer in the first hollow portion. The connection board according to claim 12, wherein the connection board is formed in a second sleeve shape surrounding the second hollow portion, and the third metal layer fills the second hollow portion. Manufacturing method.
(Appendix 15)
The first metal layer fills a first portion including the bottom of the hole, and the second metal layer is formed on the first metal layer in the hole, and the third metal 13. The method for manufacturing a connection substrate according to claim 12, wherein the layer is formed by filling the remaining portion of the hole on the second metal layer in the hole.
(Appendix 16)
Forming a hole having an inner wall surface and a bottom surface extending from the upper main surface toward the lower main surface in a semiconductor substrate having an upper main surface and a lower main surface;
Introducing a linear body composed of a second metal element that brings about a volume reduction in the holes when the intermetallic compound is formed by reaction with the first metal element, compared to before the reaction;
After the step of introducing the linear body, a step of filling the hole with a metal layer made of the first metal element;
Polishing the second lower main surface to expose the first metal layer and forming a through electrode extending from the upper main surface to the lower main surface in the semiconductor substrate;
Including
Further, after the step of filling the metal layer, the first metal element and the second metal element are reacted by heat treatment, and the intermetallic compound corresponds to the second metal layer in the through electrode. The manufacturing method of the connection board | substrate characterized by including the process of forming the intermetallic compound layer which becomes.
(Appendix 17)
The method for manufacturing a connection board according to appendix 16, wherein the linear body is a whisker of the second metal element.
(Appendix 18)
18. The method for manufacturing a connection substrate according to any one of Supplementary notes 10 to 17, wherein the heat treatment is performed at a temperature of 200 ° C. or higher and 350 ° C. or lower.

１０ 半導体装置
１１ パッケージ基板
１１Ａ 上主面
１１Ｂ 下主面
１１Ｃ，１２Ｂ 配線パタ―ン
１１Ｄ，１２ｃ はんだバンプ
１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１４ａ 接続パッド
１２ シリコンインターポーザ
１２Ａ，１３Ａ 多層配線構造
１２Ｃ，１３Ｃ 貫通電極
１２Ｄ１ 銅ビアプラグ
１２Ｄ２ 引張応力源領域
１２Ｄ２’ スズ領域
１２Ｉ 絶縁膜
１２Ｒ，１３Ｒ 封止樹脂
１２ｉ 層間絶縁膜
１２ｗ 配線パタ―ン
１２ｗｃ ビアプラグ
１３，１４ 半導体チップ
１２０Ｃ 銅貫通電極
１２１ シリコン基板
１２１Ａ 孔
１２１Ｃｕ 銅層
１２１Ｓｎ スズ層
１２１ｄ ボイド
１２１ｓ 銅シード層 DESCRIPTION OF SYMBOLS 10 Semiconductor device 11 Package board 11A Upper main surface 11B Lower main surface 11C, 12B Wiring pattern 11D, 12c Solder bump 11a, 11b, 12a, 12b, 13a, 14a Connection pad 12 Silicon interposer 12A, 13A Multilayer wiring structure 12C, 13C Through electrode 12D 1 Copper via plug 12D 2 Tensile stress source region 12D 2 'Tin region 12I Insulating film 12R, 13R Sealing resin 12i Interlayer insulating film 12w Wiring pattern 12wc Via plug 13, 14 Semiconductor chip 120C Copper through electrode 121 Silicon substrate 121A hole 121Cu copper layer 121Sn tin layer 121d void 121s copper seed layer

Claims (7)

上主面と下主面を有する半導体基板と、
前記半導体基板中において前記上主面から前記下主面まで貫通する第１の金属元素よりなる貫通電極と、
を備え、
前記貫通電極中には、前記第１の金属元素と第２の金属元素との金属間化合物よりなる領域が、前記貫通電極の延在方向に延在して形成されており、
前記第１の金属元素および前記第２の金属元素は、前記第１の金属元素と前記第２の金属元素の反応により前記金属間化合物を形成した場合に、前記反応の前に比べて体積減少をもたらすものであることを特徴とする接続基板。 A semiconductor substrate having an upper main surface and a lower main surface;
A through electrode made of a first metal element penetrating from the upper main surface to the lower main surface in the semiconductor substrate;
With
In the through electrode, a region made of an intermetallic compound of the first metal element and the second metal element is formed extending in the extending direction of the through electrode ,
The first metal element and the second metal element are reduced in volume when the intermetallic compound is formed by a reaction between the first metal element and the second metal element as compared to before the reaction. A connection board characterized by that. 前記第１の金属元素は銅またはニッケルであり、前記第２の金属元素はスズであることを特徴とする請求項１記載の接続基板。   The connection board according to claim 1, wherein the first metal element is copper or nickel, and the second metal element is tin. 前記金属間化合物はＣｕ３Ｓｎの組成を有することを特徴とする請求項１記載の接続基板。 The connection substrate according to claim 1, wherein the intermetallic compound has a composition of Cu 3 Sn . 前記第１の金属元素は銅であり、前記第２の金属元素はスズ-ビスマス合金であることを特徴とする請求項１記載の接続基板。   The connection board according to claim 1, wherein the first metal element is copper, and the second metal element is a tin-bismuth alloy. 請求項１〜４のいずれか一項記載の接続基板と、
前記接続基板の前記上主面または下主面に実装した半導体チップと、
を含むことを特徴とする半導体装置。 The connection substrate according to any one of claims 1 to 4,
A semiconductor chip mounted on the upper main surface or the lower main surface of the connection substrate;
A semiconductor device comprising: 上主面と下主面を有する半導体基板中に、前記上主面から前記下主面に向かって延在し内壁面および底面を有する孔を形成する工程と、
前記内壁面および底面を覆って第１の金属元素よりなる第１の金属層をメッキする工程と、
前記第１の金属層上に、前記第１の金属元素との反応により金属間化合物を形成した場合に前記反応の前に比べて体積減少をもたらす第２の金属元素により、第２の金属層をメッキする工程と、
前記下主面を研磨して、前記第１の金属層を露出させ、前記孔中に前記上主面から下主面まで延在する貫通電極を形成する工程と、
を含み、
さらに前記第２の金属層をメッキする工程の後、前記第１の金属元素と前記第２の金属元素を熱処理により反応させ、前記貫通電極中において前記第２の金属層に対応して前記金属間化合物よりなる金属間化合物層を形成する工程を含み、
前記金属間化合物層は前記貫通電極の延在方向に延在して形成されることを特徴とする接続基板の製造方法。 Forming a hole having an inner wall surface and a bottom surface extending from the upper main surface toward the lower main surface in a semiconductor substrate having an upper main surface and a lower main surface;
Plating the first metal layer made of the first metal element covering the inner wall surface and the bottom surface;
Said first metal layer, the second metal element resulting in volume reduction compared to before the reaction in the case of forming a Rikin intermetallic compounds by the reaction between the first metal element, the second Plating the metal layer of
Polishing the lower main surface to expose the first metal layer, and forming a through electrode extending from the upper main surface to the lower main surface in the hole;
Including
Further, after the step of plating the second metal layer, the first metal element and the second metal element are reacted by heat treatment, and the metal corresponding to the second metal layer in the through electrode is formed. forming an intermetallic compound layer of between compounds seen including,
The method of manufacturing a connection substrate, wherein the intermetallic compound layer is formed to extend in an extending direction of the through electrode . 上主面と下主面を有する半導体基板中に、前記上主面から前記下主面に向かって延在し内壁面および底面を有する孔を形成する工程と、
前記孔中に、第１の金属元素との反応により金属間化合物を形成した場合に前記反応の前に比べて体積減少をもたらす第２の金属元素よりなる線状体を導入する工程と、
前記線状体を導入する工程の後、前記孔中に前記第１の金属元素よりなる金属層を充填する工程と、
前記下主面を研磨して、前記金属層を露出させ、前記半導体基板中に前記上主面から下主面まで延在する貫通電極を形成する工程と、
を含み、
さらに前記金属層を充填する工程の後、前記第１の金属元素と前記第２の金属元素を熱処理により反応させ、前記貫通電極中において前記第２の金属元素よりなる線状体に対応して前記金属間化合物よりなる金属間化合物層を形成する工程を含むことを特徴とする接続基板の製造方法。 Forming a hole having an inner wall surface and a bottom surface extending from the upper main surface toward the lower main surface in a semiconductor substrate having an upper main surface and a lower main surface;
During the hole, introducing a linear body made of the second metal element to bring the volume reduction compared to the previous reaction in the case of forming a Rikin intermetallic compounds by the reaction of the first metal element When,
After the step of introducing the linear body, a step of filling the hole with a metal layer made of the first metal element;
Polishing the front SL under the main surface to expose the front Kikin genus layer, forming a through electrode extending from the upper major surface into said semiconductor substrate to the bottom major surface,
Including
Further, after the step of filling the metal layer, the first metal element and the second metal element are reacted by a heat treatment, and in the through electrode corresponding to the linear body made of the second metal element. A method for producing a connection substrate, comprising a step of forming an intermetallic compound layer made of the intermetallic compound.
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* Cited by examiner, † Cited by third party
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083893B2 (en) 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method
JP6836072B2 (en) * 2017-05-15 2021-02-24 富士通株式会社 Semiconductor devices and methods for manufacturing semiconductor devices
JP6357271B1 (en) * 2017-10-25 2018-07-11 有限会社 ナプラ Columnar conductor structure
KR102605619B1 (en) * 2019-07-17 2023-11-23 삼성전자주식회사 Semiconductor device comprising through substrate vias and method for manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3187373B2 (en) * 1998-07-31 2001-07-11 京セラ株式会社 Wiring board
JP3472523B2 (en) * 2000-02-29 2003-12-02 京セラ株式会社 Wiring board with built-in electric element
JP2004119463A (en) * 2002-09-24 2004-04-15 Kyocera Corp Conductive composition, wiring board using the same, and method for manufacturing the same
JP2005102024A (en) * 2003-09-04 2005-04-14 Tdk Corp High frequency circuit
JP2006261167A (en) * 2005-03-15 2006-09-28 Murata Mfg Co Ltd Wiring board and its manufacturing method
JP4534096B2 (en) * 2007-04-12 2010-09-01 ローム株式会社 Semiconductor chip, manufacturing method thereof, and semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9675134B2 (en) 2012-01-20 2017-06-13 Shima Seiki Mfg., Ltd. Footwear, and knitting method for knit fabric

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