JP4393343B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

フリップチップ実装技術は、高密度で実装できる半導体チップ実装技術として知られており、さらに、ＢＧＡとＣＳＰはその半導体チップを高密度にパッケージングする技術として現在の高密度実装における主流技術となっている。しかしながら、こうした実装技術は、一般的には半導体チップを回路配線基板上またはパッケージ基板上に平面的に二次元的に実装する方法であるため、半導体チップを高密度に実装する面積には限界があった。したがって、平面方向のみならず空間領域も実装領域として半導体チップを高密度実装する要求から、最近では３次元実装技術の開発が多く行なわれている。   Flip chip mounting technology is known as a semiconductor chip mounting technology that can be mounted at a high density, and BGA and CSP are the mainstream technologies in current high density mounting as a technology for packaging the semiconductor chips at a high density. Yes. However, since such a mounting technique is generally a method of mounting a semiconductor chip on a circuit wiring board or a package substrate in a two-dimensional manner, there is a limit to the area on which the semiconductor chip can be mounted at high density. there were. Therefore, in recent years, many developments of three-dimensional mounting technology have been performed in response to a demand for high-density mounting of semiconductor chips using not only a planar direction but also a space region as a mounting region.

３次元実装技術の例として、半導体チップのＡｌボンディングパッドに対応する位置に貫通孔を形成し、この内部に金属を充填して半導体チップ間を相互接続する方法が提案されている。（例えば、特許文献１参照）。この技術は、ボンディングパッド用のＡｌ薄膜が露出される位置で、選択的にシリコン酸化膜エッチングを完了させなければならない。しかも、貫通孔を金属で完全に充填する必要があり、プロセスが煩雑であるという問題があった。したがって、ベアチップの半導体デバイスを３次元積層する場合、半導体素子上で再配列配線を形成し、ダイシングラインなどのボンディングパッド以外の部分に貫通孔を新たに形成して、この部分に金属を充填することが行なわれていた（例えば、特許文献２参照）。   As an example of a three-dimensional mounting technique, a method has been proposed in which a through hole is formed at a position corresponding to an Al bonding pad of a semiconductor chip, and the semiconductor chip is interconnected by filling the inside thereof with a metal. (For example, refer to Patent Document 1). In this technique, the silicon oxide film etching must be selectively completed at the position where the Al thin film for the bonding pad is exposed. In addition, it is necessary to completely fill the through holes with metal, and there is a problem that the process is complicated. Therefore, when three-dimensionally stacking bare chip semiconductor devices, rearranged wiring is formed on the semiconductor element, a through hole is newly formed in a portion other than the bonding pad such as a dicing line, and this portion is filled with metal. (For example, see Patent Document 2).

しかしながら、この方法では、半導体素子のＡｌボンディングパッド部分以外の領域に新たに貫通孔を形成しなければならないため、貫通孔を形成する領域が律速となって、半導体装置としての実装密度を向上することには限界があった。   However, in this method, since a through hole must be newly formed in a region other than the Al bonding pad portion of the semiconductor element, the region in which the through hole is formed is rate-determined, and the mounting density as a semiconductor device is improved. There was a limit to this.

また、３次元半導体装置の寸法を小さくするため、積層される半導体素子を研削加工して薄型化することが一般的に行なわれている。しかしながら、研削加工により薄型化された半導体素子が、半導体素子上の再配列薄膜配線の熱膨張係数の相違に起因する応力歪によって、凹または凸に反るという現象が生じている。また、再配列配線を形成することにより、平面的に非対称なＡｌボンディングパッド部分における薄膜配線の端部に応力歪が集中して、その再配列配線が剥離するという問題が発生していた。
特開平６−２９１２５０号公報 超高密度３次元ＬＳＩ積層実装技術研究開発”第５回電子ＳＩ研究報告会ｐｐ１１−７５，平成１６年２月２６日 In order to reduce the size of a three-dimensional semiconductor device, it is a common practice to reduce the thickness by grinding a semiconductor element to be stacked. However, a phenomenon has occurred in which a semiconductor element thinned by grinding is warped concavely or convexly due to stress strain caused by a difference in thermal expansion coefficient of rearranged thin film wiring on the semiconductor element. Further, by forming the rearranged wiring, there is a problem that stress strain is concentrated on the end portion of the thin film wiring in the planarly asymmetric Al bonding pad portion and the rearranged wiring is peeled off.
JP-A-6-291250 Research and development of ultra-high density 3D LSI stacking technology ”5th Electronic SI Research Report, pp11-75, February 26, 2004

本発明は上記問題を鑑みてなされたものであり、３次元積層により高密度実装が可能な接続信頼性の高い半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a method for manufacturing a semiconductor device with high connection reliability capable of high-density mounting by three-dimensional stacking .

本発明の一態様にかかる半導体装置の製造方法は、第１の絶縁膜を介して半導体素子およびＡｌボンディングパッドが設けられ、前記Ａｌボンディングパッド以外の表面にパッシベーション膜が形成された半導体基板の前記Ａｌボンディングパッドおよび前記第１の絶縁膜に第１の径を有する開口部を設ける工程と、
前記開口部が設けられたＡｌボンディングパッドのＡｌをマスクとして、前記半導体基板に第１の径を有する貫通孔を形成する工程と、
前記Ａｌボンディングパッドの前記開口部の径を、前記第１の径より大きな第２の径に拡大する工程と、
前記貫通孔の内周面に、前記第１の絶縁膜と連続するように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を含む前記半導体基板の表面に、接着性金属膜を形成する工程と、
前記Ａｌボンディングパッドを覆うことなく、前記接着性金属膜の上に電気めっきレジストを形成する工程と、
前記接着性金属膜をカソードメタルとして、前記接着性金属膜および前記電気めっきレジストで囲まれた領域を電気めっき法により金属で充填する工程と、
前記電気めっきレジストおよびその下の前記接着性金属膜を除去して、前記パッシベーション膜を露出する工程と、
前記第１の金属の上面および側面に、無電解めっき液を用いて第２の金属膜を形成する工程とを具備することを特徴とする。 According to one aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: a semiconductor element including a semiconductor element and an Al bonding pad provided via a first insulating film; and a passivation film formed on a surface other than the Al bonding pad. Providing an opening having a first diameter in the Al bonding pad and the first insulating film;
Forming a through hole having a first diameter in the semiconductor substrate using Al of the Al bonding pad provided with the opening as a mask;
Expanding the diameter of the opening of the Al bonding pad to a second diameter larger than the first diameter;
Forming a second insulating film on the inner peripheral surface of the through hole so as to be continuous with the first insulating film;
Forming an adhesive metal film on the surface of the semiconductor substrate including the second insulating film;
Forming an electroplating resist on the adhesive metal film without covering the Al bonding pad;
Filling the region surrounded by the adhesive metal film and the electroplating resist with a metal by electroplating using the adhesive metal film as a cathode metal;
Removing the electroplating resist and the adhesive metal film therebelow to expose the passivation film;
Forming a second metal film on an upper surface and a side surface of the first metal using an electroless plating solution .

本発明の一態様によれば、３次元積層により高密度実装が可能であるとともに、接続信頼性の高い半導体装置の製造方法が提供される。 According to one embodiment of the present invention, a method for manufacturing a semiconductor device that can be mounted at high density by three-dimensional stacking and has high connection reliability is provided .

図１乃至図１３を参照して、本発明の実施形態にかかる半導体装置の製造方法を説明する。   A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.

まず、図１に示すように、絶縁膜としてのＳｉＯ2膜１１が堆積され、その上に１００μｍ四方のＡｌボンディングパッド１２が形成された半導体ウェハー１０を用意する。図示するように、この半導体ウェハー１０においては、ボンディングパッド１２部分を除いて、ＰＳＧ（リン・シリカ・ガラス）とＳｉＮ（窒化シリコン）との積層構造からなるパッシベーション膜１３が形成されている。 First, as shown in FIG. 1, a semiconductor wafer 10 is prepared in which a SiO 2 film 11 as an insulating film is deposited and an Al bonding pad 12 of 100 μm square is formed thereon. As shown in the figure, a passivation film 13 having a laminated structure of PSG (phosphorus, silica, glass) and SiN (silicon nitride) is formed on the semiconductor wafer 10 except for the bonding pad 12 portion.

図には示されていないが、この半導体ウェハー１０にはその表面領域部分に素子群が必要な回路を形成して配置されており、Ａｌボンディングパッド１２は、この素子の周囲に添って２５６個配置されている。なお、半導体素子とは、キャパシタなどを回路として構成するトランジスタ素子をさす。半導体ウェハーは、最終的には、ダイシングにより１２ｍｍ四方の寸法を有する半導体チップに製造され、半導体チップ上のＡｌボンディングパッドは、チップのエッジ部分から内側１．５ｍｍの位置に配置される。なお、半導体ウェハーは、ＢＳＧにより６２５μｍあった初期ウェハー厚が１００μｍのウェハー厚に研削加工されている。   Although not shown in the figure, this semiconductor wafer 10 is arranged by forming a circuit that requires an element group on its surface region portion, and there are 256 Al bonding pads 12 along the periphery of this element. Has been placed. Note that a semiconductor element refers to a transistor element that includes a capacitor or the like as a circuit. The semiconductor wafer is finally manufactured into a semiconductor chip having a dimension of 12 mm square by dicing, and the Al bonding pad on the semiconductor chip is arranged at a position 1.5 mm inside from the edge portion of the chip. The semiconductor wafer is ground by BSG so that the initial wafer thickness of 625 μm is 100 μm.

さらに必要に応じて、この半導体ウェハー１０の裏面にＳｉ3Ｎ4を２０００Å厚で全面堆積させた後、例えばＯＦＰＲ−８００（東京応化社製）をスピンコート法によりウェハーの表面に全面塗布する。これを、露光現像によりパターンニングして、図２に示すようなレジスト１４を形成する。レジストのパターンニングは、素子のボンディングパッド１２が配置されている位置を中心にして、３０μｍφの開口部１５が形成されるように行なう。 Further, if necessary, Si 3 N 4 is deposited on the entire back surface of the semiconductor wafer 10 to a thickness of 2000 mm, and then, for example, OFPR-800 (manufactured by Tokyo Ohka Co., Ltd.) is applied to the entire surface of the wafer by spin coating. This is patterned by exposure and development to form a resist 14 as shown in FIG. The resist patterning is performed so that an opening 15 having a diameter of 30 μm is formed around the position where the bonding pad 12 of the element is disposed.

この半導体ウェハーをリン酸／酢酸／硝酸から構成される混酸に浸漬して、Ａｌボンディングパッド１２のレジストにより開口されている部分をエッチング除去する。さらに、フッ酸溶液中に浸漬して図３に示すようにＡｌボンディングパッド下のＳｉＯ2膜１１をエッチング除去する。 This semiconductor wafer is immersed in a mixed acid composed of phosphoric acid / acetic acid / nitric acid, and the portion of the Al bonding pad 12 opened by the resist is removed by etching. Further, it is immersed in a hydrofluoric acid solution, and the SiO 2 film 11 under the Al bonding pad is removed by etching as shown in FIG.

アセトン／剥離１０（東京応化社製）でレジスト１４を除去した後、ＲＩＥを用いて半導体ウェハー１０のＡｌボンディングパッド１２部分に、図４に示すように貫通孔１６を形成する。ここで形成される貫通孔１６の径（第１の径）は、レジスト１４の開口部１５のサイズに相当する３０μｍである。なお、この貫通孔１６は、例えばＫＯＨ ４４ｇ、 Ｈ2Ｏ ４００ｍＬ、Ｉｓｏｐｒｏｐｙｌａｌｃｏｈｏｌ ５０ｍＬの混合溶液８５℃中に浸漬して、異方性エッチング技術により形成することもできる。Ｓｉ3Ｎ4とＳｉとの選択性が高くないエッチングガスを用いる場合は、必要に応じてレジスト１４は、ＲＩＥによるエッチングプロセス中において、半導体ウェハー表面に形成して剥離しない状態にしておくことも可能である。 After removing the resist 14 with acetone / peeling 10 (manufactured by Tokyo Ohka Co., Ltd.), through holes 16 are formed in the Al bonding pad 12 portion of the semiconductor wafer 10 using RIE as shown in FIG. The diameter (first diameter) of the through hole 16 formed here is 30 μm corresponding to the size of the opening 15 of the resist 14. In addition, this through-hole 16 can also be formed by an anisotropic etching technique, for example, by immersing in a mixed solution of 85 g of KOH 44 g, H 2 O 400 mL, and Isopropyl alcohol 50 mL. When an etching gas that does not have high selectivity between Si 3 N 4 and Si is used, the resist 14 may be formed on the surface of the semiconductor wafer and not peeled off during the RIE etching process as necessary. Is possible.

次いで、例えばＯＦＰＲ−８００を半導体ウェハー主面にスピンコート法で塗布した後、５０μｍφの開口１８が形成されるように露光現像を行ない、図５に示すようなレジスト１７を形成する。この後、この半導体ウェハーをリン酸／酢酸／硝酸から構成される混酸に浸漬して、ボンディングパッドを構成するＡｌ薄膜を、図６に示すように５０μｍφの開口寸法でエッチングする。こうして、Ａｌボンディングパッドは、第１の径（３０μｍφ）より大きな第２の径（５０μｍφ）で、半導体ウェハー１０に設けられた貫通孔１６を包囲することになる。   Next, for example, OFPR-800 is applied to the main surface of the semiconductor wafer by spin coating, and then exposed and developed so that an opening 18 of 50 μmφ is formed, thereby forming a resist 17 as shown in FIG. Thereafter, this semiconductor wafer is immersed in a mixed acid composed of phosphoric acid / acetic acid / nitric acid, and the Al thin film constituting the bonding pad is etched with an opening size of 50 μmφ as shown in FIG. Thus, the Al bonding pad surrounds the through hole 16 provided in the semiconductor wafer 10 with a second diameter (50 μmφ) larger than the first diameter (30 μmφ).

その後、半導体ウェハー１０に形成された貫通孔１６の壁面に、ＣＶＤ法により選択的に側壁絶縁膜としてのＳｉＯ2膜１９を１０００Åの膜厚で形成して、図７に示すように表面絶縁膜としてのＳｉＯ2膜１１と連続して半導体ウェハー１０の表面を覆う。この後、レジスト１７をアセトン／剥離１０（東京応化社製）により除去して、図８に示すようにパッシベーション膜１３を露出した後、図９に示すようにスパッタ法によりＣｕ／Ｔｉ膜２０を１００００Å／１０００Åの膜厚で、貫通孔１６を含む半導体ウェハー１０の裏面を除く全面に堆積する。このＣｕ／Ｔｉ膜２０は、後の工程における電気めっきプロセスにおけるカソード金属としての役割と、このＣｕ／Ｔｉ膜上に形成される充填金属との接着性を高める作用を有する接着性金属膜となる。 Thereafter, a SiO 2 film 19 as a side wall insulating film is selectively formed on the wall surface of the through hole 16 formed in the semiconductor wafer 10 by a CVD method to a thickness of 1000 mm, as shown in FIG. The surface of the semiconductor wafer 10 is covered continuously with the SiO 2 film 11. Thereafter, the resist 17 is removed by acetone / peeling 10 (manufactured by Tokyo Ohka Kogyo Co., Ltd.) to expose the passivation film 13 as shown in FIG. 8, and then the Cu / Ti film 20 is sputtered as shown in FIG. The film is deposited on the entire surface excluding the back surface of the semiconductor wafer 10 including the through holes 16 with a film thickness of 10,000 mm / 1000 mm. This Cu / Ti film 20 becomes an adhesive metal film having a role as a cathode metal in an electroplating process in a later step and an effect of improving the adhesion with a filling metal formed on this Cu / Ti film. .

次いで、電気めっき法で貫通孔１６部分に充填金属を配置させるため、３０μｍφ貫通孔の形成された１００μｍ四方のボンディングパッドに、図１０に示すように、膜厚５０μｍのめっきレジスト膜２１を形成する。具体的には、まず、厚膜レジストＡＺ４９０３（ヘキストジャパン社製）をスピンコート法により５０μｍの膜厚で形成する。さらに、露光現像を行ない、３０μｍφの開口寸法、および５０μｍφのボンディングパッド除去部分よりも外形寸法の大きい、ボンディングパッドと同一寸法の１００μｍの開口部を形成する。露光は、レジスト厚みが厚くても充分な量のエネルギーを照射して、現像はＡＺ４００Ｋデベロッパー（ヘキストジャパン社製）で行なうことが好ましい。   Next, a plating resist film 21 having a film thickness of 50 μm is formed on a 100 μm square bonding pad in which 30 μmφ through holes are formed in order to dispose the filling metal in the through hole 16 portion by electroplating, as shown in FIG. . Specifically, first, a thick film resist AZ4903 (manufactured by Hoechst Japan) is formed with a film thickness of 50 μm by spin coating. Further, exposure and development are performed to form an opening size of 30 μmφ and an opening portion of 100 μm having the same dimensions as the bonding pad and having an outer dimension larger than the bonding pad removal portion of 50 μmφ. The exposure is preferably performed by irradiating a sufficient amount of energy even if the resist thickness is large, and the development is performed by an AZ400K developer (manufactured by Hoechst Japan).

めっきレジスト膜２１の開口部および貫通孔１６内部には、金属を充填する。本実施形態では充填金属としてＣｕを選択し、以下に示す組成のめっき液を用いて、図１１に示すように貫通孔１６内部とボンディングパッド部分を充填するＣｕ膜２２を形成した。詳細には、下記の混合溶液からなる硫酸銅めっき液に浸漬して、浴温度２５℃でＣｕ／Ｔｉを陰極として、リン含有（０．０３ｗｔ％〜０．０８ｗｔ％）高純度銅板を陽極として電流密度１〜５（Ａ／ｄｍ2）で緩やかに撹拌しながらＣｕ膜を１５μｍ電気めっきする。したがって、ボンディングパッド部分には貫通孔部分に充填するＣｕと同析出量の、１５μｍ厚のＣｕが形成されることになる。なお、このＣｕ膜は必ずしも１５μｍ厚さに電気めっきする必要はなく、貫通孔１６が充填される膜厚であれば問題ない。 The opening of the plating resist film 21 and the inside of the through hole 16 are filled with metal. In this embodiment, Cu is selected as the filling metal, and a Cu film 22 filling the inside of the through hole 16 and the bonding pad portion is formed as shown in FIG. 11 using a plating solution having the composition shown below. Specifically, it is immersed in a copper sulfate plating solution made of the following mixed solution, Cu / Ti is used as a cathode at a bath temperature of 25 ° C., and a phosphorus-containing (0.03 wt% to 0.08 wt%) high-purity copper plate is used as an anode. The Cu film is electroplated by 15 μm while gently stirring at a current density of 1 to 5 (A / dm 2 ). Therefore, 15 μm-thick Cu having the same precipitation amount as that of the Cu filling the through-hole portion is formed in the bonding pad portion. Note that the Cu film does not necessarily have to be electroplated to a thickness of 15 μm, and there is no problem as long as the through hole 16 is filled.

硫酸銅５水和物 １５ｇ／Ｌ
硫酸 ２２５ｇ／Ｌ
塩酸 １０ｐｐｍ
チオキサンテート−Ｓ−プロパンスルホン酸
（またはチオキサンテートスルホン酸） ２０ｐｐｍ
ポリエチレングリコール（分子量：４００，０００） ４０ｐｐｍ
ポリエチレンイミン（分子量：６００）と塩化ベンジルとの反応生成物
２ｐｐｍ
または
硫酸銅５水和物 ２２５ｇ／Ｌ
硫酸 ６０ｇ／Ｌ
塩酸 ３０ｐｐｍ
ジチオカルバメート−Ｓ−プロパンスルホン酸 ３０ｐｐｍ
ポリプロピレングリコール（分子量：７００） １０ｐｐｍ
ポリエチレンイミンと臭化アリルまたは
ジメチル硫酸との反応生成物 ０．３ｐｐｍ。 Copper sulfate pentahydrate 15g / L
Sulfuric acid 225g / L
Hydrochloric acid 10ppm
Thioxanthate-S-propanesulfonic acid (or thioxanthatesulfonic acid) 20 ppm
Polyethylene glycol (molecular weight: 400,000) 40ppm
Reaction product of polyethylenimine (molecular weight: 600) and benzyl chloride
2ppm
Or Copper sulfate pentahydrate 225g / L
Sulfuric acid 60g / L
Hydrochloric acid 30ppm
Dithiocarbamate-S-propanesulfonic acid 30ppm
Polypropylene glycol (molecular weight: 700) 10ppm
Reaction product of polyethyleneimine with allyl bromide or dimethyl sulfate 0.3 ppm.

なお、貫通孔１６の内部に均一に電気めっきを行なうには、差圧式電気めっき装置を使用した。これは、半導体ウェハーを隔壁として電気めっき液に圧力差を発生させるもので、その圧力差により貫通孔１６内部の電気めっき液が循環される特徴を有している。その結果、貫通孔１６内部におけるイオン濃度の低下した電気めっき液が、貫通孔外部のイオン濃度の高い電気めっき液と十分に交換されて、一般的には困難である貫通孔内部における均一なめっきが実現できるものである。   Note that a differential pressure type electroplating apparatus was used to uniformly perform electroplating inside the through hole 16. This is to generate a pressure difference in the electroplating solution using the semiconductor wafer as a partition wall, and the electroplating solution in the through hole 16 is circulated by the pressure difference. As a result, the electroplating solution having a reduced ion concentration inside the through-hole 16 is sufficiently replaced with an electroplating solution having a high ion concentration outside the through-hole, so that uniform plating inside the through-hole is generally difficult. Can be realized.

次いで、めっきレジスト膜２１をアセトンで除去して、図１２に示すようにＣｕ／Ｔｉ膜２０と露出した。さらに、クエン酸／過酸化水素水から構成される溶液に半導体ウェハーを浸漬してＣｕ膜をエッチング除去した後、連続して、エチレンジアミン４酢酸／アンモニア／過酸化水素水／純水から構成される混合溶液に半導体ウェハーを浸漬してＴｉ膜をエッチング除去することで、図１３に示すような、充填金属としてのＣｕ膜２２と接する領域のみにＣｕ／Ｔｉ膜２０を残置した。   Next, the plating resist film 21 was removed with acetone to expose the Cu / Ti film 20 as shown in FIG. Further, after immersing the semiconductor wafer in a solution composed of citric acid / hydrogen peroxide solution and etching away the Cu film, it is continuously composed of ethylenediaminetetraacetic acid / ammonia / hydrogen peroxide solution / pure water. By immersing the semiconductor wafer in the mixed solution and etching away the Ti film, the Cu / Ti film 20 was left only in the region in contact with the Cu film 22 as the filling metal as shown in FIG.

さらに必要に応じて、以下のような組成の無電解めっき液を用いて、Ｃｕ膜２２の表面にＮｉ薄膜２３を形成することも可能である。   Further, if necessary, the Ni thin film 23 can be formed on the surface of the Cu film 22 using an electroless plating solution having the following composition.

（無電解ニッケルめっき液の例）
硫酸ニッケル ２０〜３０ｇ／Ｌ
次亜リン酸ナトリウム ２５〜３５ｇ／Ｌ
グリコール酸 ２５〜３５ｇ／Ｌ
酢酸ナトリウム １５〜２５ｇ／Ｌ
安定剤（チオ尿素） ３〜５ｐｐｍ
鉛 １〜２ｍＬ／Ｌ
（無電解ニッケルめっき液の例）
酢酸ニッケル ３０ｇ／Ｌ
ジメチルアミノボラン ２．５ｇ／Ｌ
乳酸 ２５ｇ／Ｌ
クエン酸ナトリウム ２５ｇ／Ｌ
チオグリコール酸 １．５ｇ／Ｌ。 (Example of electroless nickel plating solution)
Nickel sulfate 20-30g / L
Sodium hypophosphite 25-35 g / L
Glycolic acid 25-35 g / L
Sodium acetate 15-25g / L
Stabilizer (thiourea) 3-5ppm
Lead 1-2mL / L
(Example of electroless nickel plating solution)
Nickel acetate 30g / L
Dimethylaminoborane 2.5g / L
Lactic acid 25g / L
Sodium citrate 25g / L
Thioglycolic acid 1.5 g / L.

このように、Ｃｕ膜２２の上にＮｉを配置した場合には、半導体チップを積層する場合に必要となるバンプ電極と、充填金属のＣｕ膜２２との間に発生する金属間化合物の生成を抑制することが可能になる。その結果、ボンディングパッド部分における充填金属の信頼性が著しく高められる。   As described above, when Ni is disposed on the Cu film 22, generation of an intermetallic compound generated between the bump electrode necessary for stacking the semiconductor chips and the Cu film 22 of the filling metal is generated. It becomes possible to suppress. As a result, the reliability of the filling metal in the bonding pad portion is significantly improved.

また、めっきレジスト膜２１を除去する前に、次のような操作を行なうことで、半導体チップ上にバンプ電極を配置することも可能である。具体的には、ボンディングパッドに対応する部分のめっきレジスト膜２１が開口されている半導体ウェハーを、下記に示すＰｂ／Ｓｎめっき液に浸漬する。詳細には、カソードメタルとして形成したＣｕ／Ｔｉを陰極として、さらに、以下の電気めっき液に組成に対応する、例えば高純度共晶はんだ板を陽極としてめっきを行なう。電流密度は１〜４（Ａ／ｄｍ2）として、浴温度２５℃で緩やかに攪拌しつつ、共晶組成にほぼ等しいＰｂ／Ｓｎはんだ合金をＣｕ／Ｔｉ上に析出させる。この際の膜厚は、５０μｍ程度とすることができ、はんだ組成はＰｂ側またはＳｎ側にわずかに移行していてもよい。 Further, before the plating resist film 21 is removed, it is possible to dispose bump electrodes on the semiconductor chip by performing the following operation. Specifically, a semiconductor wafer in which a portion of the plating resist film 21 corresponding to the bonding pad is opened is immersed in a Pb / Sn plating solution shown below. More specifically, plating is performed using Cu / Ti formed as a cathode metal as a cathode and further using, for example, a high-purity eutectic solder plate corresponding to the composition of the following electroplating solution as an anode. The current density is 1 to 4 (A / dm 2 ), and a Pb / Sn solder alloy substantially equal to the eutectic composition is deposited on Cu / Ti while gently stirring at a bath temperature of 25 ° C. The film thickness at this time can be about 50 μm, and the solder composition may slightly shift to the Pb side or the Sn side.

（スルホン酸はんだめっき液の組成）
錫イオン（Ｓｎ2+） １２ｖｏｌ％
鉛イオン（Ｐｂ2+） ３０ｖｏｌ％
脂肪族スルホン酸 ４１ｖｏｌ％
ノニオン系界面活性剤 ５ｖｏｌ％
カチオン系界面活性剤 ５ｖｏｌ％
イソプロピルアルコール ７ｖｏｌ％。 (Composition of sulfonic acid solder plating solution)
Tin ion (Sn 2+ ) 12vol%
Lead ion (Pb 2+ ) 30 vol%
Aliphatic sulfonic acid 41 vol%
Nonionic surfactant 5 vol%
Cationic surfactant 5 vol%
Isopropyl alcohol 7 vol%.

上述したようにパッド部分が完成した後、半導体ウェハーをダイシングして１２ｍｍ×１２ｍｍの半導体チップを得た。この半導体チップは半導体装置とも称され、１００μｍ四方の素子と、この周囲に配置された２５６個のＡｌボンディングパッドとを有し、Ａｌボンディングパッド中央部分には、上述したような手法によって金属が充填されている。この充填金属とはんだボールとを用いて複数の半導体チップを積層し、高密度に３次元実装を行なうことができる。   After the pad portion was completed as described above, the semiconductor wafer was diced to obtain a 12 mm × 12 mm semiconductor chip. This semiconductor chip is also called a semiconductor device, and has 100 μm square elements and 256 Al bonding pads arranged around the element, and the central portion of the Al bonding pad is filled with metal by the method described above. Has been. A plurality of semiconductor chips can be stacked using the filled metal and solder balls, and three-dimensional mounting can be performed with high density.

したがって、従来のように貫通孔を形成するための再配列配線と貫通孔を形成するための領域を、半導体素子とボンディングパッド周辺領域に形成する必要はない。その結果、積層される半導体チップの小型化が可能になり、結果的に３次元半導体装置としての高密度化が可能になる。さらに、本発明の実施形態にかかる構成により、ボンディングパッド部分には、再配列配線をボンディングパッド上に配置することに起因する応力歪を防止するように平均的に接着性金属が形成されている。このようにボンディングパッド部分に平均的に金属が積層されることにより、これまで課題となっていた、ボンディングパッド部分における薄膜金属の応力破壊を効果的に防止することができる。また、Ａｌの溶解を防止するといった効果も有する。   Therefore, it is not necessary to form the rearrangement wiring for forming the through hole and the region for forming the through hole in the semiconductor element and the bonding pad peripheral region as in the prior art. As a result, the semiconductor chips to be stacked can be reduced in size, and as a result, the density as a three-dimensional semiconductor device can be increased. Furthermore, with the configuration according to the embodiment of the present invention, an adhesive metal is formed on the bonding pad portion on average so as to prevent stress distortion caused by arranging the rearranged wiring on the bonding pad. . As described above, when the metal is laminated on the bonding pad portion on average, it is possible to effectively prevent the stress destruction of the thin film metal in the bonding pad portion, which has been a problem until now. Moreover, it also has an effect of preventing dissolution of Al.

ここで、図１７を参照して従来の３次元積層半導体装置における応力破壊の問題を説明する。図示するように、半導体装置（半導体チップ）３１を積層して３次元半導体装置３０を構成する場合、半導体装置３１の裏面から貫通孔３６を開口して、Ａｌボンディングパッド３４との接続を行なっていた。具体的には、ウェハー上でパッシベーション膜３２上に再配列配線３３を形成して、Ａｌボンディングパッド３４以外の部分に貫通孔３６を形成していた。このため、この貫通孔３６を配置する領域の確保により、半導体装置３１の実装密度の向上には限界があった。さらに、半導体装置３０の積層寸法を小さくするために３次元積層厚を薄くすると、熱膨張係数の相違に起因する反りにより再配列配線３３に応力ひずみが集中して、Ａｌボンディングパッド３４の端部で応力剥離３５が生じるという問題があった。   Here, the problem of stress breakdown in the conventional three-dimensional laminated semiconductor device will be described with reference to FIG. As shown in the figure, when the semiconductor device (semiconductor chip) 31 is stacked to form the three-dimensional semiconductor device 30, a through hole 36 is opened from the back surface of the semiconductor device 31 to connect to the Al bonding pad 34. It was. Specifically, the rearrangement wiring 33 is formed on the passivation film 32 on the wafer, and the through hole 36 is formed in a portion other than the Al bonding pad 34. For this reason, there is a limit to the improvement of the mounting density of the semiconductor device 31 by securing the region where the through hole 36 is disposed. Further, when the three-dimensional stack thickness is reduced in order to reduce the stack size of the semiconductor device 30, stress strain is concentrated on the rearrangement wiring 33 due to warpage due to the difference in thermal expansion coefficient, and the end portion of the Al bonding pad 34. There was a problem that stress peeling 35 occurred.

本発明の実施形態においては、ボンディングパッド部分に金属を充填するにあたって、まず、ボンディングパッドのＡｌをエッチングマスクとして、半導体ウェハーに貫通孔を形成する。その後、パッシベーション開口よりも小さなＳｉＯ2露出領域を形成して、ボンディングパッド部分に残したＡｌ膜をバリアメタルで完全に被覆している。このため、貫通孔の形成に伴なうＡｌボンディングパッド領域におけるＡｌ溶解に起因した配線の断線を、防止することができる。したがって、接続信頼性の高い金属充填された貫通孔を、ボンディングパッド部分に直接形成することが可能となった。 In the embodiment of the present invention, when filling the bonding pad portion with metal, first, through holes are formed in the semiconductor wafer using Al of the bonding pad as an etching mask. Thereafter, an SiO 2 exposed region smaller than the passivation opening is formed, and the Al film remaining on the bonding pad portion is completely covered with the barrier metal. For this reason, disconnection of the wiring due to Al dissolution in the Al bonding pad region accompanying the formation of the through hole can be prevented. Therefore, a metal filled through hole with high connection reliability can be directly formed in the bonding pad portion.

こうして製造された半導体装置は、以下のように積層して３次元積層半導体装置を作製することができる。   The semiconductor devices manufactured in this way can be stacked as follows to produce a three-dimensional stacked semiconductor device.

まず、積層される２層目となる半導体装置の主面に、半導体装置接続用のバンプ電極を配置する。次いで、ハーフミラーを有して位置合わせを行なうフリップチップボンダーを用いて、１層目の半導体装置裏面の貫通孔と、２層目の半導体装置の主面上のバンプ電極が形成された部分の位置合わせを行なう。なお、１層目の半導体装置は加熱機構を有するコレットに保持され、２層目の半導体装置は第１層目の半導体装置と共に、３５０℃の窒素雰囲気中で予備加熱されている。   First, bump electrodes for connecting a semiconductor device are arranged on the main surface of the semiconductor device that is the second layer to be stacked. Next, by using a flip chip bonder that has a half mirror and performs alignment, the through hole on the back surface of the first layer semiconductor device and the bump electrode on the main surface of the second layer semiconductor device are formed. Perform alignment. Note that the first layer semiconductor device is held in a collet having a heating mechanism, and the second layer semiconductor device is preheated in a nitrogen atmosphere at 350 ° C. together with the first layer semiconductor device.

さらに、１層目の半導体装置裏面の貫通孔露出部分と２層目の半導体装置主面のバンプ電極とが接触された状態で、コレットをさらに下方移動して、圧力３０ｋｇ／ｍｍ2を加え、貫通孔を充填する金属露出部分と、バンプ電極とを機械的な圧力が加わった状態で接触させる。この状態で温度を３７０℃まで上昇させてはんだを溶融させ、１層目の半導体装置の貫通孔金属と２層目の半導体装置のバンプ電極とを接続する。 Further, in a state where the exposed portion of the through hole on the back surface of the first layer semiconductor device and the bump electrode on the main surface of the second layer semiconductor device are in contact, the collet is further moved downward, and a pressure of 30 kg / mm 2 is applied, The exposed metal portion filling the through hole and the bump electrode are brought into contact with each other with mechanical pressure applied. In this state, the temperature is raised to 370 ° C. to melt the solder, and the through-hole metal of the first layer semiconductor device and the bump electrode of the second layer semiconductor device are connected.

こうした工程を少なくとも複数回繰り返すことにより、３次元積層された半導体装置が作製される。得られた３次元半導体装置の一例の断面図を、図１４に示す。図示する３次元半導体装置２５においては、半導体装置が３層に積層されており、各半導体装置の構造の詳細は図１３に示したものと同様である。それぞれの半導体装置は、ボンディングパッド部に設けた貫通孔に充填された金属２２と、バンプ電極２４とによって接続されているため、高い接続信頼性を確保することができている。   By repeating these steps at least a plurality of times, a three-dimensionally stacked semiconductor device is manufactured. A cross-sectional view of an example of the obtained three-dimensional semiconductor device is shown in FIG. In the illustrated three-dimensional semiconductor device 25, the semiconductor devices are stacked in three layers, and the details of the structure of each semiconductor device are the same as those shown in FIG. Since each semiconductor device is connected by the metal 22 filled in the through hole provided in the bonding pad portion and the bump electrode 24, high connection reliability can be ensured.

また、図１４には明確に示していないが、最下層の半導体装置は、裏面に設けられたボール電極により、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）として回路配線基板に実装されている。このボール電極の配置には、例えば、はんだペースト印刷法、はんだボール配置法などを採用することができる。このボール電極は、回路配線基板との電気的・機械的な接続を行なうため、最下層の半導体装置に配置するボール電極の代替接続方法として、最上層の半導体装置上にバンプ電極として配置して、このバンプ電極を用いて回路配線基板と接続する電極とすることも可能である。なお、この回路配線基板としては、任意のものを用いることができる。例えば、米国特許４８１１０８２号公報に記載されている基板、あるいは、ガラスエポキシ基板上に絶縁層と導体層を相互にビルドアップさせた方式のプリント基板ＳＬＣ（Ｓｕｒｆａｃｅ Ｌａｍｉｎａｒ Ｃｉｒｃｕｉｔ）基板などが挙げられる。さらに、例えばポリイミド樹脂を基板主材として表面に銅配線が形成されているフレキシブル基板を用いることも可能である。   Although not clearly shown in FIG. 14, the lowermost semiconductor device is mounted on a circuit wiring board as a BGA (Ball Grid Array) by a ball electrode provided on the back surface. For the arrangement of the ball electrodes, for example, a solder paste printing method or a solder ball arrangement method can be employed. This ball electrode is arranged as a bump electrode on the uppermost semiconductor device as an alternative connection method of the ball electrode placed on the lowermost semiconductor device in order to make electrical and mechanical connection with the circuit wiring board. The bump electrode can be used as an electrode connected to the circuit wiring board. Any circuit wiring board can be used. For example, a substrate described in US Pat. No. 4,811,082, or a printed circuit board SLC (Surface Laminar Circuit) substrate in which an insulating layer and a conductor layer are built up on a glass epoxy substrate, or the like can be given. Furthermore, for example, it is possible to use a flexible substrate in which a copper wiring is formed on the surface using a polyimide resin as a substrate main material.

さらに必要に応じて、積層された半導体装置の隙間部分に封止樹脂を配置してもよい。この場合には、積層される半導体装置の熱膨張係数差に起因するバンプ電極の変形による応力歪を緩和することができるため、半導体装置の信頼性を向上させることが可能となる。封止に用いる樹脂は特に限定されるものではないが、例えば、ビスフェノール系エポキシとイミダゾール効果触媒、酸無水物硬化剤と球状の石英フィラを重量比で４５ｗｔ％含有するエポキシ樹脂などを用いることができる。   Further, if necessary, a sealing resin may be disposed in a gap portion of the stacked semiconductor devices. In this case, since the stress strain due to the deformation of the bump electrode caused by the difference in thermal expansion coefficient between the stacked semiconductor devices can be reduced, the reliability of the semiconductor device can be improved. The resin used for sealing is not particularly limited. For example, an epoxy resin containing a bisphenol-based epoxy and an imidazole effect catalyst, an acid anhydride curing agent and a spherical quartz filler at a weight ratio of 45 wt% may be used. it can.

また、積層用樹脂を配置して熱硬化させることによって、３次元半導体装置を構成する半導体チップ間の接続信頼性を高めることもできる。積層用絶縁樹脂としては、特に限定されず、例えば、クレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ１９５−ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕し、混合、溶融したエポキシ樹脂溶融体、または、ビスフェノール系エポキシとイミダゾール硬化触媒、酸無水物硬化剤と球状の石英フィラを重量比で４５ｗｔ％含有するエポキシ樹脂等を用いることができ、その材料は限定されるものではない。   Moreover, the connection reliability between the semiconductor chips which comprise a three-dimensional semiconductor device can also be improved by arrange | positioning resin for lamination | stacking and thermosetting. The insulating resin for lamination is not particularly limited. For example, 100 parts by weight of a cresol novolak type epoxy resin (ECON195-XL; manufactured by Sumitomo Chemical Co., Ltd.), 54 parts by weight of a phenol resin as a curing agent, and fused silica as a filler 100 parts by weight, 0.5 part by weight of benzyldimethylamine as a catalyst, 3 parts by weight of carbon black as an additive and 3 parts by weight of a silane coupling agent are pulverized, mixed and melted, or a bisphenol-based melt An epoxy resin containing 45 wt% of an epoxy and imidazole curing catalyst, an acid anhydride curing agent, and a spherical quartz filler in a weight ratio can be used, and the material is not limited.

得られた３次元半導体装置について温度サイクル試験を行い、その接続信頼性を評価した。温度サイクル条件は（−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ））で行ない、２５６ピンの中で１箇所でも接続がオープンになった場合を不良として評価した。   The obtained three-dimensional semiconductor device was subjected to a temperature cycle test and its connection reliability was evaluated. The temperature cycle condition is (-55 ° C (30min) to 25 ° C (5min) to 125 ° C (30min) to 25 ° C (5min)). If the connection is open even at one of 256 pins, it is defective. As evaluated.

いずれの場合も、１０００個のサンプルについて温度サイクル試験を行なった。得られた結果を図１５のグラフに示す。図１５のグラフ中、曲線ａおよびｂは、本発明の実施形態にかかる方法により製造された３次元半導体装置についての結果であり、特に曲線ｂは半導体装置の隙間部分に封止樹脂を配置した半導体装置についての結果である。また、曲線ｃは、従来の手法により３次元化された半導体装置についての結果であり、具体的には、半導体素子のボンディングパッド裏面から貫通孔を形成した構造を有している。さらに、曲線ｄは、従来の手法により３次元積層された半導体装置において、半導体装置の隙間部分に封止樹脂を配置した構造を有する３次元半導体装置についての結果である。 In either case, a temperature cycle test was performed on 1000 samples. The obtained results are shown in the graph of FIG. In the graph of FIG. 15, curves a and b are the results for the three-dimensional semiconductor device manufactured by the method according to the embodiment of the present invention, and in particular, the curve b has a sealing resin disposed in the gap portion of the semiconductor device. It is a result about a semiconductor device. A curve c is a result of a three-dimensional semiconductor device by a conventional method. Specifically, the curve c has a structure in which a through hole is formed from the back surface of the bonding pad of the semiconductor element. Further, a curve d is a result of a three-dimensional semiconductor device having a structure in which a sealing resin is disposed in a gap portion of the semiconductor device in a three-dimensionally stacked semiconductor device by a conventional method.

曲線ｃに示されるように、従来構造の３次元半導体装置は、１５００サイクルで接続不良が発生して、２０００サイクルで接続不良が１００％になった。この接続不良は、主として半導体装置のボンディングパッドと半導体装置裏面から貫通孔に充填される金属との接続不良と、半導体装置間を相互接続するバンプ電極の接続不良に起因するものであった。   As shown by the curve c, in the three-dimensional semiconductor device having the conventional structure, a connection failure occurred in 1500 cycles, and the connection failure reached 100% in 2000 cycles. This connection failure is mainly caused by a connection failure between the bonding pad of the semiconductor device and the metal filled in the through hole from the back surface of the semiconductor device, and a connection failure of the bump electrodes interconnecting the semiconductor devices.

曲線ｄに示されるように、封止樹脂を配置した従来の３次元半導体装置は、２５００サイクルまでは接続不良が発生せず、接続信頼性は幾分向上したものの、３０００サイクルで５０％が不良となった。この接続不良は、半導体素子上における再配列薄膜配線が応力歪により破壊されたことに起因するものであった。   As shown by the curve d, in the conventional three-dimensional semiconductor device in which the sealing resin is arranged, connection failure does not occur until 2500 cycles, and connection reliability is somewhat improved, but 50% is defective in 3000 cycles. It became. This poor connection was due to the fact that the rearranged thin film wiring on the semiconductor element was broken by stress strain.

これに対し、本発明の実施形態にかかる方法により製造された３次元半導体装置では、曲線ａに示されるように３０００サイクルまでは不良が発生せず、接続信頼性が高められた。さらに、封止樹脂を配置した場合には、曲線ｂに示されるように、接続不良の発生は３５００サイクルまで発生せず、その接続信頼性が極めて向上することが確認された。 On the other hand, in the three-dimensional semiconductor device manufactured by the method according to the embodiment of the present invention, no defect occurred up to 3000 cycles as shown by the curve a, and the connection reliability was improved. Furthermore, when sealing resin was arrange | positioned, as the curve b showed, generation | occurrence | production of a connection failure did not generate | occur | produce until 3500 cycles, and it was confirmed that the connection reliability improves extremely.

図１６には、３次元半導体装置における貫通孔の接続率の評価結果を示す。貫通孔の接続率は、半導体装置主面上のボンディングパッドと半導体装置裏面から貫通孔に充填される金属との接続率を、温度サイクル試験などの接続信頼性試験を行わない初期状態で評価した。曲線ｅは本発明の実施形態にかかる方法により製造された３次元半導体装置についての結果を表わし、曲線ｆは、従来の３次元半導体装置についての結果である。従来の３次元半導体装置は、半導体装置のボンディングパッドに対応する位置の裏面からエッチングによりウェハーに貫通孔を形成し、この貫通孔に金属充填することにより製造したものである。 FIG. 16 shows the evaluation result of the through hole connection rate in the three-dimensional semiconductor device. The connection rate of the through-hole was evaluated in an initial state in which a connection reliability test such as a temperature cycle test was not performed on the connection rate between the bonding pad on the main surface of the semiconductor device and the metal filled in the through-hole from the back surface of the semiconductor device. . A curve e represents the result for the three-dimensional semiconductor device manufactured by the method according to the embodiment of the present invention, and a curve f represents the result for the conventional three-dimensional semiconductor device. A conventional three-dimensional semiconductor device is manufactured by forming a through hole in a wafer by etching from the back surface at a position corresponding to a bonding pad of a semiconductor device, and filling the through hole with metal.

曲線ｆに示されるように、従来の３次元半導体装置では、ボンディングパッド数が増加するにしたがって、貫通孔の接続率も低下している。この接続率の低下は、裏面からのエッチングをアルミニウム薄膜部分で正確に完了できないことに起因するアルミニウム薄膜溶解と、凹部分の底部に形成されるアルミニウム薄膜部分まで電気めっき法で金属を完全充填できないことに起因する充填金属の接続不良であった。   As shown by the curve f, in the conventional three-dimensional semiconductor device, as the number of bonding pads increases, the connection rate of the through holes also decreases. This decrease in the connection rate is due to the fact that etching from the back surface cannot be accurately completed in the aluminum thin film portion, and the metal cannot be completely filled by electroplating up to the aluminum thin film portion formed at the bottom of the concave portion. This was due to poor connection of the filled metal.

一方、本発明の実施形態にかかる方法により製造された３次元半導体装置では、曲線ｅに示されるように、ボンディングパッドが１０００ピンを超える超多ピンの半導体素子に対しても接続率１００％を実現できており、極めて接続信頼性が向上できていることが確認された。 On the other hand, in the three-dimensional semiconductor device manufactured by the method according to the embodiment of the present invention, as shown by the curve e, the connection rate is 100% even for an ultra-multi-pin semiconductor element having a bonding pad exceeding 1000 pins. It was confirmed that the connection reliability was extremely improved.

以上の結果から、本発明の実施形態にかかる方法により製造された半導体装置の接続信頼性は、これまでの半導体装置と比較して極めて向上できることが明らかになり、有効性の高いものであることが確認された。 From the above results, it becomes clear that the connection reliability of the semiconductor device manufactured by the method according to the embodiment of the present invention can be extremely improved as compared with the conventional semiconductor devices, and is highly effective. Was confirmed.

なお、本発明は上述した具体例に限定されるものではなく、その要旨を逸脱しない範囲で種々に変更することが可能である。例えば、半導体素子は、その外形寸法、ボンディングパッド形状などに関して特に限定されるものではなく、当然ながら貫通孔寸法も限定されるものではない。さらに、積層化される半導体装置数についても特に限定されるものではなく、厚み方向に複数の半導体装置が積層されている構造であればよい。当然ながら、半導体装置間に配置する封止樹脂、回路配線基板と接続するバンプ電極についても限定されるものではない。   The present invention is not limited to the specific examples described above, and various modifications can be made without departing from the scope of the invention. For example, the semiconductor element is not particularly limited with respect to its external dimensions, bonding pad shape, and the like, and of course, the through-hole dimensions are not limited. Further, the number of stacked semiconductor devices is not particularly limited as long as a plurality of semiconductor devices are stacked in the thickness direction. Of course, the sealing resin disposed between the semiconductor devices and the bump electrodes connected to the circuit wiring board are not limited.

本発明に係る半導体装置の製造方法の工程を表わす工程面図Process drawing which represents the process of the manufacturing method of the semiconductor device which concerns on this invention 図１に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図２に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図３に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図４に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図５に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図６に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図７に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図８に続く工程を表わす断面図。FIG. 9 is a cross-sectional view illustrating a process following FIG. 8. 図９に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 図１０に続く工程を表わす断面図。FIG. 11 is a cross-sectional view illustrating a process following FIG. 10. 図１１に続く工程を表わす断面図。FIG. 12 is a cross-sectional view illustrating a process following FIG. 11. 図１２に続く工程を表わす断面図。Sectional drawing showing the process of following FIG. 本発明の実施形態にかかる方法により製造された３次元半導体装置の断面図。Sectional drawing of the three-dimensional semiconductor device manufactured by the method concerning embodiment of this invention. 温度サイクル数と累積不良率との関係を表わすグラフ図。The graph showing the relationship between the number of temperature cycles and the cumulative failure rate. ３次元半導体装置における貫通孔接続率の評価結果を示すグラフ図。The graph which shows the evaluation result of the through-hole connection rate in a three-dimensional semiconductor device. 従来の３次元半導体装置の断面図。Sectional drawing of the conventional three-dimensional semiconductor device.

符号の説明Explanation of symbols

１０…半導体ウェハー； １１…ＳｉＯ2膜； １２…Ａｌボンディングパッド
１３…パッシベーション膜； １４…レジスト； １５…開口部
１６…貫通孔； １７…レジスト； １８…開口； １９…ＳｉＯ2膜
２０…Ｃｕ／Ｔｉ膜； ２１…めっきレジスト膜； ２２…Ｃｕめっき膜
２４…バンプ電極； ２５…３次元半導体装置； ３０…従来の３次元半導体装置
３１…半導体装置； ３２…パッシベーション膜； ３３…再配列配線
３４…ボンディングパッド； ３５…応力剥離。 10 ... semiconductor wafer; 11 ... SiO 2 film; 12 ... Al bonding pads 13 ... passivation film; 14 ... resist; 15 ... opening 16 ... through hole; 17 ... resist; 18 ... opening; 19 ... SiO 2 film 20 ... Cu / Ti film; 21 ... Plating resist film; 22 ... Cu plating film 24 ... Bump electrode; 25 ... 3D semiconductor device; 30 ... Conventional three-dimensional semiconductor device 31 ... Semiconductor device; 32 ... Passivation film; 34 ... Bonding pad; 35 ... Stress release.

Claims (1)

第１の絶縁膜を介して半導体素子およびＡｌボンディングパッドが設けられ、前記Ａｌボンディングパッド以外の表面にパッシベーション膜が形成された半導体基板の前記Ａｌボンディングパッドおよび前記第１の絶縁膜に第１の径を有する開口部を設ける工程と、
前記開口部が設けられたＡｌボンディングパッドのＡｌをマスクとして、前記半導体基板に第１の径を有する貫通孔を形成する工程と、
前記Ａｌボンディングパッドの前記開口部の径を、前記第１の径より大きな第２の径に拡大する工程と、
前記貫通孔の内周面に、前記第１の絶縁膜と連続するように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を含む前記半導体基板の表面に、接着性金属膜を形成する工程と、
前記Ａｌボンディングパッドを覆うことなく、前記接着性金属膜の上に電気めっきレジストを形成する工程と、
前記接着性金属膜をカソードメタルとして、前記接着性金属膜および前記電気めっきレジストで囲まれた領域を電気めっき法により第１の金属で充填する工程と、
前記電気めっきレジストおよびその下の前記接着性金属膜を除去して、前記パッシベーション膜を露出する工程と、
前記第１の金属の上面および側面に、無電解めっき液を用いて第２の金属膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 A semiconductor element and an Al bonding pad are provided via a first insulating film, and a first is formed on the Al bonding pad and the first insulating film of a semiconductor substrate on which a passivation film is formed on a surface other than the Al bonding pad. Providing an opening having a diameter;
Forming a through hole having a first diameter in the semiconductor substrate using Al of the Al bonding pad provided with the opening as a mask;
Expanding the diameter of the opening of the Al bonding pad to a second diameter larger than the first diameter;
Forming a second insulating film on the inner peripheral surface of the through hole so as to be continuous with the first insulating film;
Forming an adhesive metal film on the surface of the semiconductor substrate including the second insulating film;
Forming an electroplating resist on the adhesive metal film without covering the Al bonding pad;
Filling the region surrounded by the adhesive metal film and the electroplating resist with a first metal by electroplating using the adhesive metal film as a cathode metal;
Removing the electroplating resist and the adhesive metal film therebelow to expose the passivation film;
The method of manufacturing a semiconductor device, characterized in that said the upper and side surfaces of the first metal, and a step of forming a second metal film using an electroless plating solution.
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