JP4511148B2 - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which disconnection and deterioration of step coverage are prevented and which has a BGA of high reliability. <P>SOLUTION: An extended pad electrode 11 formed on the front surface of a silicon chip 10A and a rewiring layer 21 formed on the rear surface of the silicon chip 10A are mutually connected. The both are connected electrically by a columnar terminal which is embedded in a via hole 17. The via hole 17 is formed piercing the silicon chip 10A from its back side so as to reach the extended pad electrode 11. <P>COPYRIGHT: (C)2004,JPO

Description

本発明は、複数のボール状の導電端子が配列されたＢＧＡ（Ball Grid Array）型の半導体装置に関するものである。 The present invention relates to a BGA (Ball Grid Array) type semiconductor device in which a plurality of ball-shaped conductive terminals are arranged.

近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Chip Size Package）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。 In recent years, CSP (Chip Size Package) has attracted attention as a three-dimensional mounting technique and as a new packaging technique. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip.
Conventionally, a BGA type semiconductor device is known as a kind of CSP. In this BGA type semiconductor device, a plurality of ball-shaped conductive terminals made of a metal member such as solder are arranged in a grid pattern on one main surface of a package, and electrically connected to a semiconductor chip mounted on the other surface of the package. Is connected to.

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。   When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。   Such a BGA type semiconductor device is provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. It has the advantage that it can be reduced in size. This BGA type semiconductor device has an application as an image sensor chip of a digital camera mounted on a mobile phone, for example.

図３０は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図３０（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図３０（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。   FIG. 30 shows a schematic configuration of a conventional BGA type semiconductor device, and FIG. 30A is a perspective view of the surface side of the BGA type semiconductor device. FIG. 30B is a perspective view of the back side of this BGA type semiconductor device.

このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、ボール状端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各ボール状端子１０６と半導体チップ１０４との電気的接続がなされている。   In this BGA type semiconductor device 101, a semiconductor chip 104 is sealed between first and second glass substrates 102 and 103 via epoxy resins 105a and 105b. On one main surface of the second glass substrate 103, that is, on the back surface of the BGA type semiconductor device 101, a plurality of ball-like terminals 106 are arranged in a lattice shape. The conductive terminal 106 is connected to the semiconductor chip 104 via the second wiring 110. Aluminum wires drawn from the inside of the semiconductor chip 104 are connected to the plurality of second wirings 110, and the respective ball terminals 106 and the semiconductor chip 104 are electrically connected.

このＢＧＡ型の半導体装置１０１の断面構造について図３１を参照して更に詳しく説明する。図３１はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂１０５ｂによって第２のガラス基板１０３と接着されている。   The cross-sectional structure of the BGA type semiconductor device 101 will be described in more detail with reference to FIG. FIG. 31 shows a cross-sectional view of a BGA type semiconductor device 101 divided into individual chips along a dicing line. A first wiring 107 is provided on the insulating film 108 disposed on the surface of the semiconductor chip 104. The semiconductor chip 104 is bonded to the first glass substrate 102 with a resin 105a. The back surface of the semiconductor chip 104 is bonded to the second glass substrate 103 with a resin 105b.

そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線上には、ボール状の導電端子１０６が形成されている。   One end of the first wiring 107 is connected to the second wiring 110. The second wiring 110 extends from one end of the first wiring 107 to the surface of the second glass substrate 103. A ball-like conductive terminal 106 is formed on the second wiring extending on the second glass substrate 103.

上述した技術は、例えば以下の特許文献１に記載されている。
特許公表２００２−５１２４３６号公報 The above-described technique is described in Patent Document 1 below, for example.
Patent Publication 2002-512436

しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第１の配線１０７のステップカバレージにも問題があった。   However, in the above-described BGA type semiconductor device 101, since the contact area between the first wiring 107 and the second wiring 110 is very small, there is a risk of disconnection at this contact portion. There was also a problem with the step coverage of the first wiring 107.

そこで本発明は、半導体チップの裏面側からパッド電極に到達するビアホールを設け、このビアホールに柱状端子を埋設することで、従来のような断線の発生を抑止できる。また、柱状端子上にバンプ電極を形成することで、パッド電極とバンプ電極との電気的接続を得るようにした。
Therefore, the present invention can suppress the occurrence of disconnection as in the prior art by providing a via hole reaching the pad electrode from the back surface side of the semiconductor chip and embedding a columnar terminal in the via hole . In addition, the bump electrode is formed on the columnar terminal to obtain an electrical connection between the pad electrode and the bump electrode.

また本発明は、半導体チップのパッド電極と、この半導体チップの裏面に延在する配線層とを接続して、この配線層上にバンプ電極を形成するに際して、半導体チップの裏面側からパッド電極に到達するビアホールを設け、このビアホールに埋設した柱状端子によって両者の電気的接続を得るようにした。
Further, according to the present invention, when a pad electrode of a semiconductor chip is connected to a wiring layer extending on the back surface of the semiconductor chip and a bump electrode is formed on the wiring layer , the pad electrode is formed from the back surface side of the semiconductor chip. A reaching via hole was provided, and the electrical connection between the two was obtained by a columnar terminal embedded in the via hole.

本発明によれば、半導体チップのパッド電極から、その裏面のバンプ電極に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡを有する半導体装置を得ることができる。また、本発明によれば、様々な集積回路チップを実装基板上に高密度で実装できるものである。特にＣＣＤイメージセンサの集積回路チップに適用することにより、当該集積回路チップを小型携帯用電子機器、例えば携帯電話の小さな実装基板に実装することができる。   According to the present invention, it is possible to prevent disconnection of wiring from the pad electrode of the semiconductor chip to the bump electrode on the back surface thereof and deterioration of step coverage, and to obtain a semiconductor device having a highly reliable BGA. In addition, according to the present invention, various integrated circuit chips can be mounted on the mounting substrate at a high density. In particular, by applying to an integrated circuit chip of a CCD image sensor, the integrated circuit chip can be mounted on a small mounting substrate of a small portable electronic device such as a mobile phone.

次に本発明を実施するための最良の形態（以下、本実施形態という）について、図面を参照しながら説明する。   Next, the best mode for carrying out the present invention (hereinafter referred to as the present embodiment) will be described with reference to the drawings.

本発明の第１の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について図８を参照しながら説明する。図８（Ａ）はシリコンチップ１０Ａの裏面から見たダイシングライン周辺の平面図、図８（Ｂ）は図８（Ａ）のＸ−Ｘ線に沿った断面図である。この半導体装置は、後述する工程を経たシリコンウエーハをダイシングラインに沿って複数のチップに分割した状態（図においては２つに分割されたチップ）を示している。   A first embodiment of the present invention will be described in detail with reference to the drawings. First, the structure of this semiconductor device will be described with reference to FIG. 8A is a plan view of the periphery of the dicing line viewed from the back surface of the silicon chip 10A, and FIG. 8B is a cross-sectional view taken along line XX of FIG. 8A. This semiconductor device shows a state in which a silicon wafer that has undergone a process described later is divided into a plurality of chips along a dicing line (chips divided into two in the figure).

シリコンチップ１０Ａは、例えばＣＣＤイメージセンサ・チップであり、その表面には、拡張パッド電極１１が形成されている。この拡張パッド電極１１は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものである。拡張パッド電極１１の表面は、図示しないシリコン窒化膜等のパッシベーション膜で被覆されている。この拡張パッド電極１１が形成されたシリコンチップ１０Ａの表面には、例えばエポキシ樹脂から成る樹脂層１２を介して、支持基板としての透明なガラス基板１３が接着されている。   The silicon chip 10A is, for example, a CCD image sensor chip, and an extension pad electrode 11 is formed on the surface thereof. The extended pad electrode 11 is obtained by extending a pad electrode used for normal wire bonding to a dicing line region. The surface of the extension pad electrode 11 is covered with a passivation film such as a silicon nitride film (not shown). A transparent glass substrate 13 as a support substrate is bonded to the surface of the silicon chip 10A on which the extension pad electrode 11 is formed via a resin layer 12 made of, for example, an epoxy resin.

そして、シリコンチップ１０Ａの裏面から拡張パッド電極１１に到達するビアホール１７が開口され、このビアホール１７内に埋め込むように、例えば銅（Ｃｕ）のような導電材料から成る柱状端子２０が形成されている。この柱状端子２０は拡張パッド電極１１と電気的に接続されている。また、この柱状端子２０とシリコンチップ１０Ａとはビアホール１７の側壁に設けられた絶縁層３０によって絶縁されている。   A via hole 17 reaching the extension pad electrode 11 from the back surface of the silicon chip 10A is opened, and a columnar terminal 20 made of a conductive material such as copper (Cu) is formed so as to be embedded in the via hole 17. . The columnar terminal 20 is electrically connected to the extension pad electrode 11. Further, the columnar terminals 20 and the silicon chip 10 </ b> A are insulated by an insulating layer 30 provided on the side wall of the via hole 17.

そして、柱状端子２０からシリコンチップ１０Ａの裏面上に再配線層２１が延びており、さらに、この再配線上にはソルダーマスク２２が被着され、その開口部にハンダバンプ２３（バンプ電極）が搭載されている。ハンダバンプ２３は所望の位置に複数形成することでＢＧＡ構造を得ることができる。こうして、シリコンチップ１０Ａの拡張パッド電極１１から、その裏面に形成されたハンダバンプ２３に至るまでの配線が可能となる。そして、本発明はビアホール１７に埋設した柱状端子２０を利用して配線しているので、断線が起こりにくく、ステップカバレージも優れている。さらに配線の機械的強度も高い。   A rewiring layer 21 extends from the columnar terminal 20 on the back surface of the silicon chip 10A. Further, a solder mask 22 is deposited on the rewiring, and a solder bump 23 (bump electrode) is mounted on the opening. Has been. By forming a plurality of solder bumps 23 at desired positions, a BGA structure can be obtained. In this way, wiring from the extended pad electrode 11 of the silicon chip 10A to the solder bump 23 formed on the back surface thereof becomes possible. Since the present invention performs wiring using the columnar terminals 20 embedded in the via holes 17, disconnection hardly occurs and step coverage is excellent. Furthermore, the mechanical strength of the wiring is also high.

なお、ハンダバンプ２３の形成位置に対応させてシリコンチップ１０Ａの裏面に緩衝部材１６を設けてもよい。これは、ハンダバンプ２３の高さを稼ぐためである。これにより、この半導体装置をプリント基板に実装する際に、プリント基板とハンダバンプ２３との熱膨張率の差によって生じる応力によって、ハンダバンプ２３やシリコンチップ１０Ａが損傷することが防止される。緩衝部材１６は、例えばレジスト材料や有機膜で形成しても良いし、銅（Ｃｕ）等の金属で形成しても良い。   The buffer member 16 may be provided on the back surface of the silicon chip 10 </ b> A so as to correspond to the formation position of the solder bump 23. This is to earn the height of the solder bump 23. This prevents the solder bump 23 and the silicon chip 10 </ b> A from being damaged by the stress generated by the difference in thermal expansion coefficient between the printed board and the solder bump 23 when the semiconductor device is mounted on the printed board. The buffer member 16 may be formed of, for example, a resist material or an organic film, or may be formed of a metal such as copper (Cu).

また、ビアホール１７は図８に示すようにストレートに開口されているが、これに限らず、図９に示すように、そのビアホール１７の断面が、表面から深くなるほど細くなるテーパー形状を呈していてもよい。図９（Ａ）はシリコンウエーハのダイシングライン周辺の平面図、図９（Ｂ）は図９（Ａ）のＸ−Ｘ線に沿った断面図である。これにより、後述するようにメッキ法により柱状端子２０を形成する場合に、メッキ用のシーズ層１８をスパッタで形成することができるなどの利点がある。   Further, the via hole 17 is opened straight as shown in FIG. 8, but the present invention is not limited to this, and as shown in FIG. 9, the cross section of the via hole 17 has a tapered shape that becomes narrower as it gets deeper from the surface. Also good. 9A is a plan view around the dicing line of the silicon wafer, and FIG. 9B is a cross-sectional view taken along the line XX of FIG. 9A. As a result, when the columnar terminal 20 is formed by a plating method as will be described later, there is an advantage that the seeding layer 18 for plating can be formed by sputtering.

次にこの半導体装置の製造方法について説明する。図１に示すように、シリコンウエーハ１０の表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。そして、そのシリコンウエーハ１０の表面には上述した拡張パッド電極１１が形成されている。この拡張パッド電極１１はアルミニウム、アルミニウム合金、または銅等の金属から成り、その厚さは１μｍである。   Next, a method for manufacturing this semiconductor device will be described. As shown in FIG. 1, it is assumed that a semiconductor integrated circuit (for example, a CCD image sensor) (not shown) is formed on the surface of the silicon wafer 10. The above-described extension pad electrode 11 is formed on the surface of the silicon wafer 10. The extension pad electrode 11 is made of a metal such as aluminum, an aluminum alloy, or copper, and has a thickness of 1 μm.

次に図２に示すように、例えばエポキシ樹脂から成る樹脂層１２を塗布する。そして、図３に示すように、この樹脂層１２を介して、シリコンウエーハ１０の表面にガラス基板１３を接着する。このガラス基板１３はシリコンウエーハ１０の保護体や支持体として機能する。そして、このガラス基板１３が接着された状態で、シリコンウエーハ１０の裏面研磨、いわゆるバックグラインドを行い、その厚さを１００μｍに加工する。尚、機械的に研磨した後に、化学的なエッチング処理により研磨面を整形しても良い。また、研磨処理することなく、ウエットまたはドライエッチング処理だけでも良い。   Next, as shown in FIG. 2, for example, a resin layer 12 made of an epoxy resin is applied. Then, as shown in FIG. 3, the glass substrate 13 is bonded to the surface of the silicon wafer 10 through the resin layer 12. The glass substrate 13 functions as a protector or support for the silicon wafer 10. And in the state which this glass substrate 13 adhered, the back surface grinding | polishing of the silicon wafer 10, so-called back grinding, is performed, and the thickness is processed into 100 micrometers. The polished surface may be shaped by chemical etching after mechanical polishing. Further, only wet or dry etching may be performed without polishing.

そして、図４に示すように、バックグラインドされたシリコンウエーハ１０の裏面に、緩衝部材１６を形成する。この緩衝部材１６はハンダバンプ２３の形成位置に対応させて形成する。緩衝部材１６は、例えばレジスト材料や有機膜で形成することが好ましい。また、緩衝部材１６は必要に応じて形成すれば良く、この半導体装置の用途に応じて必要ない場合には省略することもできる。   Then, as shown in FIG. 4, a buffer member 16 is formed on the back surface of the back-ground silicon wafer 10. The buffer member 16 is formed corresponding to the formation position of the solder bump 23. The buffer member 16 is preferably formed of a resist material or an organic film, for example. The buffer member 16 may be formed as necessary, and may be omitted if it is not necessary depending on the application of the semiconductor device.

そして、シリコンウエーハ１０を貫通し、拡張パッド電極１１の表面に到達するビアホール１７を形成する。このビアホール１７の深さは１００μｍとなる。また、その幅は例えば４０μｍ、その長さは２００μｍである。ビアホール１７を形成するには、レーザービームを用いてシリコンウエーハ１０に穴を開ける方法やウエットエッチング法またはドライエッチング法を用いて穴を開ける方法がある。なお、このビアホール１７は、レーザービームの制御により図９に示すようにテーパー形状に加工しても良い。   Then, a via hole 17 that penetrates the silicon wafer 10 and reaches the surface of the extension pad electrode 11 is formed. The depth of the via hole 17 is 100 μm. The width is, for example, 40 μm, and the length is 200 μm. In order to form the via hole 17, there are a method of making a hole in the silicon wafer 10 using a laser beam, and a method of making a hole using a wet etching method or a dry etching method. The via hole 17 may be processed into a tapered shape as shown in FIG. 9 by controlling the laser beam.

次に、柱状端子２０及び再配線層２１を形成する工程を説明する。図５に示すように、まず、ビアホール１７内を含む全面にプラズマＣＶＤ法により、１００ｎｍ程度の厚さの絶縁層３０を形成する。これは、柱状端子２０とシリコンウエーハ１０とを絶縁するためである。絶縁層３０はビアホール１７の底にも形成されてしまうため、この部分の絶縁層３０についてはエッチング除去して、拡張パッド電極１１の表面を再び露出させる。   Next, a process of forming the columnar terminals 20 and the rewiring layer 21 will be described. As shown in FIG. 5, first, an insulating layer 30 having a thickness of about 100 nm is formed on the entire surface including the inside of the via hole 17 by plasma CVD. This is because the columnar terminals 20 and the silicon wafer 10 are insulated. Since the insulating layer 30 is also formed at the bottom of the via hole 17, this portion of the insulating layer 30 is removed by etching to expose the surface of the extension pad electrode 11 again.

次に、銅（Ｃｕ）から成るシーズ層１８を無電解メッキにより全面に形成する。シーズ層１８は後述する電解メッキ時のメッキ成長のためのシーズ（種）となる。その厚さは１μｍでよい。なお、上述したように、ビアホール１７がテーパー状に加工されている場合には、シーズ層１８のためにスパッタ法を用いることができる。   Next, a seed layer 18 made of copper (Cu) is formed on the entire surface by electroless plating. The seed layer 18 becomes a seed (seed) for plating growth at the time of electrolytic plating described later. Its thickness may be 1 μm. As described above, when the via hole 17 is processed into a tapered shape, a sputtering method can be used for the seed layer 18.

そして、銅（Ｃｕ）の電解メッキを行うが、その前にメッキを形成しない領域にレジスト層１９を形成する。このレジスト層１９の形成領域は、図６の平面図の灰色で塗潰した領域である。すなわち、柱状端子２０、再配線層２１及びハンダバンプ形成領域を除く領域である。   Then, before electrolytic plating of copper (Cu) is performed, a resist layer 19 is formed in a region where plating is not formed. The formation region of the resist layer 19 is a region painted in gray in the plan view of FIG. That is, it is an area excluding the columnar terminal 20, the rewiring layer 21, and the solder bump formation area.

そして、銅（Ｃｕ）の電解メッキを行い、柱状端子２０、再配線層２１を同時に形成する。柱状端子２０は、拡張パッド電極１１とシーズ層１８を介して電気的に接続される。この方法は工程削減には良いが、再配線層２１のメッキの厚さとビアホール１７に成長するメッキ厚さを独立に制御できないので、両者を最適化できないという欠点がある。   Then, electrolytic plating of copper (Cu) is performed to form the columnar terminals 20 and the rewiring layer 21 at the same time. The columnar terminal 20 is electrically connected to the extension pad electrode 11 via the seed layer 18. Although this method is good for reducing the number of processes, the plating thickness of the rewiring layer 21 and the plating thickness grown on the via hole 17 cannot be controlled independently, so that there is a disadvantage that both cannot be optimized.

そこで、柱状端子２０については電解メッキで形成し、再配線層２１についてはＡｌスパッタ法で形成するようにしてもよい。その後、再配線層２１上にＮｉ／Ａｕ等のバリアメタル（不図示）をスパッタ法で形成する。これは再配線層２１とハンダバンプ２３との電気的接合を良好にするためである。   Therefore, the columnar terminals 20 may be formed by electrolytic plating, and the rewiring layer 21 may be formed by an Al sputtering method. Thereafter, a barrier metal (not shown) such as Ni / Au is formed on the rewiring layer 21 by sputtering. This is to improve the electrical connection between the rewiring layer 21 and the solder bump 23.

そして、図７に示すように、レジスト層１９を除去する。さらに、再配線層２１をマスクとして、レジスト層１９の下に残存しているシーズ層１８をエッチングにより除去する。このとき、再配線層２１もエッチングされるが、再配線層２１はシーズ層１８より厚いので問題はない。   Then, as shown in FIG. 7, the resist layer 19 is removed. Further, the seed layer 18 remaining under the resist layer 19 is removed by etching using the rewiring layer 21 as a mask. At this time, the rewiring layer 21 is also etched, but there is no problem because the rewiring layer 21 is thicker than the sheath layer 18.

次に図８に示すように、再配線層２１上にソルダーマスク２２を被着し、スクリーン印刷法を用いて、再配線層２１の所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダバンプ２３を形成する。なお、再配線層２１はシリコンウエーハ１０の裏面の所望領域に、所望の本数を形成することができ、ハンダバンプ２３の数や形成領域も自由に選択できる。   Next, as shown in FIG. 8, a solder mask 22 is deposited on the rewiring layer 21, solder is printed on a predetermined region of the rewiring layer 21 by using a screen printing method, and the solder is reflowed by heat treatment. As a result, the solder bumps 23 are formed. Note that a desired number of rewiring layers 21 can be formed in a desired region on the back surface of the silicon wafer 10, and the number and formation regions of the solder bumps 23 can be freely selected.

そして、ダイシングラインに沿って、シリコンウエーハ１０を複数のシリコンチップ１０Ａに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板１３の切断面がテーパーを施すように加工することにより、ガラス基板１３の割れを防止することができる。   Then, the silicon wafer 10 is divided into a plurality of silicon chips 10A along the dicing line. In this dicing process, a laser beam can be used. Moreover, in the dicing process using a laser beam, the glass substrate 13 can be prevented from cracking by processing the cut surface of the glass substrate 13 to be tapered.

次に、本発明の第２の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について図１８を参照しながら説明する。図１８（Ａ）は、第２のガラス基板２１５の側から見たシリコンウエーハのダイシングライン領域周辺の平面図、図１８（Ｂ）は図１８（Ａ）のＸ−Ｘ線に沿った断面図である。この半導体装置は、後述する工程を経たシリコンウエーハをダイシングライン領域に沿って複数のチップに分割した状態（図においては２つに分割されたチップ）を示している。   Next, a second embodiment of the present invention will be described in detail with reference to the drawings. First, the structure of this semiconductor device will be described with reference to FIG. 18A is a plan view around the dicing line region of the silicon wafer as viewed from the second glass substrate 215 side, and FIG. 18B is a cross-sectional view taken along line XX in FIG. 18A. It is. This semiconductor device shows a state in which a silicon wafer that has undergone a process described later is divided into a plurality of chips along a dicing line region (chips divided into two in the figure).

シリコンチップ２１０Ａは、例えばＣＣＤイメージセンサ・チップであり、その表面には、拡張パッド電極２１１が形成されている。この拡張パッド電極２１１は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものである。拡張パッド電極２１１の表面は、図示しないシリコン窒化膜等のパッシベーション膜で被覆されている。この拡張パッド電極２１１が形成されたシリコンチップ２１０Ａの表面には、例えばエポキシ樹脂から成る樹脂層２１２を介して、支持基板としての透明な第１のガラス基板２１３が接着されている。   The silicon chip 210A is, for example, a CCD image sensor chip, and an extension pad electrode 211 is formed on the surface thereof. The extended pad electrode 211 is obtained by extending a pad electrode used for normal wire bonding to a dicing line region. The surface of the extension pad electrode 211 is covered with a passivation film such as a silicon nitride film (not shown). A transparent first glass substrate 213 as a support substrate is bonded to the surface of the silicon chip 210A on which the extension pad electrode 211 is formed, via a resin layer 212 made of, for example, an epoxy resin.

また、シリコンチップ２１０Ａの裏面には、例えばエポキシ樹脂から成る樹脂層２１４を介して、支持基板としての透明な第２のガラス基板２１５が接着されている。そして、第２のガラス基板２１５側から拡張パッド電極２１１に到達するビアホール２１７が開口され、このビアホール２１７内を埋め込むように、例えば銅（Ｃｕ）のような導電材料から成る柱状端子２２０が形成されている。この柱状端子２２０とシリコンチップ２１０Ａとはビアホール２１７の側壁に設けられた絶縁層２３０によって絶縁されている。   Further, a transparent second glass substrate 215 as a support substrate is bonded to the back surface of the silicon chip 210A via a resin layer 214 made of, for example, an epoxy resin. A via hole 217 reaching the extension pad electrode 211 is opened from the second glass substrate 215 side, and a columnar terminal 220 made of a conductive material such as copper (Cu) is formed so as to fill the via hole 217. ing. The columnar terminal 220 and the silicon chip 210 </ b> A are insulated by an insulating layer 230 provided on the side wall of the via hole 217.

そして、柱状端子２２０から第２のガラス基板２１５上に再配線層２２１が延びており、さらに、この再配線上にはソルダーマスク２２２が被着され、その開口部にハンダバンプ２２３（バンプ電極）が搭載されている。ハンダバンプ２２３は所望の位置に複数形成することでＢＧＡ構造を得ることができる。こうして、シリコンチップ２１０Ａの拡張パッド電極２１１から、その裏面に形成されたハンダバンプ２２３に至るまでの配線が可能となる。そして、本発明はビアホール２１７に埋設した柱状端子２２０を利用して配線しているので、断線が起こりにくく、ステップカバレージも優れている。さらに配線の機械的強度も高い。   A rewiring layer 221 extends from the columnar terminal 220 onto the second glass substrate 215. Further, a solder mask 222 is deposited on the rewiring, and a solder bump 223 (bump electrode) is formed in the opening. It is installed. By forming a plurality of solder bumps 223 at desired positions, a BGA structure can be obtained. In this way, wiring from the extended pad electrode 211 of the silicon chip 210A to the solder bump 223 formed on the back surface thereof is possible. Since the present invention performs wiring using the columnar terminals 220 embedded in the via holes 217, disconnection is unlikely to occur and step coverage is excellent. Furthermore, the mechanical strength of the wiring is also high.

なお、ハンダバンプ２２３の形成位置に対応させて第２のガラス基板２１５の表面に緩衝部材２１６を設けてもよい。これは、ハンダバンプ２２３の高さを稼ぐためである。これにより、この半導体装置をプリント基板に実装する際に、プリント基板とハンダバンプ２２３との熱膨張率の差によって生じる応力によって、ハンダバンプ２２３や第２のガラス基板２１５が損傷することが防止される。緩衝部材２１６は、例えばレジスト材料や有機膜で形成しても良いし、銅（Ｃｕ）等の金属で形成しても良い。   Note that a buffer member 216 may be provided on the surface of the second glass substrate 215 in correspondence with the formation position of the solder bump 223. This is for increasing the height of the solder bump 223. This prevents the solder bump 223 and the second glass substrate 215 from being damaged by the stress generated by the difference in thermal expansion coefficient between the printed board and the solder bump 223 when the semiconductor device is mounted on the printed board. The buffer member 216 may be formed of, for example, a resist material or an organic film, or may be formed of a metal such as copper (Cu).

また、ビアホール２１７は図１８に示すようにストレートに開口されているが、これに限らず、図１９に示すように、そのビアホール２１７の断面が、表面から深くなるほど細くなるテーパー形状を呈していてもよい。なお、図１９（Ａ）はシリコンウエーハのダイシングライン領域周辺の平面図、図１９（Ｂ）は図１９（Ａ）のＸ−Ｘ線に沿った断面図である。これにより、後述するようにメッキ法により柱状端子２２０を形成する場合に、メッキ用のシーズ層２１８をスパッタで形成することができるなどの利点がある。   In addition, the via hole 217 is opened straight as shown in FIG. 18, but the present invention is not limited to this, and as shown in FIG. 19, the cross section of the via hole 217 has a tapered shape that becomes thinner as it gets deeper from the surface. Also good. FIG. 19A is a plan view around the dicing line region of the silicon wafer, and FIG. 19B is a cross-sectional view taken along line XX in FIG. 19A. As a result, when the columnar terminal 220 is formed by a plating method as described later, there is an advantage that the seeding layer 218 for plating can be formed by sputtering.

次にこの半導体装置の製造方法について説明する。図１０に示すように、シリコンウエーハ２１０の表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。そして、そのシリコンウエーハ２１０の表面には上述した拡張パッド電極２１１が形成されている。この拡張パッド電極２１１はアルミニウム、アルミニウム合金、または銅等の金属から成り、その厚さは１μｍである。   Next, a method for manufacturing this semiconductor device will be described. As shown in FIG. 10, it is assumed that a semiconductor integrated circuit (for example, a CCD image sensor) (not shown) is formed on the surface of the silicon wafer 210. The above-described expansion pad electrode 211 is formed on the surface of the silicon wafer 210. The extension pad electrode 211 is made of a metal such as aluminum, an aluminum alloy, or copper, and has a thickness of 1 μm.

次に図１１に示すように、例えばエポキシ樹脂から成る樹脂層２１２を塗布する。そして、図１２に示すように、この樹脂層２１２を介して、シリコンウエーハ２１０の表面に第１のガラス基板２１３を接着する。この第１のガラス基板２１３はシリコンウエーハ２１０の保護体や支持体として機能する。そして、この第１のガラス基板２１３が接着された状態で、シリコンウエーハ２１０の裏面研磨、いわゆるバックグラインドを行い、その厚さを１００μｍに加工する。尚、機械的に研磨した後に、化学的なエッチング処理により研磨面を整形しても良い。また、研磨処理することなく、ウエットまたはドライエッチング処理だけでも良い。   Next, as shown in FIG. 11, a resin layer 212 made of, for example, an epoxy resin is applied. Then, as shown in FIG. 12, the first glass substrate 213 is bonded to the surface of the silicon wafer 210 via the resin layer 212. The first glass substrate 213 functions as a protector or support for the silicon wafer 210. Then, with the first glass substrate 213 bonded, the back surface of the silicon wafer 210 is polished, so-called back grinding, and the thickness is processed to 100 μm. The polished surface may be shaped by chemical etching after mechanical polishing. Further, only wet or dry etching may be performed without polishing.

次に図１３に示すように、シリコンウエーハ２１０の裏面にエポキシ樹脂から成る樹脂層２１４を塗布する。そして、この樹脂層２１４を用いてシリコンウエーハ２１０の裏面に第２のガラス基板２１５を接着する。第２のガラス基板２１５の厚さは１００μｍである。第２のガラス基板２１５は本体の支持体及び反り防止のために接着される。   Next, as shown in FIG. 13, a resin layer 214 made of an epoxy resin is applied to the back surface of the silicon wafer 210. Then, the second glass substrate 215 is bonded to the back surface of the silicon wafer 210 using the resin layer 214. The thickness of the second glass substrate 215 is 100 μm. The second glass substrate 215 is bonded to support the main body and to prevent warping.

さらに、接着された第２のガラス基板２１５上に、緩衝部材２１６を形成する。この緩衝部材２１６はハンダバンプ２２３の形成位置に対応させて形成する。緩衝部材２１６は、例えばレジスト材料や有機膜で形成しても良いし、銅（Ｃｕ）等の金属をスパッタ法により形成しても良い。また、緩衝部材２１６は必要に応じて形成すれば良く、この半導体装置の用途に応じて必要ない場合には省略することもできる。   Further, the buffer member 216 is formed on the bonded second glass substrate 215. The buffer member 216 is formed in correspondence with the position where the solder bump 223 is formed. The buffer member 216 may be formed of, for example, a resist material or an organic film, or may be formed of a metal such as copper (Cu) by a sputtering method. The buffer member 216 may be formed as necessary, and may be omitted if it is not necessary depending on the use of the semiconductor device.

次に、図１４に示すように、第２のガラス基板２１５及びシリコンウエーハ２１０を貫通し、拡張パッド電極２１１の表面に到達するビアホール２１７を形成する。このビアホール２１７の深さは２００μｍとなる。また、その幅は例えば４０μｍ、その長さは２００μｍである。   Next, as shown in FIG. 14, a via hole 217 that penetrates through the second glass substrate 215 and the silicon wafer 210 and reaches the surface of the extension pad electrode 211 is formed. The depth of the via hole 217 is 200 μm. The width is, for example, 40 μm, and the length is 200 μm.

このような材質の異なる複数の層を貫通して、深いビアホール２１７を形成するには、レーザービームを用いてシリコンウエーハ２１０に穴を開ける方法が適している。ウエットエッチング法またはドライエッチング法を用いて穴を開ける場合には、異なる層毎にエッチングガスを切り換える必要があり、製造工程が複雑になるからである。なお、このビアホール２１７は、レーザービームの制御により図１９に示すようにテーパー形状に加工しても良い。   In order to form the deep via hole 217 through a plurality of layers having different materials, a method of making a hole in the silicon wafer 210 using a laser beam is suitable. This is because when a hole is formed using a wet etching method or a dry etching method, it is necessary to switch the etching gas for each different layer, which complicates the manufacturing process. The via hole 217 may be processed into a tapered shape as shown in FIG. 19 by controlling the laser beam.

次に、柱状端子２２０及び再配線層２２１を形成するが、この工程および以降の工程は、第１の実施形態とまったく同じなので、図だけを示し説明は省略する（図１５乃至図１８）。   Next, the columnar terminal 220 and the rewiring layer 221 are formed. Since this step and the subsequent steps are exactly the same as those in the first embodiment, only the drawings are shown and description thereof is omitted (FIGS. 15 to 18).

次に、本発明の第３の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について図２８を参照しながら説明する。図２８（Ａ）は、第２のガラス基板３１５側から見たシリコンウエーハのダイシングライン領域周辺の平面図、図２８（Ｂ）は図２８（Ａ）のＸ−Ｘ線に沿った断面図である。この半導体装置は、後述する工程を経たシリコンウエーハをダイシングライン領域に沿って複数のチップに分割した状態（図においては２つに分割されたチップ）を示している。   Next, a third embodiment of the present invention will be described in detail with reference to the drawings. First, the structure of this semiconductor device will be described with reference to FIG. FIG. 28A is a plan view of the periphery of the dicing line region of the silicon wafer as viewed from the second glass substrate 315 side, and FIG. 28B is a cross-sectional view taken along line XX in FIG. is there. This semiconductor device shows a state in which a silicon wafer that has undergone a process described later is divided into a plurality of chips along a dicing line region (chips divided into two in the figure).

シリコンチップ３１０Ａは、例えばＣＣＤイメージセンサ・チップであり、その表面には、拡張パッド電極３１１が形成されている。この拡張パッド電極３１１は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものである。拡張パッド電極３１１の表面は、図示しないシリコン窒化膜等のパッシベーション膜で被覆されている。この拡張パッド電極３１１が形成されたシリコンチップ３１０Ａの表面には、例えばエポキシ樹脂から成る樹脂層３１２を介して、透明な第１のガラス基板３１３が接着されている。   The silicon chip 310A is, for example, a CCD image sensor chip, and an extension pad electrode 311 is formed on the surface thereof. The extended pad electrode 311 is obtained by extending a pad electrode used for normal wire bonding to a dicing line region. The surface of the extension pad electrode 311 is covered with a passivation film such as a silicon nitride film (not shown). A transparent first glass substrate 313 is bonded to the surface of the silicon chip 310A on which the extension pad electrode 311 is formed via a resin layer 312 made of, for example, an epoxy resin.

また、シリコンチップ３１０Ａの側面と拡張パッド電極３１１の一部上は、例えばエポキシ樹脂から成る樹脂層３１４によって被覆されている。そして、この樹脂層３１４を用いて、シリコンチップ３１０Ａの裏面に透明な第２のガラス基板３１５が接着されている。   Further, the side surface of the silicon chip 310A and a part of the extended pad electrode 311 are covered with a resin layer 314 made of, for example, an epoxy resin. Then, using this resin layer 314, a transparent second glass substrate 315 is bonded to the back surface of the silicon chip 310A.

そして、第２のガラス基板３１５側から拡張パッド電極３１１に到達するビアホール３１７が開口され、このビアホール３１７内に埋め込むように、例えば銅（Ｃｕ）のような導電材料から成る柱状端子３２０が形成されている。柱状端子３２０から第２のガラス基板３１５上に再配線層３２１が延びており、さらに、この再配線上にはソルダーマスク３２２が被着され、その開口部にハンダバンプ３２３（バンプ電極）が搭載されている。
ハンダバンプ３２３は所望の位置に複数形成することでＢＧＡ構造を得ることができる。こうして、シリコンチップ３１０Ａの拡張パッド電極３１１から、その裏面に形成されたハンダバンプ３２３に至るまでの配線が可能となる。そして、本発明はビアホール３１７に埋設した柱状端子３２０を利用して配線しているので、断線が起こりにくく、ステップカバレージも優れている。さらに配線の機械的強度も高い。 A via hole 317 reaching the extension pad electrode 311 is opened from the second glass substrate 315 side, and a columnar terminal 320 made of a conductive material such as copper (Cu) is formed so as to be embedded in the via hole 317. ing. A rewiring layer 321 extends from the columnar terminal 320 onto the second glass substrate 315. Further, a solder mask 322 is deposited on the rewiring, and a solder bump 323 (bump electrode) is mounted on the opening. ing.
By forming a plurality of solder bumps 323 at desired positions, a BGA structure can be obtained. In this way, wiring from the extension pad electrode 311 of the silicon chip 310A to the solder bump 323 formed on the back surface thereof is possible. Since the present invention performs wiring using the columnar terminals 320 embedded in the via holes 317, disconnection hardly occurs and step coverage is also excellent. Furthermore, the mechanical strength of the wiring is also high.

なお、ハンダバンプ３２３の形成位置に対応させて第２のガラス基板３１５の表面に緩衝部材３１６を設けてもよい。これは、ハンダバンプ３２３の高さを稼ぐためである。これにより、この半導体装置をプリント基板に実装する際に、プリント基板とハンダバンプ３２３との熱膨張率の差によって生じる応力によって、ハンダバンプ３２３や第２のガラス基板３１５が損傷することが防止される。緩衝部材３１６は、例えばレジスト材料や有機膜で形成しても良いし、銅（Ｃｕ）等の金属で形成しても良い。   Note that a buffer member 316 may be provided on the surface of the second glass substrate 315 so as to correspond to the formation position of the solder bump 323. This is for increasing the height of the solder bump 323. This prevents the solder bump 323 and the second glass substrate 315 from being damaged by the stress generated by the difference in thermal expansion coefficient between the printed board and the solder bump 323 when the semiconductor device is mounted on the printed board. The buffer member 316 may be formed of, for example, a resist material or an organic film, or may be formed of a metal such as copper (Cu).

また、ビアホール３１７は図２８に示すようにストレートに開口されているが、これに限らず、図２９に示すように、そのビアホール３１７の断面が、表面から深くなるほど細くなるテーパー形状を呈していてもよい。なお、図２９（Ａ）はシリコンウエーハのダイシングライン領域周辺の平面図、図２９（Ｂ）は図２９（Ａ）のＸ−Ｘ線に沿った断面図である。これにより、後述するようにメッキ法により柱状端子３２０を形成する場合に、メッキ用のシーズ層３１８をスパッタで形成することができるなどの利点がある。   The via hole 317 is opened straight as shown in FIG. 28. However, the present invention is not limited to this, and as shown in FIG. 29, the via hole 317 has a tapered shape in which the cross section becomes narrower as it gets deeper from the surface. Also good. FIG. 29A is a plan view around the dicing line region of the silicon wafer, and FIG. 29B is a cross-sectional view taken along line XX in FIG. 29A. Thereby, when the columnar terminal 320 is formed by a plating method as will be described later, there is an advantage that the seeding layer 318 for plating can be formed by sputtering.

次にこの半導体装置の製造方法について説明する。図２０に示すように、シリコンウエーハ３１０の表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。そして、そのシリコンウエーハ３１０の表面には、上述した拡張パッド電極３１１が形成されている。この拡張パッド電極３１１はアルミニウム、アルミニウム合金、または銅等の金属から成り、その厚さは１μｍである。   Next, a method for manufacturing this semiconductor device will be described. As shown in FIG. 20, it is assumed that a semiconductor integrated circuit (for example, a CCD image sensor) (not shown) is formed on the surface of the silicon wafer 310. The above-described extension pad electrode 311 is formed on the surface of the silicon wafer 310. The extension pad electrode 311 is made of a metal such as aluminum, an aluminum alloy, or copper, and has a thickness of 1 μm.

次に図２１に示すように、例えばエポキシ樹脂から成る樹脂層３１２を介して、第１のガラス基板３１３を接着する。この第１のガラス基板３１３はシリコンウエーハ３１０の保護体や支持体として機能する。そして、この第１のガラス基板３１３が接着された状態で、シリコンウエーハ３１０の裏面研磨、いわゆるバックグラインドを行い、その厚さを１００μｍに加工する。尚、機械的に研磨した後に、化学的なエッチング処理により研磨面を整形しても良い。また、研磨処理することなく、ウエットまたはドライエッチング処理だけでも良い。   Next, as shown in FIG. 21, a first glass substrate 313 is bonded via a resin layer 312 made of, for example, an epoxy resin. The first glass substrate 313 functions as a protector or support for the silicon wafer 310. Then, with the first glass substrate 313 adhered, the back surface of the silicon wafer 310 is polished, so-called back grinding, and the thickness is processed to 100 μm. The polished surface may be shaped by chemical etching after mechanical polishing. Further, only wet or dry etching may be performed without polishing.

次に図２２に示すように、ダイシングライン領域のシリコンウエーハ３１０を部分的にエッチング除去する。つまり、拡張パッド電極３１１の一端部を露出するようにシリコンウエーハ３１０をエッチングする。このエッチングはレジストマスクを用いたドライエッチングである。   Next, as shown in FIG. 22, the silicon wafer 310 in the dicing line region is partially etched away. That is, the silicon wafer 310 is etched so that one end of the extended pad electrode 311 is exposed. This etching is dry etching using a resist mask.

次に図２３に示すように、シリコンウエーハ３１０の裏面にエポキシ樹脂から成る樹脂層３１４を塗布する。これにより、拡張パッド電極３１１の露出部分とエッチングされたシリコンウエーハ３１０の側面は樹脂層３１４で被覆される。そして、この樹脂層３１４を用いてシリコンウエーハ３１０の裏面に第２のガラス基板３１５を接着する。第２のガラス基板３１５の厚さは１００μｍである。第２のガラス基板３１５は本体の支持体及び反り防止のために接着される。   Next, as shown in FIG. 23, a resin layer 314 made of an epoxy resin is applied to the back surface of the silicon wafer 310. Thus, the exposed portion of the extended pad electrode 311 and the side surface of the etched silicon wafer 310 are covered with the resin layer 314. Then, the second glass substrate 315 is bonded to the back surface of the silicon wafer 310 using the resin layer 314. The thickness of the second glass substrate 315 is 100 μm. The second glass substrate 315 is bonded to support the main body and to prevent warping.

さらに、接着された第２のガラス基板３１５上に、緩衝部材３１６を形成する。この緩衝部材３１６はハンダバンプ３２３の形成位置に対応させて形成する。緩衝部材３１６は、例えばレジスト材料や有機膜で形成しても良いし、銅（Ｃｕ）等の金属をスパッタすることにより形成しても良い。なお、緩衝部材３１６は必要に応じて形成すれば良く、この半導体装置の用途に応じて必要ない場合には省略することもできる。   Further, a buffer member 316 is formed on the bonded second glass substrate 315. The buffer member 316 is formed in correspondence with the formation position of the solder bump 323. The buffer member 316 may be formed of, for example, a resist material or an organic film, or may be formed by sputtering a metal such as copper (Cu). The buffer member 316 may be formed as necessary, and may be omitted if it is not necessary depending on the use of the semiconductor device.

次に、図２４に示すように、第２のガラス基板３１５及び樹脂層３１４を貫通し、拡張パッド電極３１１の表面に到達するビアホール３１７を形成する。このビアホール３１７の深さは２００μｍとなる。また、その幅は例えば４０μｍ、その長さは２００μｍである。このような材質の異なる複数の層を貫通して、深いビアホール３１７を形成するには、レーザービームを用いてシリコンウエーハ２１０に穴を開ける方法が適している。ウエットエッチング法またはドライエッチング法を用いて穴を開ける場合には、異なる層毎にエッチングガスを切り換える必要があり、製造工程が複雑になるからである。なお、このビアホール３１７は、レーザービームの制御により図２９に示すようにテーパー形状に加工しても良い。   Next, as shown in FIG. 24, a via hole 317 that penetrates the second glass substrate 315 and the resin layer 314 and reaches the surface of the extension pad electrode 311 is formed. The depth of the via hole 317 is 200 μm. The width is, for example, 40 μm, and the length is 200 μm. In order to form the deep via hole 317 through such a plurality of different layers, a method of making a hole in the silicon wafer 210 using a laser beam is suitable. This is because when a hole is formed using a wet etching method or a dry etching method, it is necessary to switch the etching gas for each different layer, which complicates the manufacturing process. The via hole 317 may be processed into a tapered shape as shown in FIG. 29 by controlling the laser beam.

次に柱状端子３２０および再配線層３２１を形成するために、まず銅（Ｃｕ）からなるシーズ層３１８を無電解メッキにより全面に形成する。この工程および以降の工程は、第1の実施形態とまったく同じなので、図だけを示し説明は省略する（図２５乃至図２８）。   Next, in order to form the columnar terminals 320 and the rewiring layer 321, first, a seed layer 318 made of copper (Cu) is formed on the entire surface by electroless plating. Since this step and the subsequent steps are exactly the same as those in the first embodiment, only the drawings are shown and description thereof is omitted (FIGS. 25 to 28).

上述した各実施形態では、ビアホール（１７，２１７または３１７）内に電解メッキにより、柱状端子（２０，２２０または３２０）を形成しているが、本発明はこれには限定されず、他の方法で形成しても良い。例えば、ビアホール内にＣＶＤ法やＭＯＣＶＤ法によりアルミニウム、アルミニウム合金、また銅（Ｃｕ）等の金属を埋め込む方法が挙げられる。   In each of the above-described embodiments, the columnar terminal (20, 220 or 320) is formed in the via hole (17, 217 or 317) by electrolytic plating. However, the present invention is not limited to this, and other methods are used. May be formed. For example, a method of embedding a metal such as aluminum, an aluminum alloy, or copper (Cu) in the via hole by a CVD method or an MOCVD method can be given.

また、上述した各実施形態では、再配線層（２１，２２１または３２１）上にハンダバンプ（２３，２２３または３２３）を形成しているが、本発明はこれには限定されず、柱状端子（２０，２２０または３２０）から延びた再配線層（２１，２２１または３２１）を形成しないで、ビアホール（１７，２１７または３１７）に埋め込まれた柱状端子（２０，２２０または３２０）の上に、ハンダバンプ（２３，２２３または３２３）を形成しても良い。   In each embodiment described above, the solder bump (23, 223, or 323) is formed on the rewiring layer (21, 221 or 321). However, the present invention is not limited to this, and the columnar terminal (20 , 220 or 320) without forming a rewiring layer (21, 221 or 321), solder bumps (20, 220 or 320) on the columnar terminals (20, 220 or 320) embedded in the via holes (17, 217 or 317) 23, 223 or 323) may be formed.

さらにまた、上述した各実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域まで拡張して成る拡張パッド電極（１１，２１１または３１１）を形成しているが、本発明はこれには限定されず、拡張パッド電極（１１，２１１または３１１）の代わりに、ダイシングライン領域まで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホール（１７，２１７または３１７）の形成位置をこのパッド電極を合わせれば良く、他の工程は全く同じである。   Furthermore, in each of the embodiments described above, the extended pad electrode (11, 211 or 311) formed by extending the pad electrode used for normal wire bonding to the dicing line region is formed. There is no limitation, and instead of the extended pad electrode (11, 211 or 311), a pad electrode used for normal wire bonding which is not extended to the dicing line region may be used as it is. In this case, the pad electrode may be aligned with the formation position of the via hole (17, 217 or 317), and the other steps are exactly the same.

さらにまた、上述した各実施形態においては本発明を半導体チップの裏面にバンプ電極を有するＢＧＡ型の半導体装置に適用しているが、本発明はこれに限らず、半導体チップの裏面にバンプ電極を有さない、いわゆるＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒaｙ）型の半導体装置に本発明を適用しても良い。即ち、再配線層（２１，２２１または３２１）の表面に保護膜（２２，２２２，３２２）を形成し、この保護膜（２２，２２２，３２２）の開口部にハンダバンプ２３を形成しない状態の半導体装置を構成するものである。    Furthermore, in each of the embodiments described above, the present invention is applied to a BGA type semiconductor device having bump electrodes on the back surface of the semiconductor chip. However, the present invention is not limited to this, and bump electrodes are provided on the back surface of the semiconductor chip. The present invention may be applied to a so-called LGA (Land Grid Array) type semiconductor device that does not have. In other words, the semiconductor in a state where the protective film (22, 222, 322) is formed on the surface of the rewiring layer (21, 221 or 321) and the solder bump 23 is not formed in the opening of the protective film (22, 222, 322). It constitutes a device.

また、再配線層（２１，２２１または３２１）を形成しないで、ビアホール（１７，２１７または３１７）内に柱状端子（２０，２２０または３２０）を形成し、この柱状端子（２０，２２０または３２０）の表面が露出するように保護膜（２２，２２２，３２２）が形成された半導体装置を構成するものでも良い。   Further, without forming the rewiring layer (21, 221 or 321), a columnar terminal (20, 220 or 320) is formed in the via hole (17, 217 or 317), and this columnar terminal (20, 220 or 320). A semiconductor device in which a protective film (22, 222, 322) is formed such that the surface of the semiconductor device is exposed may be used.

本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明する平面図である。It is a top view explaining the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する図である。It is a figure explaining the semiconductor device which concerns on the 1st Embodiment of this invention, and its manufacturing method. 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する図である。It is a figure explaining the semiconductor device which concerns on the 1st Embodiment of this invention, and its manufacturing method. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する平面図である。It is a top view explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する図である。It is a figure explaining the semiconductor device which concerns on the 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する図である。It is a figure explaining the semiconductor device which concerns on the 2nd Embodiment of this invention, and its manufacturing method. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する平面図である。It is a top view explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置及びその製造方法を説明する図である。It is a figure explaining the semiconductor device which concerns on the 3rd Embodiment of this invention, and its manufacturing method. 本発明の第３の実施形態に係る半導体装置及びその製造方法を説明する図である。It is a figure explaining the semiconductor device which concerns on the 3rd Embodiment of this invention, and its manufacturing method. 従来に係る半導体装置を説明する図である。It is a figure explaining the conventional semiconductor device. 従来に係る半導体装置を説明する図である。It is a figure explaining the conventional semiconductor device.

Claims (4)

パッド電極が形成された半導体基板を用意し、Prepare a semiconductor substrate on which pad electrodes are formed,
前記パッド電極が形成された前記半導体基板上に支持基板を接着する工程と、Bonding a support substrate onto the semiconductor substrate on which the pad electrode is formed;
前記支持基板が接着された前記半導体基板の裏面から前記パッド電極の表面に到達するビアホールを形成する工程と、Forming a via hole reaching the surface of the pad electrode from the back surface of the semiconductor substrate to which the support substrate is bonded;
前記ビアホール内に前記パッド電極の表面と電気的に接続された柱状端子を形成する工程と、Forming a columnar terminal electrically connected to the surface of the pad electrode in the via hole;
前記柱状端子上にバンプ電極を形成する工程と、Forming bump electrodes on the columnar terminals;
前記バンプ電極を形成した後に、前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。And a step of dividing the semiconductor substrate into a plurality of semiconductor chips after forming the bump electrodes. 前記ビアホール内に前記パッド電極と電気的に接続された柱状端子を形成すると共に、この柱状端子から前記半導体基板の裏面に延在する配線層を形成する工程をメッキ法で行うことを特徴とする請求項１に記載の半導体装置の製造方法。A step of forming a columnar terminal electrically connected to the pad electrode in the via hole and forming a wiring layer extending from the columnar terminal to the back surface of the semiconductor substrate is performed by a plating method. A method for manufacturing a semiconductor device according to claim 1. 前記ビアホールをテーパー形状に加工することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the via hole is processed into a tapered shape. 前記ビアホール内に前記パッド電極と電気的に接続された柱状端子を形成する工程をメッキ法で、前記柱状端子から前記半導体基板の裏面に延在する配線層を形成する工程をスパッタ法で行うことを特徴とする請求項２に記載の半導体装置の製造方法。A step of forming a columnar terminal electrically connected to the pad electrode in the via hole is performed by a plating method, and a step of forming a wiring layer extending from the columnar terminal to the back surface of the semiconductor substrate is performed by a sputtering method. The method of manufacturing a semiconductor device according to claim 2.
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