CN110956996B - 半导体装置 - Google Patents

Abstract

本发明利用新的方法提供一种具有产生固有数据功能的半导体装置。本发明的NAND型快闪存储器具有：存储单元阵列、分页缓冲器/感测电路、在存储单元阵列的虚拟阵列被读出时检测出虚拟阵列的位线对的电位差的差动感测放大器，其中NAND型快闪存储器会根据差动感测放大器的检出结果而输出半导体装置的固有数据。本发明可以一边维持半导体装置的重现性、信赖性，一边确保固有数据的随机性。

Description

半导体装置

技术领域

本发明是有关于具备产生固有数据功能的半导体装置，且特别有关于利用NAND型快闪存储器产生固有数据的半导体装置。

背景技术

伴随着电子装置或电子装置的安全性的强化，为了防止实体安装于上述装置的半导体装置的伪造或仿冒，需要有对应方案。某一个方法中，给予半导体装置固有数据并验证了固有数据的情况下，可将该半导体装置视为正品而允许使用。固有数据，例如能够储存于半导体装置的非挥发性存储器等，但是这种方法会有解析半导体装置使得固有数据被读取，或者是从外部不正当存取半导体装置使得固有数据被读取的风险。

近年来，物理上无法复制的PUF(Physical Unclonable Function)相当受到注目。PUF是将不能够预测，隐匿性高且具有恒久性的物理数据做为固有数据使用的技术。例如，有使用仲裁器电路的PUF、使用环形振荡器的PUF、使用静态随机存取存储器(StaticRandom-Access Memory，简称SRAM)的PUF等的提案。又，与非(NAND)型快闪存储器中，揭露了使用擦除验证的PUF(专利文献1)、或者是使用电压调整单元的PUF(专利文献2)等。

现有技术文献

专利文献1：美国专利公开2015/0007337A1号公报

专利文献2：美国专利公开2015/0055417A1号公报

半导体装置的设计/制造中，通过抑制电路元件或配线等的不均一(变动)，或者是将不均一最小化，提供了重现性、信赖信高的半导体装置。另一方面，使电路元件或配线等的不均一最小化，会为电路元件或配线带来均一性，有可能造成PUF或固有数据的随机性(非预测性)降低。因此，会希望有一种PUF技术能够一边维持重现性、信赖性，一边确保固有数据的随机性。

本发明的目的是通过新的方法来提供一种具有产生固有数据功能的半导体装置。

发明内容

本发明的半导体装置，包括：存储器阵列，包括NAND型串列；选择构件，选择该存储器阵列的特定领域；读出构件，读出该选择构件所选择的特定的领域；检出构件，检测出该读出构件所读出的特定的领域的位线对的电位差；以及产生构件，根据该检出构件的检出结果产生半导体装置的固有数据。

根据本发明，从存储单元阵列中读出的特定的领域的位线对的电位差，根据该检出结果输出固有数据，因此能够一边保持半导体装置的再现性或信赖性，一边能够保持固有数据的随机性。

附图说明

图1为本发明实施例提供的NAND型快闪存储器的构造。

图2为本发明实施例提供的存储器单元阵列的NAND型字串的架构。

图3为本发明实施例提供的位线选择电路的一例。

图4为本发明实施例提供的分页缓冲器/感测电路的一例。

图5为本发明实施例提供的固有数据产生电路的一例。

图6为本发明实施例提供NAND型快闪存储器动作时所施加的偏压电压的表格。

图7为本发明实施例提供的固有数据产生的动作的流程图。

图8为本发明实施例提供的虚拟阵列的选择例。

图9为本发明实施例提供施加于虚拟阵列的字元线电压的例子。

图10为本发明实施例提供的固有数据产生电路的变形例。

符号说明：

100快闪存储器 BLK存储器块

110存储单元阵列 BLS位线选择晶体管

120输出入缓冲器 BLCD晶体管

130位址暂存器 BLCLAMP晶体管

140控制器 BLPRE晶体管

150字元线选择电路 Dout_i固有数据

160分页缓冲器/感测电路 GBL_e偶数位线

170行选择电路 GBL_o奇数位线

180内部电压产生电路 MCi存储单元

200位线选择电路 SEL_e偶数选择晶体管

300固有数据产生电路 SEL_o奇数选择晶体管

310差动感测放大器 LAT拴锁电路

320计算电路 NU NAND串列

PB_i分页缓冲器 TR1漏极侧的位线选择晶体管

SGD选择栅极线 TR2源极侧的位线选择晶体管

SGS选择栅极线 WLi字元线

SNS感测节点 YSEL_e偶数偏压选择晶体管

SL源极线 YSEL_o奇数偏压选择晶体管

VPRE假想电位

具体实施方式

接着，参照图式说明本发明的实施例。本发明的半导体装置具有产生半导体装置所固有的固有数据，并且将其输出到外部的功能。在某个实施例中，本发明的半导体装置包含NAND型快闪存储器，利用NAND型快闪存储器产生来固有数据，并将其输出至外部。本发明的半导体装置也可以是NAND型快闪存储器本身，也可以是具有除此之外的功能的半导体电路。

[实施例]

图1为本发明实施例提供的NAND型快闪存储器的构造。本实施例的快闪存储器100包括：存储单元阵列110，由配置成行列状的复数存储单元所形成；输出入缓冲器120，连接至外部输出入端子I/O并保持输出入数据；位址暂存器130，接收来自输出入缓冲器120的位址数据；控制器140，根据来自输出入缓冲器120的指令数据和外部的控制信号(commandlatch enable，简称CLE、address latch enable，简称ALE等)来供给控制各部；字元线选择电路150，根据来自位址暂存器130的列位址数据Ax来进行块的选择以及页的选择等；分页缓冲器/感测器160，保持从选择的页所读出的数据以及保持要程式化到被选择的页的数据；行选择电路170，根据来自位址暂存器130的行位址数据Ay来进行分页缓冲器/感测电路160内的数据的选择；内部电压产生电路180，产生数据的读出、程式化、抹除等所需要的电压(写入电压Vpgm、通过电压Vpass、抹除电压Vers、读出电压Vread等)。

存储单元阵列110在行方向具有m个存储器块BLK(0)、BLK(1)、…、BLK(m-1)，一个存储器块如图2所示形成有复数的NAND串列。一个NAND串列包括串联的复数个存储单元MCi(i＝0、1、…、62、63)、连接于存储单元MC63的漏极侧的位线选择晶体管TR1、以及连接于存储单元MC0的源极侧的源极线选择晶体管TR2。存储单元MCi的控制栅极连接到对应的字元线WLi，位线侧选择晶体管TR1的栅极连接到选择栅极线SGD，源极线侧选择晶体管TR2的栅极连接到选择栅极线SGS。字元线选择电路150在各动作状态时，根据列位址数据Ax通过选择栅极信号SGD、SGS，选择地驱动选择栅极晶体管TR1、TR2。

NAND字串可以是形成于基板表面的2次元阵列状，也可以是利用形成于基板表面上的半导体层的3次元阵列状。又，一个存储单元可以是储存一个位元(二值数据)的单电平单元(single level cell，简称SLC)形式，也可以是储存多个位元的多电平单元(multilevel cell，简称MLC)形式。

各个块的各个NAND字串会通过位线选择晶体管TR1连接到通用位线GBL0、GBL1、…GBLn，通用位线GBL0、GBL1、…GBLn连接到分页缓冲器/感测电路160。各通用位线例如由金属配线构成，从存储单元阵列110的存储器块BLK(0)朝向存储器块BLK(m-1)延伸。

接着，说明分页缓冲器160。分页缓冲器160如图3所示，包括选择偶数通用位线或奇数通用位线用的位线选择电路200。图3显示包括连接到一个NAND串列NU的偶数位线GBL_e与连接到一个NAND串列NU的奇数位线GBL_o的一对的通用位线。位线选择电路200在读出时或程式化时，选择偶数位线GBL_e或者是奇数位线GBL_o，将选择的偶数位线GBL_e或者是奇数位线GBL_o电性连接到分页缓冲器/感测电路160的感测电路(感测节点SNS)。也就是说，分页缓冲器/感测电路160虽然对应一页的量，但一个分页缓冲器/感测电路160会被一对的偶数位线GBL_e及奇数位线GBL_o所共用。

位线选择电路200包括：位线选择晶体管BLS，在读出时电性连接到感测节点SNS；偶数选择晶体管SEL_e，串联连接到位线选择晶体管BLS的节点N1与偶数位线GBL_e之间；奇数选择晶体管SEL_o，串联连接到位线选择晶体管BLS的节点N1与奇数位线GBL_o之间；偶数偏压选择晶体管YSEL_e，连接于偶数位线GBL_e与假想电位VPRE之间；以及奇数偏压选择晶体管YSEL_o，连接于奇数位线GBL_o与假想电位VPRE之间。

位线选择晶体管BLS、偶数选择晶体管SEL_e、奇数选择晶体管SEL_o、偶数偏压选择晶体管YSEL_e、奇数偏压选择晶体管YSEL_o是由NMOS晶体管构成，各个栅极会被施加来自连接器140的控制信号。又，假想电位VPRE会因为控制器140的控制，而被内部电压产生电路180供给因应动作状态的各种偏压电压或预充电压。

例如，在读出动作中，进行偶数页的读出时，偶数选择晶体管SEL_e、位线选择晶体管BLS导通，奇数选择晶体管SEL_o非导通，偶数位线GBL_e被选择，奇数位线GBL_o不被选择。又，偶数偏压选择晶体管YSEL_e非导通，奇数偏压选择晶体管YSEL_o导通，不被选择的奇数位线GBL_o会被从供给假想电位VPRE供给接地端。另一方面，进行奇数页的读出时，奇数选择晶体管SEL_o、位线选择晶体管BLS导通，偶数选择晶体管SEL_e非导通，奇数位线GBL_o被选择，偶数位线GBL_e不被选择。又，奇数偏压选择晶体管YSEL_o非导通，偶数偏压选择晶体管YSEL_e导通，不被选择的偶数位线GBL_e会被从供给假想电位VPRE供给接地端。这样一来，进行偶数页及奇数页的位线屏蔽读出。

又，程式化时，会交互地进行偶数页与奇数页的程式化，不被选择的页会被假想电位VPRE供给用来抑制程式化干扰的电压。

图4是本发明实施例提供的一个分页缓冲器/感测电路160的一例。分页缓冲器/感测电路160的构造包括：晶体管BLPRE，用以将电压供给部V1供给的电压预充到位线；晶体管BLCLAMP，用来箝制位线；感测节点SNS；晶体管BLCD，传送感测节点SNS与拴锁节点N2之间的电荷；拴锁电路，连接到拴锁节点N2。晶体管BLCLAMP连接到位线选择电路200的位线选择电路200的位线选择晶体管BLS。

读出动作时，从电压供给部V1供给的预充电压会通过晶体管BLPRE、BLCLAMP施加给被位线选择电路200选择的偶数位线GBL_e或者是奇数位线GBL_o。之后，选择字元线被施加读出电压，不被选择的字元线被施加读出通过电压，选择字元线的存储单元开启的话，通用位线的预充电压会放电到源极线SL，感测节点SNS成为接地端位准。存储单元关闭的话，通用位线会与源极线SL隔离，感测节点SNS被保持在预充电压。感测节点SNS的电荷通过晶体管BLCD被传送到节点N2，拴锁电路LAT通过节点N2的电位而保持高或低位准。

图5为本实施例提供的固有数据产生电路的一例。固有数据产生电路300会连接到分页缓冲器/感测电路160，当存储单元阵列110的特定的领域被读出时，检测出连接到邻接的一对的通用位线的感测节点的电位差，利用这个检测结果产生固有数据并将其输出。

具体来说，固有数据产生电路300包括连接到邻接的分页缓冲器PB_0、PB_1的差动感测放大器310_0、连接到邻接的分页缓冲器PB_2、PB_3的差动感测放大器310_1、…、连接到邻接的分页缓冲器PB_n-1、PB_n的差动感测放大器310_n-1/2(总称差动放大器时为差动放大器310)。分页缓冲器/感测电路160的数目是一页的话，差动感测放大器310的数目是1/2页。

差动感测放大器310_0检测出分页缓冲器PB_0的感测节点SNS_0以及与其邻接的分页缓冲器PB_1的感测节点SNS_1的电位差，将表示这个检出结果的数据Dout_0输出。其他的差动感测放大器310也同样地，检测出邻接的分页缓冲器的感测节点的电位差，将表示该检出结果的数据Dout_1、…、Dout_n-1/2输出。当偶数位线被位线选择电路200选择的情况下，差动感测放大器310检测出连接到邻接的偶数位线的感测节点的电位差，又，当奇数位线被位线选择电路200选择的情况下，差动感测放大器310检测出连接到邻接的奇数位线的感测节点的电位差。差动感测放大器310在固有数据产生时，被控制器140所激活。

图6为在快闪存储器的各动作时施加的偏压电压的一例的表。读出动作中，施加某个正电压到位线，施加某个读出电压(例如0V)到选择字元线，施加读出通过电压Vpass(例如4.5V)到不被选择的字元线，施加正的电压(例如4.5V)到选择栅极线SGD、SGS，将NAND串列的位线侧选择晶体管、源极线侧选择晶体管导通，施加0V至共通源极线。程式化(写入)动作中，会施加高电压的程式化电压Vpgm(15～20V)到被选择的字元线，施加中间电位(例如10V)到不被选择的字元线，将位线侧选择晶体管导通，将源极线侧选择晶体管关闭，将对应到“0”或者是“1”的数据的电位供给到位线。抹除动作中，施加0V至块内被选择的字元线，施加高电压(例如20V)至P井，将浮动栅极的电子抽出到基板上，因此以块为单位抹除数据。关于产生固有数据时的偏压将在后述。

接着，说明本实施例的NAND型快闪存储器的固有数据的产生动作。图7系用来说明固有数据的产生动作的流程图。控制器140例如是由能够执行软体程式的微电脑或是状态机所构成。控制器140根据来自外部控制信号或来自外部的指令，除了一般的读出动作、程式化动作、以及抹除动作的控制外，还会控制固有数据的产生。

在某个实施例中，控制器140具有判定是否要执行固有数据的产生的功能(S100)。例如，控制器140接收到来自外部的指示固有数据的产生的指令时，执行固有数据的产生。或者是，控制器140在执行电源载入时的开机程序时，或者是执行预先决定的动作时，执行固有数据的产生。

控制器140在判定要执行固有数据的产生的情况下，会通过字元线选择电路150开始存储单元阵列110的虚拟阵列的读出(S110)。虚拟阵列是存储单元阵列上适合产生固有数据的特定领域，用来预先选择虚拟阵列的位址数据会储存在控制器140的存储器等。在某个实施例中，虚拟阵列如图8所示，被设定在距离分页缓冲器/感测电路160最远端的块BLK(m-1)或者是其附近的块。换言之，虚拟阵列DA是将块与分页缓冲器/感测电路160连接的通用位线的配线长度最长的领域。又，虚拟阵列DA可以是使用者所不能存取的领域，也可以是利用使用者能够存取的存储器的领域。

最远端的块BLK(m-1)比起其他的块来说，通用位线的配线长度长，因此配线的不均(例如线宽、膜厚、间距等)会大大地影响到配线的时间常数RC值(resistance-capacitance)。因此，邻接的位线之间，充放电的特性容易产生很大的差异。

虚拟阵列DA的读出与一般的读出同样地，被位线选择电路200所选择的偶数位线或者是奇数位线被预充，不被选择的奇数位线或者是偶数位线被供给接地端。预充后，字元线选择电路150对作为虚拟阵列DA而被选择的块的全部字元线，施加无关于存储单元的存储状态并且存储单元开启的通过电压Vpuf。也就是说，通过电压Vpuf，如图9所示，是比抹除存储单元(数据“1”)以及程式化(Program，简称PGM)存储单元(数据“0”)导通时的阈值更高许多的电压。另外，通过电压Vpuf也可以是与读出动作时施加给不被选择的字元线的通过电压相同的位准(参照图6)。

虚拟阵列DA会被施加通过电压Vpuf，因此虚拟阵列DA的全部的存储单元开启，而通用位线的预充电压，也就是感测节点SNS的电压会通过NAND串列放电到接地端位准的源极线SL。与此感测的同时，通过连接到感测节点SNS的差动感测放大器300，邻接的位线对的电位差会被检出(S120)。例如，当SNSk>SNSk+1的话，差动感测放大器300会输出“0”做为Dout_k；当SNSk≦SNSk+1的话，差动感测放大器300会输出“1”做为Dout_k。

控制器140通过虚拟阵列DA的读出而检出位线对的电位差后，会根据其检出结果输出固有数据到外部(S130)。产生固有数据时，虚拟阵列DA的读出可以是偶数位线或者是奇数位线的任一者，也可以是偶数位线与奇数位线双方。固有数据的输出方法是任意的，例如可以将检出的全部的数据输出，也可以将行选择电路170所预先决定的位线或者是位元数的数据输出。又，也可以因应NAND型快闪存储器的输出入端子，来调整要输出的固有数据的位元数。又，NAND型快闪存储器搭载SPI(Serial Peripheral Interface)功能的情况下。可以与外部序列时脉同步来输出固有数据。

根据本实施例，在虚拟阵列的读出时检出位线对的电位差，产生半导体装置的固有数据，因此能够通过比较简单的构造来获得重现性高的非预测性的固有数据。

接着，说明本发明的其他的实施例。图10为其他实施例的固有数据产生电路300A的构造。本实施例中，固有数据产生电路300A具备会接收复数的差动感测放大器310_0、310_1、…、300_n-1/2的输出数据Dout_0、Dout_1、…、Dout_n-1/2，并将这些数据做计算处理的计算电路320。计算电路320可以例如将差动感测放大器310的输出数据的一部分遮蔽(mask)，或者是将输出数据编码化(压缩)，或者是逻辑运算偶数位元的输出数据及奇数位元的输出数据，将结果做为固有数据Dout_x输出。

上述实施例中，产生固有数据时，会施加通过电压到虚拟阵列DA的全部字元线来进行读出，但也可以只读出虚拟阵列DA的特定的页。特定的页能够设定WL0～WL63的任意页，特定的页的选择字元线会施加与一般的读出时相同的读出电压(例如0V)，除此之外的不被选择的字元线会被施加通过电压Vpuf(例如4.5V)。在这个情况下，特定的页的存储单元需要被设定为储存数据“1”的抹除存储单元。因此，能够在与一般的读出动作相同的偏压条件下，进行用以产生固有数据的读出。

上述实施例中，差动感测放大器310在读出时检测出邻接的位线间的电位差，但这只是一例，也可以是其他的态样。例如，差动感测感放大器310也可以检测出第偶数个的分页缓冲器/感测电路的各感测节点，与第奇数个的分页缓冲器/感测电路的各感测节点的电位差，除此之外，也可以按照预先决定的规则，检测出被选择的分页缓冲器/感测电路的各感测节点的电位差。

又，上述实施例中，虽然显示了分页缓冲器/感测电路160对应1页的量，差动感测放大器310对应1/2页的量的例子，但差动感测放大器310的数目是任意，只要能够获得做为固有数据的非预测性(随机性)的话，也可以是比1/2页更少的数字。

又上述实施例中，显示了位线选择电路所选择的偶数位线或者是奇数位线的遮蔽读出的例子，但本发明中遮蔽读出并非必须。在这个情况下，选择页的读出会以全部位线来进行，差动感测放大器可以检出物理上邻接的偶数位线与奇数位线的电位差。

又，上述实施例中，作为连接到虚拟阵列DA的字元线的单元是以存储单元为例，但本发明中也可以使用一般的MOS晶体管来取代存储单元。也就是说，构成虚拟阵列DA的NAND串列的一部分或者全部的存储单元可以被置换成一般的MOS晶体管。在此，一般的MOS晶体管是指因为程式化或抹除而导通时的阈值不会变动的MOS晶体管。代表性的MOS晶体管有描绘型，增强型或内在型，使用任一种MOS晶体管来替代存储单元也能够进行用来产生固有数据的读出。

虽然详述了本发明较佳的实施例，但本发明并不限定于特定的实施例，在申请专利范围所记载的发明要旨的范围内，能够做各式各样的变形与变更。

Claims (8)

1.一种半导体装置，包括：

存储器阵列，包括NAND型串列；

选择构件，选择该存储器阵列的特定的区域；

读出构件，读出该选择构件所选择的特定的区域；

检出构件，检测出该读出构件所读出的特定的区域的位线对的电位差；以及

产生构件，根据该检出构件的检出结果产生半导体装置的固有数据；

其中该特定的区域是物理上距离该读出构件最远端的块；

其中该选择构件会施加无关于存储单元的存储状态并且导通存储单元的电压至选择的块内的全部字元线上。

2.如权利要求1所述的半导体装置，其中该特定的区域是物理上距离该读出构件最远端的块所包含的页。

3.如权利要求1或2所述的半导体装置，其中该检出构件电性连接到该读出构件的感测节点，该检出构件包括用来检测出该感测节点的电位差的差动感测放大器。

4.如权利要求1或2所述的半导体装置，其中该位线对是在读出动作时邻接的位线。

5.如权利要求1或2所述的半导体装置，其中该读出构件进行偶数位线或奇数位线的读出时，该位线对是邻接的偶数位线或者是奇数位线。

6.如权利要求1或2所述的半导体装置，其中该位线对是依照预先决定的规则而选择的位线。

7.如权利要求1或2所述的半导体装置，其中该产生构件包括计算电路，用来计算表示该检出构件的检出结果的数据，该产生构件将该计算电路的计算结果做为固有数据输出。

8.如权利要求1或2所述的半导体装置，更包括：

控制构件，控制固有数据的产生；

其中该控制构件在开机程序时或者是回应外部的要求，控制该选择构件、该读出构件、该检出构件以及该产生构件，产生该固有数据。

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