JP5941614B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5941614B2
JP5941614B2 JP2010234790A JP2010234790A JP5941614B2 JP 5941614 B2 JP5941614 B2 JP 5941614B2 JP 2010234790 A JP2010234790 A JP 2010234790A JP 2010234790 A JP2010234790 A JP 2010234790A JP 5941614 B2 JP5941614 B2 JP 5941614B2
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
lead frame
solder
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010234790A
Other languages
English (en)
Other versions
JP2012089669A (ja
Inventor
田 和 範 小
田 和 範 小
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2010234790A priority Critical patent/JP5941614B2/ja
Publication of JP2012089669A publication Critical patent/JP2012089669A/ja
Application granted granted Critical
Publication of JP5941614B2 publication Critical patent/JP5941614B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体素子を備えた半導体装置およびその製造方法に関する。
従来より、薄型の半導体装置(半導体パッケージ)として、例えばQFN(Quad Flat Non-leaded package)タイプのものやSON(Small Outline Non-leaded Package)タイプ等のものが知られている。このような薄型の半導体装置の中には下面実装型のものが存在し、下面実装型の半導体装置は、半導体素子を搭載する下面実装型のリードフレームを有している。
ところで、従来のQFNタイプの半導体装置においては、一般に、半導体装置の側方に露出する金属面を充分にはんだで濡らすことが難しいという問題がある。このため、基板に対する実装強度を高めること、半導体装置の実装状態を目視で確認できるようにすること、あるいは半導体装置のリペアを行いやすくすること等の理由から、半導体装置の側方に露出する金属面をはんだで充分に濡らせるようにすることが求められている。
基板に実装させる部分の下面露出部については、フレームの段階からあらかじめ、めっきなどのはんだが濡れる表面処理を行なう方法や、個片化前にプレはんだめっきなどのはんだぬれ処理を行なう方法などがある。はんだが濡れる処理をした部位については、充分にはんだで濡れるが、いずれの方法でも個片化後にダイシングやプレスなどで金属をカットした断面は、はんだが濡れる処理を行なっていない部分が露出するため、はんだが充分に濡れないという問題があった。
特許文献1には、端子部5の裏面にハーフエッチングにより溝5aを形成しておくことにより、端子部5に対するはんだの接合強度を高める技術が開示されている。
特開2002−26222号公報
ところで、特許文献1によれば、上述した各点、すなわち半導体装置の実装強度を高めること、半導体装置の実装状態を目視確認できるようにすること、あるいは半導体装置のリペアを行いやすくすることについてある程度改善が図られている。しかしながら、これらの点を更に改善するため、半導体装置の側方に露出する金属面全体をはんだで濡らす構造が求められている。
とりわけ、半導体素子としてLED素子を用いる場合、実装検査工程において目視による外観検査を行う場合が多く、半導体装置の側面にはんだが存在しないと検査が難しい。また、LED素子を用いる場合、光量の低いLED素子を取り替える必要が生じる場合が多い。このため、半導体装置の側面にはんだが存在する場合、LED素子の交換を容易に行うことができるようになると考えられる。
本発明はこのような点を考慮してなされたものであり、ダイパッドおよびリード部のうち少なくとも一方の側面をはんだで濡らすことが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明は、ダイパッドとリード部とを有するリードフレームと、リードフレームのダイパッド上に載置された半導体素子と、リードフレームのリード部と半導体素子とを電気的に接続する導電部と、リードフレーム、半導体素子、および導電部を封止する封止樹脂部とを備え、リードフレームのダイパッドおよびリード部のうち少なくとも一方は、外方に露出する底面と、この底面に連なるとともに外方に露出する側面とを有し、ダイパッドおよびリード部のうち少なくとも一方の側面に、はんだを上方に導く多数の案内路を形成したことを特徴とする半導体装置である。
本発明は、各案内路は、側面に形成された縦溝からなることを特徴とする半導体装置である。
本発明は、各案内路は、側面に形成された傾斜溝からなることを特徴とする半導体装置である。
本発明は、底面に、側面に開口する凹部が設けられていることを特徴とする半導体装置である。
本発明は、側面は、その間に凹部を介して互いに分離した一対の側面部分からなり、各側面部分に、それぞれ多数の案内路が形成されていることを特徴とする半導体装置である。
本発明は、半導体素子を取り囲むとともに樹脂凹部を有する外側樹脂部を更に備え、封止樹脂部は、この外側樹脂部の樹脂凹部内に充填されていることを特徴とする半導体装置である。
本発明は、半導体装置の製造方法において、複数のダイパッドと複数のリード部とを有するリードフレームを準備する工程と、リードフレームの各ダイパッド上に半導体素子を載置する工程と、リードフレームの各リード部と各半導体素子とを導電部により接続する工程と、リードフレーム、半導体素子、および導電部を封止樹脂部により樹脂封止する工程と、各半導体素子毎にリードフレームを切断する工程とを備え、リードフレームのダイパッドおよびリード部のうち少なくとも一方は、外方に露出する底面と、この底面に連なるとともに外方に露出する側面とを有し、リードフレームを切断する工程において、各ダイパッドおよび各リード部のうち少なくとも一方の側面に、はんだを上方に導く多数の案内路が形成されることを特徴とする半導体装置の製造方法である。
本発明によれば、リードフレームのリード部のうち外方に露出する側面に、はんだを上方に導く多数の案内路を形成したので、リードフレームのリード部の側面を、はんだで濡らすことが容易となる。
本発明の第1の実施の形態による半導体装置を示す斜視図。 本発明の第1の実施の形態による半導体装置を示す断面図(図1のII−II線断面図)。 本発明の第1の実施の形態による半導体装置を示す側面図(図1のIII方向矢視図)。 本発明の第1の実施の形態による半導体装置を示す底面図(図1のIV方向矢視図)。 本発明の第1の実施の形態による半導体装置の一変形例を示す側面図(図3に対応する図)。 リードフレームの製造方法を示す図。 本発明の第1の実施の形態による半導体装置に用いられるリードフレームを示す平面図。 本発明の第1の実施の形態による半導体装置の製造方法を示す図。 リードフレームを切断する工程を示す図。 本発明の第1の実施の形態による半導体装置が配線基板上に実装されている状態を示す断面図。 本発明の第2の実施の形態による半導体装置を示す斜視図。 本発明の第2の実施の形態による半導体装置を示す断面図(図11のXII−XII線断面図)。 本発明の第2の実施の形態による半導体装置を示す側面図(図11のXIII方向矢視図)。 本発明の第2の実施の形態による半導体装置を示す底面図(図11のXIV方向矢視図)。 本発明の第2の実施の形態による半導体装置に用いられるリードフレームを示す平面図。 本発明の第3の実施の形態による半導体装置を示す斜視図。 本発明の第3の実施の形態による半導体装置を示す断面図(図16のXVII−XVII線断面図)。 本発明の第3の実施の形態による半導体装置を示す側面図(図16のXVIII方向矢視図)。 本発明の第3の実施の形態による半導体装置を示す底面図(図16のXIX方向矢視図)。 本発明の第3の実施の形態による半導体装置に用いられるリードフレームを示す平面図。 本発明の第4の実施の形態による半導体装置を示す斜視図。 本発明の第4の実施の形態による半導体装置を示す断面図(図21のXXII−XXII線断面図)。 本発明の第4の実施の形態による半導体装置を示す側面図(図21のXXIII方向矢視図)。 本発明の第4の実施の形態による半導体装置を示す底面図(図21のXXIV方向矢視図)。 本発明の第4の実施の形態による半導体装置に用いられるリードフレームを示す平面図。
第1の実施の形態
以下、本発明の第1の実施の形態について、図1乃至図10を参照して説明する。
半導体装置の構成
まず、図1乃至図4により、本発明による半導体装置の第1の実施の形態について説明する。図1乃至図4は、本発明の第1の実施の形態による半導体装置を示す図である。
図1乃至図4に示すように、半導体装置20は、ダイパッド25とリード部26、26とを有するリードフレーム10と、リードフレーム10のダイパッド25上に載置された半導体素子21と、リードフレーム10と半導体素子21とを電気的に接続する一対のボンディングワイヤ(導電部)22とを備えている。
また、半導体素子21を取り囲むように、樹脂凹部23aを有する外側樹脂部23が設けられている。この外側樹脂部23は、リードフレーム10と一体化されている。さらに、リードフレーム10、半導体素子21、およびボンディングワイヤ22は、透光性の封止樹脂部24によって封止されている。この封止樹脂部24は、外側樹脂部23の樹脂凹部23a内に充填されている。以下、このような半導体装置20を構成する各構成部材について、順次説明する。
半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であるが、とりわけLED素子を好適に用いることができる。この場合、LED素子からなる半導体素子21は、発光層として例えばGaP、GaAs、GaAlAs、GaAsP、AlInGaP、またはInGaN等の化合物半導体単結晶からなる材料を適宜選ぶことにより、紫外光から赤外光に渡る発光波長を選択することができる。以下、半導体素子21がLED素子からなる場合を例にとって説明する。
半導体素子21は、一対の端子部21a、21aを有している。また、半導体素子21は、はんだまたはダイボンディングペーストにより、外側樹脂部23の樹脂凹部23a内においてダイパッド25上(反射用めっき層12上)に固定されている。なお、ダイボンディングペーストを用いる場合、耐光性のあるエポキシ樹脂やシリコーン樹脂からなるダイボンディングペーストを選択することが可能である。
リードフレーム10は、半導体素子21を載置する載置面11aを有する本体部11と、本体部11の表面に形成され、半導体素子21からの光を反射するための反射層として機能する反射用めっき層12とを有している。
このうち本体部11は金属板からなっている。本体部11を構成する金属板の材料としては、例えば銅、銅合金、42合金(Ni41%のFe合金)等を挙げることができる。この本体部11の厚みは、半導体装置の構成にもよるが、0.05mm〜0.5mmとすることが好ましい。
反射用めっき層12は、半導体素子21(LED素子)からの光を反射するための反射層として機能するものであり、リードフレーム10の最表面側に位置している。この反射用めっき層12は、反射機能のほかに、ダイボンディング性、ワイヤーボンディング性を有することが望ましく、例えば銀めっき層からなっており、可視光の反射率が高いものを用いらることが好ましい。また、反射用めっき層12のめっき厚は、1〜10μmとされることが望ましい。
また、リードフレーム10は、半導体素子21を載置するダイパッド25と、ダイパッド25から離間した一対のリード部26、26とを有している。これらダイパッド25とリード部26、26との間には、外側樹脂部23が充填されており、ダイパッド25とリード部26、26とは互いに電気的に絶縁されている。ダイパッド25は、半導体装置20の外方に露出する底面27を有している。また各リード部26は、半導体装置20の外方に露出する底面28と、この底面28に連なるとともに半導体装置20の外方に露出する側面29とを有している。半導体装置20の底面27と、各リード部26の底面28とは、同一平面上に位置している。
底面28には、はんだが濡れるような表面処理が行なわれている(図示せず)。このような表面処理としては、銀めっきやプレはんだめっきなどがある。一括処理が可能なため、銀めっきなど、反射用めっき層12と同種の表面処理が望ましい。
本実施の形態において、各リード部26の側面29に、半導体装置20を実装する際に、底面28に付着したはんだを上方に導く多数の案内路43が形成されている。図1乃至図4において、各案内路43は、リード部26の側面29に形成された縦溝44からなっており、この縦溝44は、側面29の下端から上端まで延びている。なお、はんだを底面28側から上方に向けて効果的に導くために、各縦溝44の幅を0.1μm〜1μmとし、各縦溝44の深さを0.1μm〜3μmとし、隣接する縦溝44間のピッチを0.5μm〜20μmとすることが好ましい。
なお、図5の変形例に示すように、各案内路43は、リード部26の側面29に形成された傾斜溝45からなっていても良い。この場合、各傾斜溝45は、底面28に対して10°以上の傾斜角を有することが好ましい。なお、底面28に対する傾斜溝45の角度が10°未満であると、はんだを上方に十分に導くことができないおそれがある。また、図5において、各傾斜溝45の幅を0.1μm〜1μmとし、各傾斜溝45の深さを0.1μm〜3μmとし、隣接する傾斜溝45間のピッチを0.5μm〜20μmとすることが好ましい。なお、図5において、各傾斜溝45はそれぞれ直線からなっているが、これに限らず、各傾斜溝45がそれぞれ弧状の曲線からなっていても良い。
一方、各ボンディングワイヤ22は、例えば金等の導電性の良い材料からなり、それぞれその一端が半導体素子21の端子部21aに接続されるとともに、その他端がリードフレーム10のリード部26に接続されている。
外側樹脂部23は、例えばリードフレーム10上に熱可塑性樹脂または熱硬化性樹脂を例えば射出成形またはトランスファ成形することにより形成されたものである。外側樹脂部23の形状は、射出成形またはトランスファ成形に使用する金型の設計により、様々に実現することが可能である。例えば、外側樹脂部23の全体形状を、図1乃至図4に示すように直方体としても良く、あるいは円筒形または錐形等の形状とすることも可能である。また樹脂凹部23aの底面は、矩形、円形、楕円形または多角形等とすることができる。樹脂凹部23aの側壁の断面形状は、図2のように直線から構成されていても良いし、あるいは曲線から構成されていてもよい。
外側樹脂部23に使用される熱可塑性樹脂または熱硬化性樹脂については、特に耐熱性、耐候性および機械的強度の優れたものを選ぶことが望ましい。熱可塑性樹脂の種類としては、ポリアミド、ポリフタルアミド、ポリフェニレンサルファイド、液晶ポリマー、ポリエーテルサルホン、シリコーン、エポキシ、ポリウレタン、ポリエーテルイミドおよびポリブチレンテレフタレート等を使用することができる。さらにまた、これらの樹脂中に光反射剤として、二酸化チタン、二酸化ジルコニウム、チタン酸カリウム、窒化アルミニウムおよび窒化ホウ素のうちいずれかを添加することによって、樹脂凹部23aの底面及び側面において、半導体素子21(LED素子)からの光の反射率を増大させ、半導体装置20全体の光取り出し効率を増大させることが可能となる。
封止樹脂部24としては、光の取り出し効率を向上させるために、半導体素子21の発光波長において光透過率が高く、また屈折率が高い材料を選択するのが望ましい。したがって耐熱性、耐候性、及び機械的強度が高い特性を満たす樹脂として、エポキシ樹脂やシリコーン樹脂を選択することが可能である。特に、半導体素子21として高輝度LEDを用いる場合、封止樹脂部24が強い光にさらされるため、封止樹脂部24は高い耐候性を有するシリコーン樹脂からなることが好ましい。
リードフレームの製造方法
次に、図1乃至図4に示す半導体装置20に用いられるリードフレーム10の製造方法について、図6(a)−(e)を用いて説明する。
まず図6(a)に示すように、金属基板からなる本体部11を準備する。この本体部11としては、上述のように銅、銅合金、42合金(Ni41%のFe合金)等からなる金属基板を使用することができる。なお本体部11は、その両面に対して脱脂等を行い洗浄処理を施したものを使用することが好ましい。
次に、本体部11の表裏に感光性レジストを塗布、乾燥し、これを所望のフォトマスクを介して露光した後、現像してエッチング用レジスト層32、33を形成する(図6(b))。なお感光性レジストとしては、従来公知のものを使用することができる。
次に、エッチング用レジスト層32、33を耐腐蝕膜として本体部11に腐蝕液でエッチングを施す(図6(c))。腐蝕液は、使用する本体部11の材質に応じて適宜選択することができ、例えば、本体部11として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、本体部11の両面からスプレーエッチングにて行うことができる。
次いで、エッチング用レジスト層32、33を剥離して除去する。このようにして、ダイパッド25と、ダイパッド25から離間した一対のリード部26、26とが得られる(図6(d))。
次に、電解めっきを施すことにより本体部11上に金属を析出させて、本体部11上に金属(例えば銀)を析出させて、例えば銀めっき層からなる反射用めっき層12を形成する。この場合、反射用めっき層12を形成する電解めっき用めっき液としては、シアン化銀およびシアン化カリウムを主成分とした銀めっき液を用いることができる。このようにして、半導体装置20に用いられるリードフレーム10を得ることができる(図6(e))。この際、底面28の処理も同時に行なうことが、工程を短縮するうえで望ましい。反射用めっき層12を構成する金属のめっき層は、部分めっきに限らず、全面めっきでも良い。
このようにして得られたリードフレーム10は、図7に示すように、複数のダイパッド25と複数のリード部26とを有する多面付リードフレームからなっている。図7において、複数のダイパッド25および複数のリード部26は、タイバー16を介して互いに連結されている。なお、図7中、斜線部は反射用めっき層12を示しており、二点鎖線は、1つの半導体装置20に対応する領域を示している。
半導体装置の製造方法
次に、図1乃至図4に示す半導体装置20の製造方法について、図8(a)−(g)および図9(a)−(b)により説明する。
まず、上述した工程により(図6(a)−(e))、複数のダイパッド25と複数のリード部26とを有するリードフレーム10(多面付リードフレーム)(図7参照)を作製する(図8(a))。
次に、このリードフレーム10に対して熱硬化性樹脂を射出成形またはトランスファ成形することにより、外側樹脂部23を形成する(図8(b))。これにより、外側樹脂部23とリードフレーム10とが一体に形成される。またこのとき、射出成形またはトランスファ成形に使用する金型を適宜設計することにより、外側樹脂部23に樹脂凹部23aを形成するとともに、この樹脂凹部23a内において反射用めっき層12が外方(上方)に露出するようにする。
次に、リードフレーム10の本体部11の載置面11a上(反射用めっき層12上)に、半導体素子21を搭載する。この場合、はんだまたはダイボンディングペーストを用いて、半導体素子21を本体部11の載置面11a上(反射用めっき層12上)に載置して固定する(ダイアタッチ工程)(図8(c))。
次に、半導体素子21の各端子部21aと、本体部11の各リード部26とを、ボンディングワイヤ22によって互いに電気的に接続する(ワイヤボンディング工程)(図8(d))。
その後、外側樹脂部23の樹脂凹部23a内に封止樹脂部24を充填し、封止樹脂部24によりリードフレーム10、半導体素子21、およびボンディングワイヤ22を封止する(図8(e))。
次に、各半導体素子21間の外側樹脂部23をダイシングすることにより、リードフレーム10を各半導体素子21毎に分離する(図8(f))。この際、まずリードフレーム10をダイシングテープ37上に載置して固定し、その後、例えばダイヤモンド砥石からなるブレード38を回転させながら、図8(f)の紙面に対して垂直な方向(すなわち図7の矢印L方向)に移動させることにより、各半導体素子21間の外側樹脂部23を切断する。
この際、リードフレーム10の各リード部26には、底面28に連なるとともに外方に露出する側面29が形成される。また、各リード部26の側面29に、はんだを上方に導く多数の案内路43が形成される。すなわちブレード38の砥粒により、リード部26の切断面(側面29)に研磨キズが生じ、この研磨キズが多数の案内路43を構成する。
なお、リードフレーム10を切断する際、図9(a)に示すように、リードフレーム10の高さ位置をブレード38の中心近傍にもってくることにより、ブレード38による研磨キズが略垂直になり、縦溝44からなる案内路43(図3参照)を形成することができる。他方、図9(b)に示すように、リードフレーム10の高さ位置をブレード38の回転中心から離した場合、ブレード38による研磨キズが斜めになり、傾斜溝45からなる案内路43(図5参照)を形成することができる。
なお、縦溝44または傾斜溝45の幅、深さおよびピッチは、ブレード38の砥粒の粒子サイズを適宜設定することにより、コントロールすることができる。
このようにして、図1乃至図4に示す半導体装置20を得ることができる(図8(g))。
本実施の形態の作用効果
次にこのような構成からなる本実施の形態の作用について、図10を用いて説明する。図10は、半導体装置が配線基板上に実装されている状態を示す断面図である。
図10に示すように、本実施の形態による半導体装置20を配線基板51上に配置して実装する。このような配線基板51は、基板本体52と、基板本体52上に形成された一対の配線端子部53、53とを有している。このうち各配線端子部53は、それぞれ接続はんだ部54を介して、対応するリード部26の底面28に接続されている。
このように、接続はんだ部54を用いて半導体装置20を配線基板51に実装する際、溶融したはんだ(接続はんだ部54)を各リード部26の底面28に付着させる。このとき、溶融したはんだは、毛細管現象により底面28から多数の案内路43(縦溝44)を伝わって側面29を上昇する。その後、上昇したはんだは、側面29上で冷却されて固化し、側面29が全面的にはんだで覆われる。
このように本実施の形態によれば、リード部26の側面29に、はんだを上方に導く多数の案内路43を形成したので、リード部26のうち外方に露出する側面29を、容易にはんだで覆うことができる。これにより、底面28のみにはんだが付着している場合と比べて、半導体装置20を配線基板51に実装する強度を向上させることができ、半導体装置20の実装信頼性が向上する。
また本実施の形態によれば、半導体装置20が配線基板51に実装されているか否かを容易に目視確認することができるので、実装検査を容易に行うことができる。
また本実施の形態によれば、半導体装置20を配線基板51から取り外す必要が生じた場合、側面29を加熱することによって接続はんだ部54を溶融させ、配線端子部53と底面28とを引き離すことができるので、半導体装置20を容易に交換することができる。
さらに本実施の形態によれば、リードフレーム10を切断するのと同時に側面29に多数の案内路43が形成されるので、案内路43を形成するための工程を別途設ける必要がなく、製造コストが上昇することもない。
第2の実施の形態
次に、本発明の第2の実施の形態について図11乃至図15を参照して説明する。図11乃至図15は、本発明の第2の実施の形態を示す図である。図11乃至図15に示す第2の実施の形態は、リード部26の底面28に、側面29に開口する凹部61が設けられている点が異なるものであり、他の構成は上述した第1の実施の形態と同一である。図11乃至図15において、図1乃至図10に示す第1の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図11乃至図14に示す半導体装置20Aにおいて、リード部26の底面28に、直方体状の凹部61が設けられている。凹部61は、底面28および側面29に開口する一方、ダイパッド25側には開口していない。このことにより、外側樹脂部23を形成する際(図8(b)参照)、凹部61の内部に外側樹脂部23が進入しないようになっている。なお、凹部61を側面から見た形状は、図13に示すように長方形のほか、半円状、半楕円状または多角形状であっても良い。
本実施の形態においても、案内路43として縦溝44に代えて図5に示すような傾斜溝45を用いても良い。
このような半導体装置20Aの製造方法は、図6(a)−(e)および図8(a)−(g)に示す工程と略同様である。この場合、リードフレームとしては、図15に示すものが用いられる。図15に示すリードフレーム10は、複数のダイパッド25と複数のリード部26とを有する多面付リードフレームからなっており、各リード部26の中央には、凹部61に対応するハーフエッチング部62が形成されている。ハーフエッチング部62は、リードフレーム10全体の厚みより薄く形成されており、本体部11に対してエッチングを施す際に(図6(c)参照)同時に形成される。
本実施の形態によれば、図1乃至図10に示す第1の実施の形態における作用効果に加え、以下のような作用効果を得ることができる。すなわち、リード部26の底面28に、側面29に開口する凹部61を設けたことにより、半導体装置20Aを配線基板51に実装する際、溶融するはんだ(接続はんだ部54)が凹部61内に流入する。この場合、はんだ(接続はんだ部54)が凹部61内で固化するので、配線端子部53とリード部26の底面28とがより強固に固着し、半導体装置20Aの実装強度を更に向上させることができる。また、底面28上のはんだを凹部61内に逃がすことができるので、底面28上の接続はんだ部54の厚みが均一となり、半導体装置20Aを配線基板51に対して水平に取り付け易くなる。
第3の実施の形態
次に、本発明の第3の実施の形態について図16乃至図20を参照して説明する。図16乃至図20は、本発明の第3の実施の形態を示す図である。図16乃至図20に示す第3の実施の形態は、半導体装置20Bが、ダイパッド25およびリード部26を1つずつ有している点が異なるものであり、他の構成は上述した第1の実施の形態と略同一である。図16乃至図20において、図1乃至図10に示す第1の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図16乃至図19に示す半導体装置20Bにおいて、半導体装置20Bは、ダイパッド25と、ダイパッド25から離間した1つのリード部26とを有している。この場合、半導体素子21は1つの端子部21aを有し、この端子部21aは、ボンディングワイヤ22を介してリード部26に接続されている。さらに、半導体素子21は、図示しないはんだにより、ダイパッド25にも電気的に接続されている。
本実施の形態において、ダイパッド25は、半導体装置20Bの外方に露出する底面27と、この底面27に連なるとともに半導体装置20Bの外方に露出する側面19とを有している。また、はんだを上方に導く多数の案内路43は、リード部26の側面29に加えて、ダイパッド25の側面19にも形成されている。
本実施の形態においても、案内路43として、縦溝44に代えて図5に示すような傾斜溝45を用いても良い。また本実施の形態において、図11乃至図14に示す実施の形態と同様、リード部26の底面28と、ダイパッド25の底面27とに、それぞれ側面29、19に開口する凹部61、61を設けても良い。
半導体装置20Bの製造方法は、図6(a)−(e)および図8(a)−(g)に示す工程と略同様である。この場合、リードフレームとしては、図20に示すものが用いられる。図20に示すリードフレーム10は、複数のダイパッド25と複数のリード部26とを有する多面付リードフレームからなっており、一の半導体装置20Bに対応するリード部26と、この半導体装置20Bに隣接する半導体装置20Bに対応するダイパッド25とが一体に形成されている。
本実施の形態によれば、図1乃至図10に示す第1の実施の形態における作用効果のほか、半導体装置20Bがダイパッド25およびリード部26を1つずつ有していることにより、半導体装置20Bの全体形状を小型化することができる。
第4の実施の形態
次に、本発明の第4の実施の形態について図21乃至図25を参照して説明する。図21乃至図25は、本発明の第4の実施の形態を示す図である。図21乃至図25に示す第4の実施の形態は、リード部26の側面29が、その間に凹部66を介して互いに分離した一対の側面部分29a、29aからなる点、および半導体素子21とボンディングワイヤ22とが封止樹脂部24のみによって封止されている点が異なるものであり、他の構成は上述した第1の実施の形態と略同一である。図21乃至図25において、図1乃至図10に示す第1の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図21乃至図24に示す半導体装置20Cにおいて、リード部26の側面29は、その間の凹部66を介して互いに分離した一対の側面部分29a、29aからなっている。各側面部分29a、29aには、それぞれ多数の案内路43が形成されている。この場合、各リード部26に形成された凹部66は、リード部26を厚み方向に貫通している。また凹部66は、側面29に開口する一方、ダイパッド25側には開口していない。
また、本実施の形態において、外側樹脂部23を用いることなく、封止樹脂部24のみによって半導体素子21とボンディングワイヤ22とが一括封止されている。なお、ダイパッド25と各リード部26との間には、それぞれ封止樹脂部24が充填されているが、凹部66内には封止樹脂部24が充填されていない。また、各リード部26のうち凹部66周辺の部分は、封止樹脂部24から外方に露出している。
本実施の形態においても、案内路43として、縦溝44に代えて図5に示すような傾斜溝45を用いても良い。
半導体装置20Cの製造方法は、外側樹脂部23を形成する工程(図8(b))を除き、図6(a)−(e)および図8(a)−(g)に示す工程と略同様である。この場合、リードフレームとしては、図25に示すものが用いられる。図25に示すリードフレーム10は、複数のダイパッド25と複数のリード部26とを有する多面付リードフレームからなっており、各リード部26の中央には、凹部66に対応する貫通孔67が形成されている。
本実施の形態によれば、図1乃至図10に示す第1の実施の形態における作用効果に加え、以下のような作用効果を得ることができる。すなわち、本実施の形態においては、凹部66を設けたことにより、半導体装置20Cを配線基板51に実装する際、凹部66内に溶融するはんだが流入するので、半導体装置20Cの実装強度を更に向上させることができる。また、リード部26の底面28上のはんだを凹部66内に逃がすことができるので、底面28上のはんだの厚みが均一となり、半導体装置20Cを水平に取り付けることができる。
10 リードフレーム
11 本体部
12 反射用めっき層
19 側面
20、20A〜20D 半導体装置
21 半導体素子
22 ボンディングワイヤ(導電部)
23 外側樹脂部
24 封止樹脂部
25 ダイパッド
26 リード部
27 ダイパッドの底面
28 リード部の底面
29 リード部の側面
29a 側面部分
43 案内路
44 縦溝
45 傾斜溝

Claims (4)

  1. ダイパッドとリード部とを有するリードフレームと、
    リードフレームのダイパッド上に載置された半導体素子と、
    リードフレームのリード部と半導体素子とを電気的に接続する導電部と、
    リードフレーム、半導体素子、および導電部を封止する封止樹脂部とを備え、
    リードフレームのダイパッドおよびリード部のうち少なくとも一方は、外方に露出する底面と、この底面に連なるとともに外方に露出する側面とを有し、
    ダイパッドおよびリード部のうち少なくとも一方の側面に、はんだを上方に導く多数の案内路を形成し、前記案内路は、前記側面の下端から上端まで延び
    半導体素子を取り囲むとともに樹脂凹部を有する外側樹脂部を更に備え、封止樹脂部は、この外側樹脂部の樹脂凹部内に充填され、
    外側樹脂部の全体形状は直方体であり、前記案内路が形成された前記側面と、外側樹脂部の側面とは、同一平面上に位置し、断面視において前記底面に対して略垂直に形成されていることを特徴とする半導体装置。
  2. 各案内路は、側面に形成された縦溝からなることを特徴とする請求項1記載の半導体装置。
  3. 各案内路は、側面に形成された傾斜溝からなることを特徴とする請求項1記載の半導体装置。
  4. 底面に、側面に開口する凹部が設けられていることを特徴とする請求項1乃至3のいずれか一項記載の半導体装置。
JP2010234790A 2010-10-19 2010-10-19 半導体装置およびその製造方法 Active JP5941614B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010234790A JP5941614B2 (ja) 2010-10-19 2010-10-19 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010234790A JP5941614B2 (ja) 2010-10-19 2010-10-19 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015121925A Division JP2015195389A (ja) 2015-06-17 2015-06-17 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012089669A JP2012089669A (ja) 2012-05-10
JP5941614B2 true JP5941614B2 (ja) 2016-06-29

Family

ID=46260974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010234790A Active JP5941614B2 (ja) 2010-10-19 2010-10-19 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP5941614B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6841550B2 (ja) * 2017-05-29 2021-03-10 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6917010B2 (ja) * 2017-09-06 2021-08-11 大日本印刷株式会社 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3213794B2 (ja) * 1995-07-31 2001-10-02 ローム株式会社 面実装型電子部品およびその製造方法
JPH11297917A (ja) * 1998-04-13 1999-10-29 Sony Corp 半導体装置及びその製造方法
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2004228166A (ja) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3915794B2 (ja) * 2003-04-02 2007-05-16 ヤマハ株式会社 半導体パッケージ、その製造方法、および、これに使用するリードフレーム
JP5416975B2 (ja) * 2008-03-11 2014-02-12 ローム株式会社 半導体発光装置

Also Published As

Publication number Publication date
JP2012089669A (ja) 2012-05-10

Similar Documents

Publication Publication Date Title
JP5573176B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
KR101760545B1 (ko) 수지 부착 리드 프레임 및 그 제조 방법, 및 리드 프레임
JP5714621B2 (ja) 樹脂付リードフレームおよび半導体装置の製造方法
JP5582382B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP5971552B2 (ja) Led素子搭載用リードフレーム、樹脂付リードフレーム、多面付ledパッケージ、ledパッケージの製造方法および半導体素子搭載用リードフレーム
JP6103409B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、および光半導体装置
JP5904001B2 (ja) Led素子搭載用リードフレーム、樹脂付リードフレーム、多面付ledパッケージ、ledパッケージの製造方法および半導体素子搭載用リードフレーム
JP5970835B2 (ja) リードフレーム部材、樹脂付リードフレーム部材および半導体装置
JP6349648B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP6264634B2 (ja) 樹脂付リードフレームおよびその製造方法、ならびにledパッケージおよびその製造方法
JP5817894B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP5941614B2 (ja) 半導体装置およびその製造方法
JP6065081B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6019988B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP5590105B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP2015195389A (ja) 半導体装置およびその製造方法
JP5939474B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2017069590A (ja) 半導体装置およびその製造方法
JP6171360B2 (ja) 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体、樹脂付きリードフレーム、光半導体装置
JP5811454B2 (ja) リードフレーム、樹脂付リードフレームおよびその製造方法、ならびに半導体装置の製造方法
JP2017027991A (ja) 樹脂付きリードフレーム、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体、樹脂付きリードフレーム用金型
JP6115058B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP6155584B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP5888098B2 (ja) Led素子搭載用リードフレーム、樹脂付リードフレーム、多面付ledパッケージ、ledパッケージの製造方法および半導体素子搭載用リードフレーム
JP6111628B2 (ja) 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141202

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150317

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150617

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150625

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150814

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160523

R150 Certificate of patent or registration of utility model

Ref document number: 5941614

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02