本発明の好ましい形態および実施形態を以下に説明する。
いくつかの好ましい形態において、基板上に、[0001]又は[000−1]結晶軸に平行な成長モードにて、格子緩和したバッファ層、チャネル層、電子供給層がこの順にそれぞれIII族窒化物半導体を用いて形成され、前記チャネル層と電気的に接続されたソース電極、ドレイン電極を有し、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタにおいて、前記バッファ層と前記電子供給層の内、前記チャネル層のIII族原子面側にある層は、前記チャネル層のV族原子面側にある層より、a軸長が大きく、且つ、前記電子供給層は、前記チャネル層よりバンドギャップが大きい構成とする。
いくつかの好ましい形態において、前記基板上に、[0001]結晶軸に平行なIII族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層がこの順に形成され、前記チャネル層のIII族原子面側にある前記電子供給層のa軸長が、前記チャネル層のV族原子面側にある前記バッファ層のa軸長よりも大きい。
いくつかの好ましい形態において、前記基板上に、[000−1]結晶軸に平行なV族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層が、この順に形成され、前記チャネル層のV族原子面側にある前記電子供給層のa軸長が、前記チャネル層のIII族原子面側にある前記バッファ層のa軸長よりも小さい、ことを特徴とする。
いくつかの好ましい形態において、前記バッファ層がGaNからなり、前記チャネル層がGaNからなり、前記電子供給層が、圧縮歪を有するInxAl1−xN(0.18<x<0.53)からなる。
いくつかの好ましい形態において、前記バッファ層がAlz1Ga1−z1N(0<z1≦1)からなり、前記チャネル層がGaNからなり、前記電子供給層が、圧縮歪を有するAlz2Ga1−z2N(0≦z2<1、z2<z1)からなる。
いくつかの好ましい形態において、前記バッファ層がGaNからなり、前記チャネル層がGaNからなり、前記電子供給層が、引張歪を有するInyAl1−yN(0<y<0.17)からなる。
いくつかの好ましい形態において、前記バッファ層がAlu1Ga1−u1N(0≦u1<1)からなり、前記チャネル層がGaNからなり、前記電子供給層が、引張歪を有するAlu2Ga1−u2N(0<u2≦1、u1<u2)からなる。
いくつかの好ましい形態において、前記電子供給層上に絶縁膜を備え、前記ゲート電極は、下部側が前記絶縁膜に設けられた開口部に埋め込まれ、上部側の前記ソース電極と前記ドレイン電極にそれぞれ対向する側部が、前記ソース電極と前記ドレイン電極側にそれぞれ突設されて前記絶縁膜を覆う構成(フィールドプレート構造)とされる。
このような電界効果トランジスタにおいては、格子不整合に伴う熱平衡での内部歪と逆ピエゾ効果に伴う歪変化とが互いに打ち消し合うため、ドレイン電圧印加時の歪エネルギーが抑制される。このため、本発明によれば、関連技術による電界効果トランジスタと比べて劣化開始電圧を改善することができる。その結果、ゲート−ドレイン間に高電圧を印加した場合でも、素子劣化の発生を抑制し、信頼度を高くすることができる。以下添付図面を参照して例示的な実施形態を説明する。
<実施形態1>
図1は、本発明の例示的な第1の実施形態の半導体装置の断面構成を模式的に示す図である。図1において、10は基板であり、11は格子緩和したバッファ層、12はチャネル層、13は電子供給層である。半導体層構造は、[0001]結晶軸に平行なIII族原子面成長により形成され、電子供給層13のバンドギャップがチャネル層12より大きく、且つ、電子供給層13のa軸長がバッファ層11より大きくなっている。すなわち、電子供給層13には、電圧ゼロの熱平衡にて圧縮歪が生じている。
ここで、バッファ層11と電子供給層13の内、チャネル層12のIII族原子面側にある層は、電子供給層13であり、チャネル層12のV族原子面側にある層は、バッファ層11であり、III族原子面側の層(電子供給層13)の方が、V族原子面側にある層(バッファ層11)よりa軸長が長くなっている。
チャネル層12内には2DEG層16が形成され、2DEG層16と電気的に接続されたソース電極141、ドレイン電極142が対向して形成されている。ソース電極141とドレイン電極142に挟まれた部位の電子供給層13上にはゲート電極15が形成されている。
図2は、図1のようなFETの電子供給層13内の格子歪み量のドレイン電圧依存性を模式的に示す図である。図3は、歪みエネルギーのドレイン電圧依存性を模式的に示す図である。図2、図3には、関連技術1、2によるFETの特性も併せて示した。電子供給層13は、ドレイン電圧ゼロの熱平衡で、圧縮方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は、圧縮から引張に転じる。
このため、図3に示すように、ドレイン電圧のゼロからの電圧増加に伴い、歪エネルギーは一旦減少してから増加に転じる。このため、劣化開始電圧が、例えば360V程度と、関連技術1、2の180V、240Vと比べて大幅に改善される。
本実施形態における、このような格子歪、歪エネルギーの振る舞いの原理を以下に説明する。
本実施形態では、電子供給層13の格子定数(a軸長)がバッファ層11より大きいことに起因して、熱平衡状態では、電子供給層13内には、面内方向に圧縮方向の歪ベクトル(−ε1(x),−ε2(x),0)が存在している(ただし、ε1(x)>0,ε2(x)>0)。
ゲートに対してドレインが正電位となるようなドレイン電圧を印加すると、電子供給層13には基板10から表面に向かう方向に電界ベクトル(0,0,F3)が発生する(F3<0)。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界F3を加えると、電界強度に比例した水平方向の歪変化(Δε1(x),Δε2(x),0)を生じる。Δεi(x)(i=1,2)は次式(7)のように表される。
Δεi(x)=di3(x)F3 ・・・(7)
ここで、di3(x)(i=1,2)は、電子供給層13を構成する材料の垂直方向電界成分F3と水平方向歪Δεi(x)を関係付けるピエゾ電気成分である。
歪変化の向きは、半導体層構造が[0001]結晶軸に平行なIII族原子面成長で、電界F3が基板10から表面に向かう方向の場合、引張方向となる。
したがって、電子供給層13に発生する歪ベクトル(εT1(x),εT2(x),0)は次式(8)のように表される。
εTi(x)=−εi(x)+di3(x)F3 ・・・(8)
上式(8)において、格子不整合に伴う歪εi(x)(i=1,2)が圧縮方向であり、逆ピエゾ効果による歪Δεi(x)(=di3(x)F3)(i=1,2)は引張方向のため、両者が打ち消し合って、電子供給層13の内部歪(εTi(x))が減少する。
上式(8)から、歪量は、垂直方向電界成分F3に比例して増加する。縦方向電界成分F3はドレイン電圧に比例するため、図2に示すような、歪量(格子歪)と電圧(ドレイン電圧)の関係が得られる。
フックの法則によれば、このときの歪エネルギーExは次式(9)のように表される。
Ex=EY(x)hx(−ε1(x)+d13(x)F3)2 ・・・(9)
上式(9)において、EY(x)は電子供給層13を構成する材料のヤング率である。hxはゲート電極15の下部における電子供給層13の厚さである。なお、III族原子面成長のため、面内方向(i=1,2)は等価であることを用いた。
上式(9)から、歪エネルギーExは、垂直方向電界成分F3の二乗に比例して増加する(F3の二乗の係数は正値)。このため、図3に示すような、歪エネルギーと電圧(ドレイン電圧)の関係が得られる。
このように、本実施形態では、格子不整合に伴う内部歪−ε1(x)と、逆ピエゾ効果による歪Δε1(x)が打ち消し合うため、電子供給層13の内部歪は、熱平衡では圧縮で、電圧(ドレイン電圧)の増加にしたがって、圧縮から引張に転じる。
このため、歪エネルギーは、電圧増加と共に一旦減少してから、増加に転じ、歪エネルギーが臨界値Ecritに達するときのドレイン電圧である劣化開始電圧は、図3に示す例では360Vとなり、関連技術1、2の劣化開始電圧180V、240Vと比べて大幅に改善される。
また、電子供給層13のバンドギャップがチャネル層12より大きいため、2DEG層16は、チャネル層12内部に蓄積され、電子が高電子移動度のチャネル層12を走行するため、高速動作が可能になる。
次に、このような構造を実現するための具体的な結晶構造について説明する。
図4は、InxAl1−xNのa軸長(縦軸:単位=Angstrom=10−10m=0.1nanometer)のIn組成比(横軸)依存性(特性2)と、バンドギャップ(縦軸単位eV(electron volt))のIn組成比依存性(特性1)を示している。図4のIn組成比依存性(特性1、2)より、In組成比xを0.18<x<0.53に設定すれば、InxAl1−xNのa軸長はGaNのa軸長(=3.19Angstrom)よりも大きく、且つ、InxAl1−xNのバンドギャップは、GaNのバンドギャップ(=3.4eV)よりも大きくできることが分かる。
したがって、図1のような素子構造において、例えば、
バッファ層11をGaN、
チャネル層12をGaN、
電子供給層13をInxAl1−xN(Inの組成比x:0.18<x<0.53)
によって構成すれば、電子供給層13のa軸長がバッファ層11より大きく、且つ、電子供給層13のバンドギャップがチャネル層12より大となる。
図5は、図1に示した本実施形態のFETにおいて、InxAl1−xNからなる電子供給層13のIn組成比xを変えたときの歪エネルギー(縦軸:J/m2)の垂直方向電界強度(横軸:V/cm)の依存性の計算結果を示す図である。図5において、点線(x=0.175)は、InAlNからなる電子供給層13がGaNからなるバッファ層11と格子整合する場合の歪エネルギーのIn組成比依存性を示しており、関連技術2によるFETに対応している(比較例)。In組成比xが0.20、0.225、0.25の特性は2次関数の特性となっている。
解析の結果、InxAl1−xNからなる電子供給層13のIn組成比xが、0.18<x<0.53を充たす場合、歪エネルギーの相殺の一応の効果が得られることが分かった。
ただし、In組成比x>0.25では、格子不整合が大きくなって、図5に示すように、電界強度=0での熱平衡での歪エネルギーが増大し過ぎるため好ましくない。このため、In組成比xは、0.19<x<0.25の範囲に設定するのが望ましい。
更なる解析の結果、図5に示すとおり、In組成比xを0.2程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。In組成比x=0.20の場合、電界強度1.5×107V/cm付近で歪みエネルギーが最小(=0)となる2次関数の特性となっている。
実用上は、In組成比xを、例えば0.19<x<0.21の範囲に設定することで、本発明の作用効果を十分に得ることが出来る。
次に、上記した実施形態のFETの作製方法について図1を参照して説明する(ただし、In組成比xを0.2とする)。
(111)面珪素(Si)基板10上に、例えば有機金属気相成長(Metal Organic Chemical Vapor Deposition:MOCVDと略記される)法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(図示せず)を層厚200nm、アンドープGaNからなるバッファ層11(層厚:1μm)、アンドープGaNからなるチャネル層12(層厚:50nm)、アンドープIn0.2Al0.8Nからなる電子供給層13(層厚:20nm)をこの順に成長する。ここで、上記半導体層構造は[0001]結晶軸に平行なGa面成長により形成した。電子供給層(InAlN)13の層厚は、バッファ層(GaN)11上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
自発性分極効果とピエゾ分極効果に基づいて、InAlNからなる電子供給層13とGaNからなるチャネル層12の界面には、面密度として3×1013cm−2程度の正電荷が発生する。このため、電子供給層13、チャネル層12ともにアンドープであるが、GaNからなるチャネル層12内には2DEG層16が生成される。
電子供給層13上に、例えば、チタニウム(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)等の金属を蒸着、アロイ処理することにより、ソース電極141、ドレイン電極142をそれぞれ形成し、2DEG層16とのオーム性接触をとる。
次に、窒素(N)などのイオン注入により素子間分離を行なう。
ソース電極141とドレイン電極142で挟まれた部位のInAlNからなる電子供給層13上には、Ni/Au等の金属を蒸着し、リフトオフすることにより、ゲート電極15を形成する。このようにして、図1のようなFETが作製される。
<実施形態2>
図6は、本発明の第2の実施形態のFETの断面構造を模式的に示す図である。図6において、20は基板であり、21は、格子緩和したAlz1Ga1−z1Nからなるバッファ層、22はGaNからなるチャネル層、23はAlz2Ga1−z2Nからなる電子供給層である。ここで、0≦z2<z1≦1である。上記半導体層構造は[0001]結晶軸に平行なGa面成長により形成され、電子供給層23のバンドギャップがチャネル層22より大きく、電子供給層23のa軸長がバッファ層21のa軸長よりも大きくなっている。電子供給層23には、熱平衡にて圧縮歪が生じている。
チャネル層22内には、2DEG層26が形成され、2DEG層26と電気的に接続されたソース電極241、ドレイン電極242が対向して形成されている。
電子供給層23上に絶縁膜27を形成し、絶縁膜27に形成した開口部28に、ゲート電極25を埋め込むように形成してある。ゲート電極25は、そのソース側端部とドレイン側端部において絶縁膜27を覆うように形成され、庇型の形状を有している。この庇部が、所謂電界集中を緩和するフィールドプレート構造として機能する。
本実施形態における半導体層構造は、[0001]結晶軸に平行なGa面成長とし、電子供給層23のバンドギャップがチャネル層22より大きく、且つ、電子供給層23のa軸長がバッファ層21より大きい歪層としている。このため、前記第1の実施形態と同様な原理に基づいて、熱平衡での電子供給層23の内部歪と、逆ピエゾ効果に伴う歪変化とが互いに打ち消し合うため(上式(8)参照)、ドレイン電圧印加時の歪エネルギーが抑制される。
さらに、本実施形態では、フィールドプレートの効果により、ゲートのドレイン端で発生する電界集中が緩和される。このため、垂直方向電界F3が減少し、上式(9)にしたがって、逆ピエゾ効果による歪エネルギー増加が更に抑制される。
図7は、図6のようなFET構造において、電子供給層(Alz2Ga1−z2N)23のAl組成比z2を変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。バッファ層(Alz1Ga1−z1N)21のAl組成比z1は0.2に固定してある。図7において、点線(z2=0.2、z1=0)は、関連技術1によるFETに対応した歪エネルギーの垂直方向電界強度依存特性である。
解析の結果、
z2<z1
を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。
更なる解析の結果、図7のz2=0.1、z1=0.2の結果が示すとおり、z1−z2を0.1程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、
0.05<z1−z2<0.15
の範囲に設定すれば、目的とする作用効果を十分に得ることが出来る。
次に、本発明の第2の実施形態のFETの作製方法について説明する(z2=0.1、z1=0.2の場合)。
(111)面Si基板20上に、例えばMOCVD法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(図示せず)を層厚:200nm、アンドープAl0.2Ga0.8Nからなるバッファ層21(層厚:1μm)、アンドープGaNからなるチャネル層22(層厚:50nm)、n型Al0.1Ga0.9Nからなる電子供給層23(層厚:20nm)をこの順に成長する。ここで、上記半導体層構造は[0001]結晶軸に平行なGa面成長により形成した。チャネル層(GaN)22、電子供給層(AlGaN)23の層厚は、バッファ層(AlGaN)21上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
電子供給層(AlGaN)23に添加するn型不純物としては、例えばSiを用い、不純物濃度としては、例えば5×1018cm−3程度に設定する。
自発性分極効果とピエゾ分極効果に基づいてバッファ層(AlGaN)21と、チャネル層(GaN)22の界面には、面密度として1×1013cm−2程度の負電荷が発生する。また、電子供給層(AlGaN)23と、チャネル層(GaN)22の界面には、面密度として5×1012cm−2程度の正電荷が発生する。
しかしながら、電子供給層(AlGaN)23に高濃度のn型不純物が添加されているため、チャネル層(GaN)22内には、2DEG層26が生成される。
電子供給層23上に、例えば、Ti/Al/Ni/Au等の金属を蒸着し、アロイ処理することにより、ソース電極241、ドレイン電極242をそれぞれ形成し、2DEG層26とのオーム性接触をとる。
次に、N等のイオン注入により素子間分離を行なう。その後、例えばプラズマ励起気相成長(Plasma-Enhanced Chemical Vapor Deposition:「PECVD」と略記する)法により、窒化珪素(Si3N4)からなる絶縁膜27(膜厚:60nm)を成膜する。
通常のフォトリソグラフィ法により開口パターンを形成した後、例えば、弗化硫黄(SF6)等の反応性ガスを用いたドライエッチング法で、絶縁膜27をエッチング除去して電子供給層23を露出することにより、開口部28を形成する。
次に、例えばNi/Au等の金属を蒸着、リフトオフすることにより、開口部28に埋め込むようにして、ゲート電極25を形成する。このようにして、図6に示したFETが作製される。
<実施形態3>
図8は、本発明の第3の実施形態の断面構造を模式的に示す図である。図8において、30は基板であり、31は格子緩和したバッファ層、32はチャネル層、33は電子供給層である。ここで、上記半導体層構造は、[000−1]結晶軸に平行なV族原子面成長により形成され、電子供給層33のバンドギャップがチャネル層32より大きく、電子供給層33のa軸長がバッファ層31のa軸長よりも小さくなっている。すなわち、電子供給層33には熱平衡にて、引張歪が生じている。
ここで、バッファ層31と電子供給層33の内、
チャネル層32のIII族原子面側にある層はバッファ層31、
チャネル層32のV族原子面側にある層は電子供給層33
であり、III族原子面側の層(バッファ層31)の方がV族原子面側の層(電子供給層33)よりもa軸長が長くなっている。
チャネル層32内には2DEG層36が形成され、2DEG層36と電気的に接続されたソース電極341、ドレイン電極342が対向して形成されている。
ソース電極341とドレイン電極342に挟まれた部位の電子供給層33上にはゲート電極35が形成されている。
図9は、図8のような、FETの電子供給層33内の格子歪み量のドレイン電圧依存性を模式的に示す図である。図10は、歪みエネルギーのドレイン電圧依存性を模式的に示す図である。図9、図10には、比較例として、関連技術1、2によるFETの特性も併せて示した。
電子供給層33は、電圧ゼロ(ドレイン電圧=0)の熱平衡で圧縮方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は圧縮から引張に転じ、電圧増加と共に歪エネルギーが一旦減少してから増加に転じる。このため、劣化開始電圧が例えば360V程度と、関連技術1、2の180V、240Vと比べて大幅に改善される。
本実施形態における格子歪、歪エネルギーの振る舞いの原理を以下に説明する。
本実施形態では、電子供給層33の格子定数(a軸長)がバッファ層31の格子定数(a軸長)よりも小さいことに起因して、熱平衡状態では、電子供給層33内には面内方向に引張方向の歪ベクトル(ε1(y),ε2(y),0)が存在している(ε1(y)>0,ε2(y)>0)。
ゲートに対してドレインが正電位となるような電圧を印加すると、電子供給層33には基板30から表面に向かう方向に、電界ベクトル(0,0,F3)が発生する(F3<0)。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界F3を加えると、電界強度に比例した水平方向の歪変化(Δε1(y),Δε2(y),0)を生じる。ここで、Δεi(y)(i=1,2)は、次式(10)のように表される。
Δεi(y)=−di3(y)F3 ・・・(10)
上式(10)において、di3(y)(i=1,2)は電子供給層33を構成する材料の垂直方向電界成分F3と水平方向歪Δεi(y)を関係付けるピエゾ電気成分である。
歪変化の向きは、半導体層構造が[000−1]結晶軸に平行なV族原子面成長で、電界が基板から表面に向かう方向の場合、圧縮方向となる。
したがって、電子供給層33に発生する歪ベクトル(εT1(y),εT2(y),0)は次式(11)のように表される。
εTi(y)=εi(y)−di3(y)F3 ・・・(11)
格子不整合に伴う歪εi(y)が引張方向であり、逆ピエゾ効果による歪Δεi(y)は圧縮方向であるため、両者が打ち消しあって、電子供給層33の内部歪が減少する。
歪量は、垂直方向電界成分F3に比例して増加するため、図9に示すような格子歪と電圧の関係が得られる。
フックの法則によれば、このときの歪エネルギーEyは次式(12)で表される。
Ey=EY(y)hy(ε1(y)−d13(y)F3)2 ・・・(12)
上式(12)において、EY(y)は電子供給層33を構成する材料のヤング率である。hyはゲート電極35の下部における電子供給層33の厚さである。なお、V族原子面成長のため、面内方向(i=1,2)は等価であることを用いた。
歪エネルギーEyは、垂直方向電界成分F3の二乗に比例して増加するため(F3の二乗の係数は正値)、図10に示すような、歪エネルギーと電圧の関係が得られる。
このように、本実施形態では、格子不整合に伴う内部歪ε1(y)と逆ピエゾ効果による歪Δε1(y)が打ち消し合うため、内部歪は、熱平衡では、引張で電圧増加にしたがって引張から圧縮に転じる。このため、歪エネルギーEyは、電圧(ドレイン)の増加に伴い、一旦減少してから、増加に転じ、劣化開始電圧(歪エネルギー=Ecritとなるドレイン電圧:360V)は、関連技術1、2と比べて大幅に改善される。
また、電子供給層33のバンドギャップがチャネル層32より大きいため、2DEG層36は、チャネル層32内部に形成され、電子が高電子移動度のチャネル層32を走行するため、高速動作が可能になる。
次に、第3の実施形態の構造を実現するための具体的な結晶構造について述べる。
図4より、In組成比yを0<y<0.17に設定すれば、InyAl1−yNのa軸長はGaNより小さく、且つ、InyAl1−yNのバンドギャップはGaNより大きくなる。
したがって、図8のような素子構造において、例えば、
バッファ層31をGaN、
チャネル層32をGaN、
電子供給層33をInyAl1−yN(0<y<0.17)
によって構成すれば、電子供給層33のa軸長がバッファ層31よりも小さく、且つ、電子供給層33のバンドギャップがチャネル層32より大となる。
図11は、図8のようなFET構造においてInyAl1−yNからなる電子供給層33のIn組成比yを変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。図11において、点線(y=0.175)はInAlN電子供給層33がGaNバッファ層31と格子整合する場合で、関連技術2によるFETに対応している。
解析の結果、InyAl1−yNからなる電子供給層33のIn組成比yが0<y<0.17を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。
ただし、y<0.1では、格子不整合が大きくなって熱平衡での歪エネルギーが増大し過ぎるため好ましくない。このため、0.1<y<0.16の範囲に設定するのが望ましい。
更なる解析の結果、図11に示すとおり、yを0.15程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、0.14<y<0.16の範囲に設定すれば、目的とする効果を十分に得ることが出来る。
第3の実施形態のFETの作製方法について説明する(y=0.15の場合)。
(111)面Si基板30上に、例えばMOCVD法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(図示せず)を層厚:200nm、アンドープGaNからなるバッファ層31(層厚:1μm)、アンドープGaNからなるチャネル層32(層厚:50nm)、n型In0.15Al0.85Nからなる電子供給層33(層厚:20nm)をこの順に成長する。ここで、上記半導体層構造は[000−1]結晶軸に平行なN面成長により形成した。
In0.15Al0.85Nからなる電子供給層33の層厚は、GaNからなるバッファ層31上において転位が発生する臨界膜厚よりも薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
In0.15Al0.85Nからなる電子供給層33に添加するn型不純物として、例えばSiを用い、不純物濃度は、例えば5×1019cm−3程度に設定する。
自発性分極効果とピエゾ分極効果に基づいて電子供給層(In0.15Al0.85N)33とチャネル層(GaN)32の界面には、面密度として、3×1013cm−2程度の負電荷が発生する。しかしながら、電子供給層33に高濃度のn型不純物が添加されているため、チャネル層(GaN)32内に2DEG層36が生成される。
電子供給層33上に、例えば、Ti/Al/Ni/Au等の金属を蒸着し、アロイ処理することにより、ソース電極341、ドレイン電極342をそれぞれ形成し、2DEG層36とのオーム性接触をとる。
次に、N等のイオン注入により素子間分離を行なう。ソース電極341とドレイン電極342で挟まれた部位の電子供給層33上には、Ni/Auなどの金属を蒸着し、リフトオフすることにより、ゲート電極35を形成する。このようにして、図8のようなFETが作製される。
<実施形態4>
図12は、本発明の第4の実施形態の断面構造を模式的に示す図である。図12において、40は基板であり、41は格子緩和したAlu1Ga1−u1Nからなるバッファ層、42はGaNからなるチャネル層、43はAlu2Ga1−u2Nからなる電子供給層である。ここで、0≦u1<u2≦1である。上記半導体層構造は[000−1]結晶軸に平行なN面成長により形成され、電子供給層43のバンドギャップがチャネル層42よりも大きく、且つ、電子供給層43のa軸長がバッファ層41よりも小さくなっている。すなわち、電子供給層43には熱平衡にて引張歪が生じている。
チャネル層42内には2DEG層46が形成され、2DEG層46と電気的に接続されたソース電極441、ドレイン電極442が対向して形成されている。
電子供給層43上に、絶縁膜47を形成し、絶縁膜47に形成した開口部48にゲート電極45を埋め込むように形成してある。ゲート電極45はそのソース側端部とドレイン側端部において絶縁膜47を覆うように形成され、庇型の形状を有している。この庇部が所謂フィールドプレートとして機能する。
本実施形態における半導体層構造は、[000−1]結晶軸に平行なN面成長とし、電子供給層43のバンドギャップがチャネル層42より大きく、且つ、電子供給層43のa軸長がバッファ層41より小さい歪層としている。
このため、本実施形態は、前記第3の実施形態と同様な原理に基づいて、熱平衡での電子供給層43の内部歪と逆ピエゾ効果に伴う歪変化が打ち消し合うため、電圧印加時の歪エネルギーが抑制される。
さらに、本実施形態では、フィールドプレートの効果により、ゲートのドレイン端で発生する電界集中が緩和される。このため、垂直方向電界成分F3が減少して、上式(12)にしたがって、逆ピエゾ効果による歪エネルギーの増加が更に抑制される。
図13は、図12のようなFET構造において、Alu2Ga1−u2Nからなる電子供給層43のAl組成比u2を変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。Alu1Ga1−u1Nからなるバッファ層41のAl組成比u1は0.1に固定してある。図13において、点線(u2=0.2、u1=0)は、関連技術1によるFET(Ga面成長)の歪エネルギーの垂直方向電界強度依存特性に対応している。
解析の結果、バッファ層のAl組成比u1と電子供給層43のAl組成比u2が、
u1<u2
を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。
更なる解析の結果、図13において、u2=0.2、u1=0.1の結果が示すとおり、u2−u1を0.1程度に設定した場合には、FET内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、
0.05<u2−u1<0.15
の範囲に設定すれば、目的とする作用効果を十分に得ることが出来る。
次に、本実施形態のFETの作製方法について説明する(ただし、u2=0.1、u1=0.0の場合)。
(111)面Si基板40上に、例えばMOCVD法により、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(図示せず)を200nm、アンドープGaNからなるバッファ層41(層厚1μm)、アンドープGaNからなるチャネル層42(層厚50nm)、n型Al0.1Ga0.9Nからなる電子供給層43(層厚20nm)をこの順に成長する。
ここで、上記半導体層構造は、[000−1]結晶軸に平行なN面成長により形成した。
Al0.1Ga0.9Nからなる電子供給層43の層厚は、GaNからなるバッファ層41上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
Al0.1Ga0.9Nからなる電子供給層43に添加するn型不純物としては、例えばSiを用い、不純物濃度としては例えば5×1018cm−3程度に設定する。
自発性分極効果とピエゾ分極効果に基づいて、電子供給層(AlGaN)43とチャネル層(GaN)42の界面には面密度として5×1012cm−2程度の負電荷が発生する。しかしながら、電子供給層43には高濃度のn型不純物が添加されているため、GaNチャネル層42内には2DEG層46が生成される。
電子供給層43上に、例えば、Ti/Al/Ni/Au等の金属を蒸着、アロイ処理することにより、ソース電極441、ドレイン電極442をそれぞれ形成し、2DEG層46とのオーム性接触をとる。
次に、N等のイオン注入により素子間分離を行なう。
その後、例えばPECVD法により、Si3N4からなる絶縁膜47(60nm)を成膜する。
通常のフォトリソグラフィ法により、開口パターンを形成した後、例えばSF6等の反応性ガスを用いたドライエッチング法で、絶縁膜47をエッチング除去して電子供給層43を露出することにより、開口部48を形成する。
次に、例えばNi/Au等の金属を蒸着、リフトオフすることにより、開口部48に埋め込むようにして、ゲート電極45を形成する。このようにして、図12に示したようなFETが作製される。
以上、本発明を上記実施形態に即して説明したが、本発明は上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。
例えば、前記実施形態では、基板として、Siを用いたが、炭化珪素(SiC)、サファイア(Al2O3)、GaN、ダイヤモンド(C)等、他の基板であっても良い。
前記実施形態では、核生成層として、AlNとGaNの超格子を用いたが、AlN、AlGaN、GaN等の単層を用いても良い。
前記実施形態では、バッファ層の材料として、GaN又はAlGaNを用いたが、AlN、窒化インジウムガリウム(InGaN)、InAlN、InAlGaN等他のIII窒化物半導体を用いても良い。
前記実施形態では、チャネル層の材料として、GaNを用いたが、電子供給層よりバンドギャップの小さい他のIII族窒化物半導体を用いても良い。例えば、AlGaN、InAlN、InAlGaN、InGaN、窒化インジウム(InN)等他のIII族窒化物半導体を用いても良い。
前記実施形態では、電子供給層の材料として、InAlN又はAlGaNを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。例えば、AlN、GaN、InAlGaN、InGaN等であっても良い。
また前記実施形態では、電子供給層は、アンドープ若しくはn型としたが、アンドープ層とn型層の二層構造や、アンドープ層とn型層とアンドープ層の三層構造等の多層構造で構成しても良い。
前記実施形態では、絶縁膜として、Si3N4を用いたが、酸化アルミニウム(Al2O3)、酸化珪素(SiO2)等他の絶縁体を用いても良い。
前記実施形態では、ソース電極、ドレイン電極の材料として、Ti/Al/Ni/Auを用いたが、Ti/Al、Ti/Al/モリブデン(Mo)/Au、Ti/Al/ニオビウム(Nb)/Au等他の材料を用いても良い。
前記実施形態では、ゲート電極の材料として、Ni/Auを用いたが、Ni/パラディウム(Pd)/Au、Ni/白金(Pt)/Au、Ti/Au、Ti/Pd/Au、Ti/Pt/Au等他の材料を用いても良い。
また、前記実施形態では、電子供給層に接してゲート電極を形成したが、電子供給層とゲート電極の間に、例えば、AlN、AlGaN、GaN、InAlN、InAlGaN、InGaN、InN等III族窒化物半導体からなる厚さ数nmのキャップ層を挿入しても良い。
前記実施形態では、電子供給層に接してチャネル層を形成したが、電子供給層とチャネル層の間に、例えば、AlN、AlGaN、GaN、InAlN、InAlGaN、InGaN、InN等III族窒化物半導体からなる厚さ数nmのスペーサ層を挿入しても良い。
前記実施形態では、電子供給層に接してゲート電極を形成するショットキー型ゲートとしたが、電子供給層とゲート電極の間にAl2O3、SiO2、あるいはSi3N4等の絶縁膜を挿入した金属−絶縁膜−半導体(MIS)型ゲートを用いても良い。
前記実施形態では、N等のイオン注入により素子間分離を行ったが、イオン注入には硼素(B)等他のイオンを用いても良い。あるいは、素子間分離として、メサエッチングにより素子間分離を行なっても良い。
前記実施形態では、デバイス最表面に保護膜が設けられていないが、Si3N4、SiO2、Al2O3等の絶縁体からなる保護膜を形成しても良い。
本発明によれば、劣化開始電圧の高い窒化物半導体からなるFETが得られ、携帯電話基地局、固定無線伝送装置、ディジタル放送地上局、レーダ装置、モータ制御、高周波発生装置、電源装置、インバータ照明等に用いられる電子機器の高性能化に寄与するところ大である。
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。