JP5923674B2 - レベルシフタを含むセンスアンプ - Google Patents
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Landscapes
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Description
102 センスアンプ
104 レベルシフタ
106 ラッチ
110 第1のトランジスタ
112 第2のトランジスタ
114 センスアンプ差動出力
116 センスアンプ差動出力
120 レベルシフタ差動出力
122 レベルシフタ差動出力
124 ラッチポート
126 ラッチポート
200 装置
202 第1のトランジスタの第2の端子
204 第1のトランジスタの第1の端子
206 第3のトランジスタの第2の端子
208 第3のトランジスタの第1の端子
210 第4のトランジスタの第1の端子
212 第4のトランジスタの第2の端子
214 第2のトランジスタの第2の端子
216 第2のトランジスタの第1の端子
250 第1のトランジスタ
252 第2のトランジスタ
254 第3のトランジスタ
256 第4のトランジスタ
260 第1のトランジスタ
262 第2のトランジスタ
264 第1のインバータ
268 第1のプルアップトランジスタ
272 第1のトランジスタ
274 第2のトランジスタ
276 第2のインバータ
280 第2のプルアップトランジスタ
300 タイミング図
400 装置
406 ドライバ
410 第1のドライバトランジスタ
412 第2のドライバトランジスタ
416 第1のドライバトランジスタの第1の端子
418 第1のドライバトランジスタの第2の端子
420 第2のドライバトランジスタの第1の端子
422 第2のドライバトランジスタの第2の端子
424 第1のドライバポート
426 第2のドライバポート
500 方法
600 ワイヤレス通信デバイス
610 プロセッサユニット
622 システムオンチップデバイス
626 ディスプレイコントローラ
628 ディスプレイ
630 入力デバイス
632 メモリ
634 コーデック
636 スピーカー
638 マイクロフォン
640 ワイヤレスコントローラ
642 ワイヤレスアンテナ
644 電源
664 レベルシフタを伴うセンスアンプを含むメモリ
Claims (20)
- 第1のパワードメイン中にある、センスアンプ差動出力を有するセンスアンプと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、および第4のトランジスタを含む、レベルシフタ差動出力を有し前記センスアンプ差動出力に結合されるレベルシフタであって、前記センスアンプ差動出力の第1のセンスアンプ出力が前記第1のトランジスタおよび前記第3のトランジスタに結合され、前記センスアンプ差動出力の第2のセンスアンプ出力が前記第2のトランジスタおよび前記第4のトランジスタに結合される、レベルシフタと、
前記第1のセンスアンプ出力と、前記第1のトランジスタのゲートと、前記第3のトランジスタのゲートとに結合されるゲートを有する第1のプルアップトランジスタを含む、データを記憶するためのラッチであって、前記ラッチは、前記第1のパワードメインとは異なる第2のパワードメイン中にあり、前記レベルシフタ差動出力の第1のレベルシフタ出力と前記ラッチの第1のラッチ出力は第1の共通ノードに結合される、ラッチとを含む、装置。 - 前記センスアンプ差動出力の前記第1のセンスアンプ出力が、前記第1のトランジスタのゲート端子および前記第3のトランジスタのゲート端子に結合され、前記センスアンプ差動出力の前記第2のセンスアンプ出力が、前記第2のトランジスタのゲート端子および前記第4のトランジスタのゲート端子に結合される、請求項1に記載の装置。
- 前記第1のトランジスタの第1の端子および前記第2のトランジスタの第1の端子がグラウンド源に結合され、前記第1のトランジスタの第2の端子および前記第2のトランジスタの第2の端子が前記ラッチに結合される、請求項2に記載の装置。
- 前記第1のトランジスタの前記第2の端子が前記レベルシフタ差動出力の第1のレベルシフタ出力に結合され、前記第2のトランジスタの前記第2の端子が前記レベルシフタ差動出力の第2のレベルシフタ出力に結合される、請求項3に記載の装置。
- 前記第3のトランジスタの第2の端子が前記レベルシフタ差動出力の前記第2のレベルシフタ出力に結合され、前記第4のトランジスタの第2の端子が前記レベルシフタ差動出力の前記第1のレベルシフタ出力に結合される、請求項4に記載の装置。
- 前記センスアンプがイネーブル信号に応答して選択的に有効にされ、前記センスアンプが、前記センスアンプ差動出力上にセンスアンプ差動出力信号を生成するように構成され、前記センスアンプ差動出力信号の第1のセンスアンプ出力信号と、前記センスアンプ差動出力信号の第2のセンスアンプ出力信号の1つが、ある期間において前記センスアンプによってアサートされる、請求項1に記載の装置。
- 前記ラッチがさらに、
インバータ構成を有するトランジスタの第1のペアであって、前記第1のプルアップトランジスタが、前記トランジスタの第1のペアのトランジスタの端子に結合される、トランジスタの第1のペアと、
前記インバータ構成を有するトランジスタの第2のペアと、
前記第2のセンスアンプ出力に結合されるゲート端子を含む第2のプルアップトランジスタであって、トランジスタの前記第2のペアのトランジスタの端子に結合される、第2のプルアップトランジスタとを含む、請求項1に記載の装置。 - 第1のパワードメイン中にあるセンスアンプによって、センスアンプ差動出力信号を生成するステップと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、および第4のトランジスタを含むレベルシフタによって、第1の共通ノードに結合された第1のレベルシフタ出力を含むレベルシフタ差動出力において、前記センスアンプ差動出力信号に応じたレベルシフタ差動出力信号を生成するステップであって、前記センスアンプ差動出力信号の第1のセンスアンプ出力信号が前記第1のトランジスタおよび前記第3のトランジスタに与えられ、前記センスアンプ差動出力信号の第2のセンスアンプ出力信号が前記第2のトランジスタおよび前記第4のトランジスタに与えられる、ステップと、
前記レベルシフタ差動出力信号に応じたデータをラッチに記憶するステップであって、前記ラッチが前記第1のパワードメインとは異なる第2のパワードメイン中にあり、前記ラッチが、前記第1のトランジスタのゲートと、前記第3のトランジスタのゲートと、前記センスアンプの第1の出力とに結合されるゲートを有する第1のプルアップトランジスタを含む、ステップと、
前記第1のプルアップトランジスタを使用して、前記第1の共通ノードに結合された前記ラッチの第1のラッチ出力を介して、前記データに基づいて前記レベルシフタ差動出力信号を駆動するステップとを含む、方法。 - 前記レベルシフタ差動出力信号が、前記第1のセンスアンプ出力信号が前記第1のトランジスタに与えられ前記第2のセンスアンプ出力信号が前記第2のトランジスタに与えられた後、前記第1のトランジスタおよび前記第2のトランジスタと関連付けられる単一のトランジスタ遅延の後で生成される、請求項8に記載の方法。
- 前記第1のセンスアンプ出力信号が前記第1のパワードメインに対応する論理ハイ値を有することに応答して、第1のレベルシフタ出力における電圧をプルダウンし、第2のレベルシフタ出力における電圧をプルアップするために、前記センスアンプの前記第1の出力が、前記第1のトランジスタのゲート端子および前記第3のトランジスタのゲート端子に結合され、前記第2のセンスアンプ出力信号が前記第1のパワードメインに対応する前記論理ハイ値を有することに応答して、前記第1のレベルシフタ出力における電圧をプルアップし、前記第2のレベルシフタ出力における電圧をプルダウンするために、前記センスアンプの第2の出力が、前記第2のトランジスタのゲート端子および前記第4のトランジスタのゲート端子に結合される、請求項8に記載の方法。
- 前記第1のトランジスタの第1の端子および前記第2のトランジスタの第1の端子がグラウンド源に結合され、前記第1のトランジスタの第2の端子および前記第2のトランジスタの第2の端子が前記ラッチに結合され、
前記ラッチがさらに、
インバータ構成を有するトランジスタの第1のペアと、
前記インバータ構成を有するトランジスタの第2のペアとを含み、前記第2のレベルシフタ出力が論理ロー値を有することに応答してトランジスタの前記第1のペアが前記第2のパワードメインに対応する論理ハイ値へと前記第1のレベルシフタ出力を駆動することを可能にするように、前記第1のプルアップトランジスタがトランジスタの前記第1のペアのトランジスタの端子に結合され、前記第1のレベルシフタ出力が前記論理ロー値を有することに応答してトランジスタの前記第2のペアが前記第2のパワードメインに対応する前記論理ハイ値へと前記第2のレベルシフタ出力を駆動することを可能にするように、前記ラッチがさらに、前記センスアンプの前記第2の出力とトランジスタの前記第2のペアのトランジスタの端子とに結合される第2のプルアップトランジスタを含む、請求項10に記載の方法。 - 第1のパワードメイン中にある、差動出力を有する差動出力信号を生成するための手段と、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、および第4のトランジスタを含む、レベルシフタ差動出力を有し前記差動出力に結合されるレベルシフタ差動出力信号を生成するための手段であって、前記差動出力の第1の出力が前記第1のトランジスタおよび前記第3のトランジスタに結合され、前記差動出力の第2の出力が前記第2のトランジスタおよび前記第4のトランジスタに結合される、手段と、
データを記憶するための手段であって、前記レベルシフタ差動出力に結合され、前記差動出力の前記第1の出力、前記第1のトランジスタのゲート、および前記第3のトランジスタのゲートに結合されるゲートを有する第1のプルアップトランジスタを含み、前記第1のパワードメインとは異なる第2のパワードメイン中にある、手段とを含み、
前記レベルシフタ差動出力の第1のレベルシフタ出力と前記データを記憶するための手段の第1の出力は第1の共通ノードに結合される、
装置。 - 前記差動出力の前記第1の出力が、前記第1のトランジスタのゲート端子および前記第3のトランジスタのゲート端子に結合され、前記差動出力の前記第2の出力が、前記第2のトランジスタのゲート端子および前記第4のトランジスタのゲート端子に結合される、請求項12に記載の装置。
- データを記憶するための前記手段がさらに、
インバータ構成を有するトランジスタの第1のペアと、
前記インバータ構成を有するトランジスタの第2のペアとを含み、前記第1のプルアップトランジスタがトランジスタの前記第1のペアのトランジスタの端子に結合され、第2のプルアップトランジスタがトランジスタの前記第2のペアのトランジスタの端子に結合される、請求項12に記載の装置。 - プロセッサによって実行されると、前記プロセッサに動作を実行させる命令を含む、非一時的コンピュータ可読記録媒体であって、前記動作が、
メモリからデータを取り出すステップを含み、前記データを取り出すステップが、
第1のパワードメイン中にあるセンスアンプを介して、センスアンプ差動出力信号を生成するステップと、
第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、および第4のトランジスタを含むレベルシフタを介して、第1の共通ノードに結合された第1のレベルシフタを含むレベルシフタ差動出力において、前記センスアンプ差動出力信号に応じたレベルシフタ差動出力信号を生成するステップであって、前記センスアンプ差動出力信号の第1のセンスアンプ出力信号が前記第1のトランジスタおよび前記第3のトランジスタに与えられ、前記センスアンプ差動出力信号の第2のセンスアンプ出力信号が前記第2のトランジスタおよび前記第4のトランジスタに与えられる、ステップと、
前記レベルシフタ差動出力信号に応じた前記データをラッチに記憶するステップであって、前記ラッチが、前記第1のトランジスタのゲートと、前記第3のトランジスタのゲートと、前記センスアンプの第1の出力とに結合されるゲートを有するプルアップトランジスタを含み、前記ラッチが、前記第1のパワードメインとは異なる第2のパワードメイン中にある、ステップと、
前記プルアップトランジスタを使用して、前記第1の共通ノードに結合された前記ラッチの第1のラッチ出力を介して、前記データに基づく前記レベルシフタ差動出力信号を駆動するステップとを含む、非一時的コンピュータ可読記録媒体。 - 前記レベルシフタ差動出力の第2のレベルシフタ出力および前記ラッチの第2のラッチ出力が第2の共通ノードに結合される、請求項1に記載の装置。
- 前記ラッチが前記第1の共通ノードにおける第1のデータ値を記憶し、前記ラッチが前記第2の共通ノードにおける第2のデータ値を記憶する、請求項16に記載の装置。
- 前記第1の共通ノードにおける第1の出力信号が、前記第1のレベルシフタ出力において出力される第1のレベルシフタ出力信号と、前記第1のラッチ出力において出力される第1のラッチ出力信号とに基づき、前記第2の共通ノードにおける第2の出力信号が、前記第2のレベルシフタ出力において出力される第2のレベルシフタ出力信号と、前記第2のラッチ出力において出力される第2のラッチ出力信号とに基づく、請求項16に記載の装置。
- 前記第1のプルアップトランジスタが、前記第2のパワードメインの電圧源に直接結合される第1の端子を有する、請求項1に記載の装置。
- 前記第2のプルアップトランジスタのゲートが、前記第2のトランジスタのゲートおよび前記第4のトランジスタのゲートに結合される、請求項7に記載の装置。
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Families Citing this family (12)
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US9444406B1 (en) * | 2015-06-29 | 2016-09-13 | Silicon Laboratories Inc. | Amplifier topology achieving high DC gain and wide output voltage range |
US9679614B1 (en) * | 2015-11-25 | 2017-06-13 | Micron Technology, Inc. | Semiconductor device with single ended main I/O line |
US9836071B2 (en) * | 2015-12-29 | 2017-12-05 | Silicon Laboratories Inc. | Apparatus for multiple-input power architecture for electronic circuitry and associated methods |
US10020809B2 (en) * | 2016-09-19 | 2018-07-10 | Globalfoundries Inc. | Integrated level translator and latch for fence architecture |
US9911471B1 (en) | 2017-02-14 | 2018-03-06 | Micron Technology, Inc. | Input buffer circuit |
IT201700096772A1 (it) * | 2017-08-29 | 2019-03-01 | St Microelectronics Srl | Circuito traslatore di livello, dispositivo e procedimento corrispondenti |
US10211832B1 (en) * | 2017-12-05 | 2019-02-19 | Micron Technology, Inc. | Input buffer circuit |
US10170164B1 (en) * | 2018-02-13 | 2019-01-01 | Globalfoundries Inc. | Sense amplifier latch circuit and sense amplifier multiplexed latch circuit |
US10498315B2 (en) * | 2018-03-05 | 2019-12-03 | Texas Instruments Incorporated | Level shifter circuit |
US10734040B1 (en) | 2019-03-29 | 2020-08-04 | Apple Inc. | Level-shifting transparent window sense amplifier |
US10854246B1 (en) * | 2019-05-23 | 2020-12-01 | Qualcomm Incorporated | Memory with high-speed and area-efficient read path |
US11121712B1 (en) * | 2020-03-13 | 2021-09-14 | Infineon Technologies Ag | Level shifters with variably adjusted control voltage and for reading memory cells |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62270098A (ja) | 1986-05-19 | 1987-11-24 | Toshiba Corp | 半導体センス回路 |
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JPH03263689A (ja) * | 1990-03-13 | 1991-11-25 | Mitsubishi Electric Corp | 半導体集積回路 |
JP3160316B2 (ja) | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100218336B1 (ko) * | 1996-11-28 | 1999-09-01 | 구본준 | 레벨 시프터 |
KR100223675B1 (ko) * | 1996-12-30 | 1999-10-15 | 윤종용 | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 |
US5844441A (en) * | 1997-01-10 | 1998-12-01 | Microchip Technology, Incorporated | High votage latch using CMOS transistors and method therefor |
JPH10283776A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5903171A (en) | 1997-05-29 | 1999-05-11 | Winbond Electronics Corporation | Sense amplifier with integrated latch and level shift |
JP3665633B2 (ja) * | 2002-09-20 | 2005-06-29 | 株式会社東芝 | 半導体集積回路 |
US6812746B2 (en) | 2002-11-12 | 2004-11-02 | Micron Technology, Inc. | Method and apparatus for amplifying a regulated differential signal to a higher voltage |
US20070188194A1 (en) * | 2006-02-15 | 2007-08-16 | Samsung Electronics Co: Ltd. | Level shifter circuit and method thereof |
US20090033401A1 (en) * | 2007-08-02 | 2009-02-05 | International Business Machines (Ibm) | Level Shifting Circuit With Symmetrical Topology |
JP2011119979A (ja) * | 2009-12-03 | 2011-06-16 | Toshiba Corp | レベルシフト回路 |
US8456194B2 (en) * | 2010-11-17 | 2013-06-04 | Advanced Micro Devices, Inc. | Level shifter with primary and secondary pull-up circuits |
US8705282B2 (en) * | 2011-11-01 | 2014-04-22 | Silicon Storage Technology, Inc. | Mixed voltage non-volatile memory integrated circuit with power saving |
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