KR100792356B1 - 반도체 메모리 소자 및 그의 구동방법 - Google Patents

반도체 메모리 소자 및 그의 구동방법 Download PDF

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Abstract

본 발명은 동작 주파수의 변동에 응답하여 버퍼링 성능을 변동하는 입력 버퍼 회로에 관한 것으로서, 본 발명의 일 측면에 따르면, 버퍼 인에이블 신호 및 동작주파수를 대변하는 모드신호에 응답하여 다수의 인에이블 신호 - 상기 모드신호에 따라 활성화되는 인에이블 신호의 수가 달라짐 - 를 생성하기 위한 인에이블 신호 생성부와, 상기 다수의 인에이블 신호 각각에 제어받는 다수의 전류원을 구비하는 차동증폭형 입력 버퍼를 구비하는 반도체 메모리 소자가 제공된다.
입력 버퍼, 동작 주파수, 카스 레이턴시 모드

Description

반도체 메모리 소자 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 종래의 기술에 따른 반도체 메모리 장치에서 사용되는 입력 버퍼의 구성을 도시한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 사용되는 입력 버퍼의 구성을 도시한 회로도.
도 3a는 본 발명의 실시예에 따른 입력 버퍼를 적용한 반도체 메모리 소자와 종래의 기술에 따른 입력 버퍼를 적용한 반도체 메모리 소자에 50%의 듀티 비(duty ratio)를 갖는 신호를 입력하였을 때 출력되는 신호를 시뮬레이션(simulation)한 그래프.
도 3b는 본 발명의 실시예에 따른 입력 버퍼를 적용한 반도체 메모리 소자와 종래의 기술에 따른 입력 버퍼를 적용한 반도체 메모리 소자에 듀티 비(duty ratio) 차이가 있는 신호를 입력하였을 때 출력되는 신호를 시뮬레이션(simulation)한 그래프.
*도면의 주요 부분에 대한 부호의 설명.
100 : 버퍼링 수단.
200 : 인에이블 신호 생성수단.
120 : 차동 증폭기.
140 : 드라이버.
220 : 제1인에이블 신호 생성수단.
240 : 제2인에이블 신호 생성수단.
260 : 제3인에이블 신호 생성수단.
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 동작 주파수의 변동에 응답하여 버퍼링 성능을 변동하는 입력 버퍼 회로에 관한 것이다.
컴퓨터(computer)의 주메모리 또는 모바일 폰(mobile phone)의 메모리 등에 사용되는 반도체 메모리 장치는 무엇보다도 동작속도의 고속화 또는 전력소모의 최소화가 그 발전의 중심이 되고 있다.
동기식(synchronous) 반도체 메모리 장치의 개발과 함께 그 동작속도는 수백 메가 헤르츠(MHz)를 달성하고 있으며, 이러한 반도체 메모리 장치로서는 램버스 디램(Rambus DRAM) 또는 디디알(DDR : Double Data Rate) 등이 제시되었고, 또한 현재 차세대 메모리로서 연구가 계속되고 있다.
한편, 이러한 동작속도의 고속화 못지 않게 중요하게 작용하는 것이 소비되 는 전력을 최소화하는 것이다. 즉, 동작 전원전압이 점점 낮아지면서 반도체 메모리 장치에서 소비되는 전력을 최소한으로 낮출 필요가 있으며, 특히 배터리로 동작되는 시스템에서 사용하기 위해서는 전력소모를 최소한으로 할 수 있는 반도체 메모리 장치가 필요하다.
반도체 메모리 장치에서는 셀(cell) 데이터를 증폭하는 센스앰프(Sense Amplifier) 그리고 외부신호 또는 내부신호의 입력 또는 출력을 담당하는 입/출력 버퍼(Input/Output Buffer) 등이 특히 전류를 많이 소모하는 회로들이다.
특히 입력 버퍼 회로는 칩 외부의 신호를 내부신호로 정확하게 버퍼링(buffering) 할 수 있어야 하며, 동시에 그 소비전류를 최소한으로 적게 사용하여야 한다. 그래서 이러한 요구조건을 만족시키기 위해 대게 차동증폭형(Differential Amplifying type)으로 구현하는 것이 일반적이다. 이러한 구조로 이루어진 종래의 입력 버퍼들이 미국등록특허 5,736,871/ 6,020,761/ 6,172,524/ 6,750,684 등에 개시되어 있다.
도 1은 종래의 기술에 따른 반도체 메모리 장치에서 사용되는 입력 버퍼의 구성을 도시한 회로도이다.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치의 입력 버퍼(10)는, 인에이블 신호(EN)에 응답하여 입력신호(IN)와 기준전압신호(VREF)의 전위레벨을 비교하는 차동 증폭기(11)와, 차동 증폭기(11)에서 출력되는 전압을 구동하여 출력하는 드라이버(12)로 구성된다.
여기서, 기준전압신호(VREF)는 반도체 소자 내부의 밴드 갭(Band-gap) 회로 에서 출력되는 전압신호로써, PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동에 영향을 받지 않고 일정한 전위레벨을 유지하는 전압신호이다.
먼저, 차동 증폭기(11)는, 인에이블 신호(EN)의 게이트(gate) 입력에 응답하여 전원전압(VDD)을 스위칭(switching)함으로써 프리차지(precharge) 동작을 수행하는 프리차지 트랜지스터 P1/P2와, 각각의 프리차지 트랜지스터 P1/P2에 대응하여 병렬(parallel)로 연결되고 프리차지 트랜지스터 P2의 드레인(drain)에 게이트(gate)가 공통으로 연결된 액티브 로드(active load) 트랜지스터 P3/P4와, 프리차지 트랜지스터 P1에 채널(channel)이 직렬연결되고 입력신호(IN)를 게이트로 입력받는 입력 소스(input source) 트랜지스터 N1과, 프리차지 트랜지스터 P2에 채널(channel)이 직렬연결되고 기준전압신호(VREF)를 게이트로 입력받는 전류 소스(current source) 트랜지스터 N2와, 입력 소스 트랜지스터 N1과 전류 소스 트랜지스터 N2의 각 소스 단자가 서로 연결된 노드와 접지전압(VSS) 단 사이에 채널(channel)이 접속되고 인에이블 신호(EN)를 게이트로 입력받는 구동(driving) 트랜지스터 N3로 구성된다.
여기서, PMOS트랜지스터로 구성되는 프리차지 트랜지스터 P1/P2와 액티브 로드 트랜지스터 P3/P4는 풀업(Pull-up) 구동을 한다.
그리고, 드라이버(12)는, 차동 증폭기(11)의 구성요소 중 프리차지 트랜지스터 P2와 전류 소스 트랜지스터 N2가 접속된 노드에 걸리는 전압(OUTB)을 구동하여 입력 버퍼 출력신호(OUTBI)로서 출력하는 복수 개의 인버터로 구성된다.
종래 기술에 따른 반도체 메모리 장치의 입력 버퍼(10)의 동작특성은 다음과 같다.
입력버퍼(10)는 전원전압(VDD)과, 기준전압신호(VREF)와, 인에이블 신호(EN), 및 입력신호(IN)의 입력에 의해 동작한다. 여기서 잘 알려진 바와 같이 기준전압신호(VREF)는 통상적으로 전원전압(VDD)의 1/2 전위레벨을 갖는다.
첫째, 인에이블 신호(EN)가 로직'로우'(LOW)인 경우에는 구동 트랜지스터 N3이 턴 오프(TURN OFF)되어 차동 증폭기(11)는 동작하지 않는다. 그리고, 프리차지 트랜지스터인 P1/P2가 턴 온(TURN ON) 되어 차동 증폭기(11)의 출력신호(OUTB) 및 드라이버(12)의 출력신호(OUTBI)는 로직'하이'(HIGH)가 된다.
둘째, 인에이블 신호(EN)가 로직'하이'(HIGH)가 되면, 구동 트랜지스터 N3이 턴 온(ON) 되고, 프리차지 트랜지스터인 P1/P2가 턴 오프(TURN OFF)되어 차동 증폭기(11)가 동작하기 시작한다. 즉, 입력신호(IN)의 전위레벨에 따라 차동 증폭기(11)의 출력신호가 결정된다.
여기서, 입력신호(IN)가 기준전압신호(VREF)보다 높은 상태에서는 차동 증폭기(11)의 출력신호(OUTB) 및 드라이버(12)의 출력신호(OUTBI)는 로직'로우'(LOW)가 된다. 반대로, 입력신호(IN)가 기준전압신호(VREF)보다 낮은 상태에서는 차동 증폭기(11)의 출력신호(OUTB) 및 드라이버(12)의 출력신호(OUTBI)는 로직'하이'(HIGH)가 된다.
또한, 차동 증폭기(11)의 출력신호(OUTB) 및 드라이버(12)의 출력신호(OUTBI)는 입력신호(IN)의 종류에 따라 내부회로에 연결되어 동작모드를 제어하거나, 데이터(data)를 입력하는데 사용된다.
또한, 입력신호(IN)은 메모리 소자의 종류에 따라 다양한 전위레벨을 가지며, 통상 고속으로 동작하는 메모리소자에서 기준전압신호(VREF) 대비 작은 스윙(swing) 폭을 가지게 된다.
Figure 112006046827827-pat00001
표 1은 디디알2 동기식 디램(DDR2 SDRAM)의 동작주파수에 따른 동작 사향을 나타낸 표이다.
표 1을 참조하면, 디디알2 동기식 디램(DDR2 SDRAM)의 동작주파수의 종류에 따라 클럭 주기 시간(clock cycle time)의 변화뿐만 아니라, 셋 업/홀드 시간(setup/hold time) 등을 포함한 다양한 세부 사양이 변화되는 것을 알 수 있다.
또한, 이러한 세부 사향의 변화는 통상 동작주파수가 높아짐에 따라 더욱 미세하게 관리되는 방향으로 설정되게 된다.
그런데, 기존의 입력 버퍼(10)는 동작 주파수나 동작 모드에 상관없이 일정한 동작 특성을 가지도록 설계된다. 즉, 동작주파수가 저주파에서는 과도하게 좋은 특성으로 설계되어 불필요하게 전류소모가 많아질 수 있다. 또한, 동작주파수가 고주파에서는 필요한 동작사양을 만족하지 못하는 특성으로 설계되어 동작특성의 제한을 받을 수 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 동작 주파수나 동작 모드의 변동에 따라 버퍼링 성능을 변동할 수 있는 입력 버퍼 회로를 포함하는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 버퍼 인에이블 신호 및 동작주파수를 대변하는 모드신호에 응답하여 다수의 인에이블 신호 - 상기 모드신호에 따라 활성화되는 인에이블 신호의 수가 달라짐 - 를 생성하기 위한 인에이블 신호 생성부와, 상기 다수의 인에이블 신호 각각에 제어받는 다수의 전류원을 구비하는 차동증폭형 입력 버퍼를 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 입력 버퍼를 구비하는 반도체 메모리 소자의 구동방법에 있어서, 카스 레이턴시 모드를 통해 동작주파수를 감지하는 단계; 상기 동작주파수의 감지 결과에 따라 상기 입력 버퍼의 커런트 소스의 전류량을 조절하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 사용되는 입력 버퍼의 구성을 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 사용되는 입력 버퍼는, 복수 개의 인에이블 신호(EN1, EN2, EN3)를 생성하며, 상대적으로 높은 동작 대역폭에서 상대적으로 많은 개수로 활성화된 인에이블 신호(EN1, EN2, EN3)를 생성하는 인에이블 신호 생성부(200), 및 복수 개의 인에이블 신호(EN1, EN2, EN3) 중 활성화된 신호의 개수에 따라 입력신호(IN)의 버퍼링 성능(Performance)을 변동하는 버퍼링 부(100)을 구비한다.
본 발명의 실시예에 따른 반도체 메모리 소자에서 사용되는 입력 버퍼의 구성요소 중 인에이블 신호 생성부(200)의 동작은 다음과 같다.
첫째, 버퍼 인에이블 신호(BUF_EN)에 응답하여 동작을 시작한다.
둘째, 모드 레지스터 셋(MRS)으로부터 받은 동작 주파수 정보를 가지고 있는 카스 레이턴시 모드(CL5, CL6, CL7)에 따라 서로 다른 개수의 인에이블 신호(EN1, EN2, EN3)를 활성화시킨다. 즉, 동작 주파수가 높아질수록 더 많은 개수의 인에이 블 신호(EN1, EN2, EN3)를 활성화시킨다.
셋째, 그래픽용 옵션(GRAPHIC)의 경우 카스 레이턴시 모드(CL5, CL6, CL7)에 응답하여 활성화되는 인에이블 신호(EN1, EN2, EN3)보다 상대적으로 많은 개수의 인에이블 신호(EN1, EN2, EN3)를 활성화시킨다. 즉, 카스 레이턴시 모드(CL5, CL6, CL7)가 가지고 있는 가장 빠른 동작 주파수 정보보다 더 빠른 동작 주파수인 경우를 그래픽용 옵션(GRAPHIC)으로 나타내었다.
전술한 그래픽용 옵션(GRAPHIC)은 메모리 소자에서 퓨즈(Fuse) 옵션 또는 패드 본딩(PAD bonding) 옵션을 통하여 구현될 수 있다.
Figure 112006046827827-pat00002
표 2는 디디알2 동기식 디램(DDR2 SDRAM)의 동작주파수에 따른 카스 레이턴시 모드를 나타낸 표이다.
표 2를 참조하면, 카스 레이턴시 모드에 따른 동작주파수는 제덱(JEDEC)에 규정되어 있는 것을 알 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자에서 사용되는 입력 버퍼의 구성요소 중 인에이블 신호 생성부(200)의 구성은 다음과 같다.
버퍼 인에이블 신호(BUF_EN)가 활성화되는 것에 응답하여 활성화된 제1인에이블 신호(EN1)를 생성하는 제1인에이블 신호 생성부(220)와, 버퍼 인에이블 신호(BUF_EN)가 활성화되고, CL5모드 또는 CL6모드일 때 활성화된 제2인에이블 신호(EN2)를 생성하는 제2인에이블 신호 생성부(240), 및 버퍼 인에이블 신호(BUF_EN)가 활성화되고, CL7모드 또는 그래픽 옵션(GRAPHIC)일 때 활성화된 제3인에이블 신호(EN3)를 생성하는 제3인에이블 신호 생성부(260)을 구비한다.
여기서, 인에이블 신호 생성부(200)의 구성요소 중 제1인에이블 신호 생성부(220)는, 버퍼 인에이블 신호(BUF_EN)의 위상을 반전하여 출력하는 제1인버터(INV1) 및 제1인버터(INV1)에서 출력되는 신호의 위상을 반전하여 제1인에이블 신호(EN1)로서 출력하는 제2인버터(INV2)를 구비한다.
또한, 인에이블 신호 생성부(200)의 구성요소 중 제2인에이블 신호 생성부(240)는, CL5모드일 때 모드 레지스터 셋(MRS)에서 출력되는 신호를 제1입력으로 입력받고, CL6모드일 때 모드 레지스터 셋(MRS)에서 출력되는 신호를 제2입력으로 입력받아 출력하는 제1노아게이트(NOR1)와, 제1노아게이트(NOR1)에서 출력되는 신호의 위상을 반전하여 출력하는 제3인버터(INV3)와, 버퍼 인에이블 신호(BUF_EN)를 제1입력으로 입력받고, 제3인버터(INV3)에서 출력되는 신호를 제2입력으로 입력받아 출력하는 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)에서 출력되는 신호의 위상을 반전하여 제2인에이블 신호(EN2)로서 출력하는 제4인버터(INV4)를 구비한다.
또한, 인에이블 신호 생성부(200)의 구성요소 중 제3인에이블 신호 생성부(260)는, CL7모드일 때 모드 레지스터 셋(MRS)에서 출력되는 신호를 제1입력으로 입력받고, 그래픽 옵션신호(GRAPHIC)를 제2입력으로 입력받아 출력하는 제2노아게이트(NOR2)와, 제2노아게이트(NOR2)에서 출력되는 신호의 위상을 반전하여 출력하는 제5인버터(INV5)와, 버퍼 인에이블 신호(BUF_EN)를 제1입력으로 입력받고, 제5인버터(INV5)에서 출력되는 신호를 제2입력으로 입력받아 출력하는 제2낸드게이트(NAND5), 및 제2낸드게이트(NAND5)에서 출력되는 신호의 위상을 반전하여 제3인에이블 신호(EN3)로서 출력하는 제6인버터(INV6)를 구비한다.
본 발명의 실시예에 따른 반도체 메모리 소자에서 사용되는 입력 버퍼의 구성요소 중 버퍼링 부(100)의 구성요소는 다음과 같다.
입력신호(IN)와 기준전압신호(VREF)의 전위레벨을 비교하되, 복수 개의 인에이블 신호(EN1, EN2, EN3) 중 활성화되는 신호의 개수에 따라 커런트 소스(current source)의 사이즈가 변동되는 차동 증폭기(120), 및 차동 증폭기(120)의 출력신호를 드라이빙(driving)하는 드라이버(140)를 구비한다.
여기서, 차동 증폭기(120)는, 제1인에이블 신호(EN1)의 게이트(gate) 입력에 응답하여 전원전압(VDD)을 스위칭(switching)함으로써 프리차지(precharge) 동작을 수행하는 프리차지 트랜지스터 P5/P6과, 각각의 프리차지 트랜지스터 P5/P6에 대응하여 병렬(parallel)로 연결되고 프리차지 트랜지스터 P6의 드레인(drain)에 게이트(gate)가 공통으로 연결된 액티브 로드(active load) 트랜지스터 P7/P8와, 프리차지 트랜지스터 P5에 채널(channel)이 직렬연결되고 입력신호(IN)를 게이트로 입력받는 입력 소스(input source) 트랜지스터 N4과, 프리차지 트랜지스터 P6에 채널(channel)이 직렬연결되고 기준전압신호(VREF)를 게이트로 입력받는 전류 소스(current source) 트랜지스터 N5와, 입력 소스 트랜지스터 N4와 전류 소스 트랜지스터 N5의 각 소스 단자가 서로 연결된 노드와 접지전압(VSS) 단 사이에 채널(channel)이 접속되고 복수 개의 인에이블 신호(EN1, EN2, EN3)에 일 대 일로 대응하여 온/오프(On/Off) 제어되는 복수 개의 구동(driving) 트랜지스터 N6/N7/N8로 구성된다.
여기서, 복수 개의 구동(driving) 트랜지스터는 커런트 소스(current source)로서 각각의 구동(driving) 트랜지스터는 설정된 사이즈(size)를 갖는다.
여기서, PMOS트랜지스터로 구성되는 프리차지 트랜지스터 P5/P6와 액티브 로드 트랜지스터 P7/P8는 풀업(Pull-up) 구동을 한다.
여기서, 차동 증폭기(120)는 복수 개의 인에이블 신호(EN1, EN2, EN3)가 모두 비 활성화되면 동작하지 않는다.
그리고, 드라이버(140)는, 차동 증폭기(120)의 구성요소 중 프리차지 트랜지스터 P6와 전류 소스 트랜지스터 N5가 접속된 노드에 걸리는 전압(OUTB)을 구동하여 입력 버퍼 출력신호(OUTBI)로서 출력하는 복수 개의 체인형태로 이루어진 인버터로 구성된다.
전술한 차동 증폭기(120)와 도 1에 도시된 종래의 기술에 따른 차동 증폭기(11)가 다른 점은 다음과 같다.
커런트 소스(current source)가 복수 개의 인에이블 신호(EN1, EN2, EN3)에 일 대 일로 대응하여 온/오프(On/Off) 제어되는 복수 개의 NMOS트랜지스터(N6, N7, N8)로 구성되어 있으므로, 복수 개의 인에이블 신호(EN1, EN2, EN3) 중 활성화되는 인에이블 신호의 개수에 따라 입력신호(IN)를 버퍼링하는 버퍼링 성능의 차이가 존재한다. 즉, 동작 주파수의 변동에 따라 버퍼링 성능이 변동한다.
그리고, 커런트 소스(current source)는 복수 개의 NMOS트랜지스터(N6, N7, N8)로 구성되어 있지만, NMOS트랜지스터 대신에 PMOS트랜지스터를 사용하여 구성할 수도 있다.
그 이외에 나머지 구성요소는 완전히 같은 동작을 하므로 여기서는 따로 설명하지 않겠다.
도 3a는 본 발명의 실시예에 따른 입력 버퍼를 적용한 반도체 메모리 소자와 종래의 기술에 따른 입력 버퍼를 적용한 반도체 메모리 소자에 50%의 듀티 비(duty ratio)를 갖는 신호를 입력하였을 때 출력되는 신호를 시뮬레이션(simulation)한 그래프이다.
도 3a를 참조하면, 50%의 듀티 비(duty ratio)를 갖는 신호를 입력하였을 때 본 발명의 실시예에 따른 입력 버퍼를 적용한 반도체 메모리 소자에서 출력되는 신호가 종래의 기술에 따른 입력 버퍼를 적용한 반도체 메모리 소자에서 출력되는 신호에 비해 더 빠른 속도 및 안정적인 듀티 레이션(duty ration)을 유지함을 알 수 있다.
도 3b는 본 발명의 실시예에 따른 입력 버퍼를 적용한 반도체 메모리 소자와 종래의 기술에 따른 입력 버퍼를 적용한 반도체 메모리 소자에 듀티 비(duty ratio) 차이가 있는 신호를 입력하였을 때 출력되는 신호를 시뮬레이션(simulation)한 그래프이다.
도 3b를 참조하면, 듀티 비(duty ratio) 차이가 있는 신호를 입력하였을 때 종래의 기술에 따른 입력 버퍼를 적용한 반도체 메모리 소자에서 출력되는 신호가 많은 왜곡이 발생하는데 반해, 본 발명의 실시예에 따른 입력 버퍼를 적용한 반도체 메모리 소자에서 출력되는 신호는 입력되는 신호의 듀티 비(duty ratio) 차이가 유지되며, 안정적인 동작을 하는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면 반도체 소자의 동작 주파수의 변동에 응답하여 입력 버퍼의 커런트 소스(current source)의 사이즈를 변경함으로써 입력 버퍼의 버퍼링 성능을 변경한다. 이는, 반도체 소자의 안정적인 동작을 가능하게 한다.
또한, 저전력보다는 고속 동작이 강조되는 그래픽 어플리케이션(graphic application)을 위한 옵션을 구비함으로써 입력 버퍼의 성능을 극대화할 수 있도록 제어할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 반도체 소자의 동작 주파수의 변동에 응답하여 입력 버퍼의 커런트 소스(current source)의 사이즈를 변경함으로써 입력 버퍼의 버퍼링 성능을 변경한다. 이는, 반도체 소자의 안정적인 동작을 가능하게 한다.
또한, 저전력보다는 고속 동작이 강조되는 그래픽 어플리케이션(graphic application)을 위한 옵션을 구비함으로써 입력 버퍼의 성능을 극대화할 수 있도록 제어할 수 있다.

Claims (14)

  1. 버퍼 인에이블 신호 및 동작주파수를 대변하는 모드신호에 응답하여 다수의 인에이블 신호 - 상기 모드신호에 따라 활성화되는 인에이블 신호의 수가 달라짐 - 를 생성하기 위한 인에이블 신호 생성부와,
    상기 다수의 인에이블 신호 각각에 제어받는 다수의 전류원을 구비하는 차동증폭형 입력 버퍼
    를 구비하는 반도체 메모리 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 모드신호는 다수의 카스 레이턴시 모드 신호 및 그래픽용 옵션신호를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 카스 레이턴시 모드 신호는 모드 레지스터 셋(MRS) 정보를 이용하여 생성하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 인에이블 신호 생성부는,
    상기 버퍼 인에이블 신호에 응답하여 제1 인에이블 신호를 생성하기 위한 제1 인에이블 신호 생성부;
    상기 버퍼 인에이블 신호와, CL5 신호(카스 레이턴시가 5일때 활성화되는 카스 레이턴시 모드 신호임) 및 CL6 신호(카스 레이턴시가 6일때 활성화되는 카스 레이턴시 모드 신호임)에 응답하여 제2 인에이블 신호를 생성하기 위한 제2 인에이블 신호 생성부; 및
    상기 버퍼 인에이블 신호와, CL7 신호(카스 레이턴시가 7일때 활성화되는 카스 레이턴시 모드 신호임) 및 상기 그래픽 옵션 신호에 응답하여 제3 인에이블 신호를 생성하기 위한 제3 인에이블 신호 생성수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 인에이블 신호 생성부는,
    상기 버퍼 인에이블 신호의 위상을 반전하여 출력하는 제1인버터; 및
    상기 제1인버터에서 출력되는 신호의 위상을 반전하여 상기 제1인에이블 신호로서 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항에 있어서,
    상기 제2 인에이블 신호 생성부는,
    상기 CL5 신호 및 상기 CL6 신호를 입력으로 하는 제1노아게이트;
    상기 제1노아게이트의 출력신호의 위상을 반전하여 출력하는 제3인버터;
    상기 버퍼 인에이블 신호 및 상기 제3인버터의 출력신호를 입력으로 하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호의 위상을 반전하여 상기 제2 인에이블 신호로서 출력하는 제4인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제5항에 있어서,
    상기 제3 인에이블 신호 생성부는,
    상기 CL7 신호 및 상기 그래픽 옵션신호를 입력으로 하는 제2노아게이트;
    상기 제2노아게이트의 출력신호의 위상을 반전하여 출력하는 제5인버터;
    상기 버퍼 인에이블 신호 및 상기 제5인버터의 출력신호를 입력으로 하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력신호의 위상을 반전하여 상기 제3 인에이블 신호로서 출력하는 제6인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 입력 버퍼를 구비하는 반도체 메모리 소자의 구동방법에 있어서,
    카스 레이턴시 모드를 통해 동작주파수를 감지하는 단계;
    상기 동작주파수의 감지 결과에 따라 상기 입력 버퍼의 커런트 소스의 전류량을 조절하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
  14. 삭제
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