JP5893287B2 - 半導体装置および基板 - Google Patents
半導体装置および基板 Download PDFInfo
- Publication number
- JP5893287B2 JP5893287B2 JP2011174890A JP2011174890A JP5893287B2 JP 5893287 B2 JP5893287 B2 JP 5893287B2 JP 2011174890 A JP2011174890 A JP 2011174890A JP 2011174890 A JP2011174890 A JP 2011174890A JP 5893287 B2 JP5893287 B2 JP 5893287B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- guard ring
- region
- protective film
- plan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dicing (AREA)
Description
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の一方の主表面上に形成された多層構造回路と、多層構造回路のうち最上層と同一の層に形成される、平面視において多層構造回路を取り囲むように配置される保護壁と、最上層と同一の層に形成される位置合わせマークとを備える。上記位置合わせマークは少なくとも一部において保護壁と接するように形成される。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の一方の主表面上に形成された多層構造回路と、多層構造回路のうち最上層と同一の層に形成される、平面視において多層構造回路を取り囲むように配置される保護壁と、最上層と同一の層において、保護壁と間隔を隔てて保護壁の外側に形成される位置合わせマークと、最上層における多層構造回路の上面を覆う保護膜とを備える。上記位置合わせマークは、半導体基板の端部における断面と間隔を隔てて形成される。上記保護膜は、位置合わせマークの上面の少なくとも一部および保護壁を覆う。上記保護膜は平面視において開口部を有している。上記保護壁は、開口部に対向する領域における第1の保護壁と、開口部に対向する領域以外の領域における第2の保護壁とを含む。上記第1の保護壁は、平面視において第2の保護壁よりも広い幅を有する。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の一方の主表面上に形成された多層構造回路と、多層構造回路のうち最上層と同一の層に形成される、平面視において多層構造回路を取り囲むように配置される保護壁と、最上層と同一の層において、保護壁と間隔を隔てて保護壁の外側に形成される位置合わせマークと、最上層における多層構造回路の上面を覆う保護膜とを備える。上記位置合わせマークは、半導体基板の端部における断面と間隔を隔てて形成される。上記保護膜は、位置合わせマークの上面の少なくとも一部および保護壁を覆う。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の一方の主表面上に形成された多層構造回路と、多層構造回路のうち最上層と同一の層に形成される、平面視において多層構造回路を取り囲むように配置される保護壁と、最上層と同一の層に形成される位置合わせマークと、最上層における多層構造回路の上面を覆う保護膜とを備える。上記位置合わせマークは、半導体基板の端部における断面と間隔を隔てて形成される。上記保護膜は平面視において開口部を有している。平面視において開口部に対向するように保護壁の外側に形成される位置合わせマークの上面の少なくとも一部は、保護膜で覆われる。
(実施の形態1)
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
図2を参照して、本実施の形態の第1例に係る半導体チップCHPは、スクライブライン領域SLRにおいて図1の半導体ウェハSWが個々のチップ領域IMCごとに分割されることにより、単一のチップ領域IMCを有するように形成されたものである。半導体チップCHPは、これを形成するためにスクライブライン領域SLRにおいて半導体ウェハSWが実際に切断されるラインであるスクライブラインSLが端面となる。したがって図2は、図1中の丸点線「II」で囲まれた領域の、特に最上層における金属配線などのパターンを示している。
本実施の形態のそれぞれの例においては、LT用アライメントマークM2A,M2Bが、少なくとも一部においてガードリングGRと接するように形成される。このためアライメントマークM2A,M2Bは、たとえばアライメントマークM1A,M1BのようにガードリングGRと間隔を隔てる場合に比べて、全体的にガードリングGRとの間隔が小さくなる位置に配置される。平面視における少なくとも一部においてガードリングGRと接するように形成されたアライメントマークM2A,M2Bと、ガードリングGRとを合わせてガードリング領域であると考えれば、本実施の形態の半導体チップCHPは、平面視において内側から順に、チップ領域IMC、ガードリング領域、スクライブライン領域SLRが配置された構成を有する。アライメントマークM2A,M2Bによりガードリング領域の一部がスクライブライン領域SLRに入り込む場合もあるが、全般にアライメントマークM2A,M2BがスクライブラインSLに到達する程度にガードリングGRから外側へ隔てた位置に配置される可能性が低減される。
本実施の形態は、実施の形態1と比較して、アライメントマークの構成において異なっている。以下、図8を参照しながら、本実施の形態の構成について説明する。
本実施の形態のように、LT用アライメントマークM1AがガードリングGRと間隔を隔てる場合においても、当該アライメントマークM1Aが半導体チップCHPの端部における断面と間隔を隔てて形成されれば、ダイシング装置により切断されることはない。このため、本実施の形態においても実施の形態1と同様に、ダイシング装置による切断により剥離したアライメントマークM1Aが隣接する1対のボンディングパッドBPD同士を電気的に接続することにより短絡させるなどの実装不良の発生を抑制することができる。また剥離したアライメントマークM1Aが多層構造回路ICの一部に付着して当該部分の回路を短絡させるなどの実装不良の発生を抑制することができる。
本実施の形態は、実施の形態1と比較して、ボンディングパッドBPDが形成される領域およびガードリングGRの構成において異なっている。以下、図9〜図11を参照しながら、本実施の形態の構成について説明する。
本実施の形態は、実施の形態3と比較して、外部応力を分散、低減させる形状のマークを有する点において異なっている。以下、図12〜図15を参照しながら、本実施の形態の構成について説明する。
本実施の形態の応力緩和部STSは、アライメントマークM1Bなどと形状が類似しており、かつ構成する材料も同様である。しかし応力緩和部STSはアライメントマークM1BなどのLT用のアライメントマークと異なり、ガードリングGRに加わる外部応力(図12〜図15中に太い矢印で示す)を分散および低減させる機能を有する。
本実施の形態は、実施の形態4と比較して、ガードリングGRと接触するように形成されるアライメントマークの形状において異なっている。以下、図16〜図19を参照しながら、本実施の形態の構成について説明する。
本実施の形態のように、ガードリングGRが幅(太さ)の異なるガードリングGR1とガードリングGR2とを有する場合においても、少なくとも一部においてガードリングGRと接し、三角形状を有するアライメントマークM2Bが形成されてもよい。この場合においても、当該アライメントマークM2Bは、たとえば実施の形態1と同様に、ガードリングGRに加わる外部応力(図16〜図19中に太い矢印で示す)を分散、低減する効果を高めることができる。
上記の実施の形態1〜実施の形態5においては、すべて半導体ウェハSWに形成される多層構造回路ICのうち最上層と同一の層に形成されるガードリングGRやアライメントマークなどのパターンについて説明している。しかし、多層構造回路ICのうち上記最上層よりも下側(半導体基板に近い側)の層についても、上記最上層と同様のパターンを有していてもよい。すなわち下側の層においても、上記のボンディングパッドBPD、ガードリングGR、アライメントマークM1A,M1B,M2A,M2Bと同様のパターンが形成されてもよい。下側の層についても、実施の形態1〜実施の形態5と同様の効果を奏することができる。
Claims (10)
- 主表面を有する半導体基板と、
前記半導体基板の一方の前記主表面上に形成された多層構造回路と、
前記多層構造回路のうち最上層と同一の層に形成される、平面視において前記多層構造回路を取り囲むように配置される保護壁と、
前記最上層と同一の層に形成される位置合わせマークとを備え、
前記位置合わせマークは少なくとも一部において前記保護壁と接するように形成され、 前記最上層における前記多層構造回路の上面を覆う保護膜をさらに有し、
前記保護膜は、前記保護壁および前記位置合わせマークの上面を覆い、
前記保護膜は平面視において開口部を有しており、
前記保護壁は、前記開口部に対向する領域における第1の保護壁と、前記開口部に対向する領域以外の領域における第2の保護壁とを含み、
前記第1の保護壁は、平面視において前記第2の保護壁よりも広い幅を有する、半導体装置。 - 平面視における前記保護壁の外側において前記第2の保護壁に対向するように、応力緩和部をさらに有する、請求項1に記載の半導体装置。
- 前記応力緩和部は平面視における前記保護壁の外側において前記第1の保護壁に対向するように配置され、
前記保護膜は、前記第1の保護壁に対向する前記応力緩和部の上面の少なくとも一部を覆う、請求項2に記載の半導体装置。 - 前記位置合わせマークの少なくとも一部は、平面視において三角形状を有する、請求項1〜3のいずれかに記載の半導体装置。
- 主表面を有する半導体基板と、
前記半導体基板の一方の前記主表面上に形成された多層構造回路と、
前記多層構造回路のうち最上層と同一の層に形成される、平面視において前記多層構造回路を取り囲むように配置される保護壁と、
前記最上層と同一の層において、前記保護壁と間隔を隔てて前記保護壁の外側に形成される位置合わせマークと、
前記最上層における前記多層構造回路の上面を覆う保護膜とを備え、
前記位置合わせマークは、前記半導体基板の端部における断面と間隔を隔てて形成され、
前記保護膜は、前記位置合わせマークの上面の少なくとも一部および前記保護壁を覆い、
前記保護膜は平面視において開口部を有しており、
前記保護壁は、前記開口部に対向する領域における第1の保護壁と、前記開口部に対向する領域以外の領域における第2の保護壁とを含み、
前記第1の保護壁は、平面視において前記第2の保護壁よりも広い幅を有する、半導体装置。 - 平面視における前記保護壁の外側において前記第2の保護壁に対向するように、応力緩和部をさらに有する、請求項5に記載の半導体装置。
- 前記応力緩和部は平面視における前記保護壁の外側において前記第1の保護壁に対向するように配置され、
前記保護膜は、前記第1の保護壁に対向する前記応力緩和部の上面の少なくとも一部を覆う、請求項6に記載の半導体装置。 - 主表面を有する半導体基板と、
前記半導体基板の一方の前記主表面上に形成された多層構造回路と、
前記多層構造回路のうち最上層と同一の層に形成される、平面視において前記多層構造回路を取り囲むように配置される保護壁と、
前記最上層と同一の層に形成される位置合わせマークと、
前記最上層における前記多層構造回路の上面を覆う保護膜とを備え、
前記位置合わせマークは、前記半導体基板の端部における断面と間隔を隔てて形成され、
前記保護膜は平面視において開口部を有しており、
平面視において前記開口部に対向するように前記保護壁の外側に形成される前記位置合わせマークの上面の少なくとも一部は、前記保護膜で覆われる、半導体装置。 - 平面視における前記保護壁の外側において前記開口部に対向するように応力緩和部をさらに有し、
前記応力緩和部の上面の少なくとも一部は、前記保護膜で覆われる、請求項8に記載の半導体装置。 - 請求項1,5または8に記載の半導体装置を有する基板。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011174890A JP5893287B2 (ja) | 2011-08-10 | 2011-08-10 | 半導体装置および基板 |
US13/553,579 US8841784B2 (en) | 2011-08-10 | 2012-07-19 | Semiconductor apparatus and substrate |
US14/475,101 US9190363B2 (en) | 2011-08-10 | 2014-09-02 | Semiconductor apparatus and substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011174890A JP5893287B2 (ja) | 2011-08-10 | 2011-08-10 | 半導体装置および基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013038317A JP2013038317A (ja) | 2013-02-21 |
JP5893287B2 true JP5893287B2 (ja) | 2016-03-23 |
Family
ID=47677042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011174890A Expired - Fee Related JP5893287B2 (ja) | 2011-08-10 | 2011-08-10 | 半導体装置および基板 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8841784B2 (ja) |
JP (1) | JP5893287B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9165889B2 (en) * | 2013-06-28 | 2015-10-20 | Infineon Technologies Ag | Alignment mark definer |
US9412873B1 (en) * | 2013-09-16 | 2016-08-09 | Amazon Technologies, Inc. | Alignment features for improved alignment of layered components of a device display |
US9673214B2 (en) * | 2015-10-07 | 2017-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
CN106601712B (zh) * | 2015-10-20 | 2019-03-05 | 力成科技股份有限公司 | 载体衬底 |
JP6414141B2 (ja) * | 2016-05-31 | 2018-10-31 | 日亜化学工業株式会社 | 発光装置 |
JP7332130B2 (ja) * | 2019-02-28 | 2023-08-23 | 住友電工デバイス・イノベーション株式会社 | 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 |
KR20220028539A (ko) * | 2020-08-28 | 2022-03-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR20220099333A (ko) * | 2021-01-06 | 2022-07-13 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR20220125033A (ko) * | 2021-03-04 | 2022-09-14 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 제조방법 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5745259A (en) | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Resin sealing type semiconductor device |
JPH0652735B2 (ja) | 1989-08-04 | 1994-07-06 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
JPH07201855A (ja) | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置 |
JPH1012527A (ja) * | 1996-06-26 | 1998-01-16 | Hitachi Ltd | 半導体チップおよび半導体製造用レチクル |
JP2002093750A (ja) * | 2000-09-13 | 2002-03-29 | Toshiba Microelectronics Corp | 半導体装置 |
JP2002134506A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置 |
JP4443092B2 (ja) | 2002-03-25 | 2010-03-31 | セイコーインスツル株式会社 | 半導体装置および製造方法 |
KR100486113B1 (ko) * | 2002-09-18 | 2005-04-29 | 매그나칩 반도체 유한회사 | 렌즈 내장형 이미지 센서의 제조 방법 |
JP4632690B2 (ja) * | 2004-05-11 | 2011-02-16 | スタンレー電気株式会社 | 半導体発光装置とその製造方法 |
US7202550B2 (en) * | 2004-06-01 | 2007-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated stress relief pattern and registration structure |
JP4636839B2 (ja) * | 2004-09-24 | 2011-02-23 | パナソニック株式会社 | 電子デバイス |
JP2006210439A (ja) * | 2005-01-25 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
JP2006303073A (ja) | 2005-04-19 | 2006-11-02 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2008028243A (ja) | 2006-07-24 | 2008-02-07 | Toshiba Corp | 半導体装置 |
JP2008066545A (ja) * | 2006-09-08 | 2008-03-21 | Renesas Technology Corp | 半導体装置の製造方法 |
JP5326282B2 (ja) * | 2008-01-10 | 2013-10-30 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法、及び露光用マスク |
US7557439B1 (en) * | 2008-09-29 | 2009-07-07 | Tdk Corporation | Layered chip package that implements memory device |
JP2010129695A (ja) | 2008-11-26 | 2010-06-10 | Toyota Motor Corp | 半導体装置 |
JP2011029430A (ja) | 2009-07-27 | 2011-02-10 | Elpida Memory Inc | 半導体装置およびその製造方法 |
-
2011
- 2011-08-10 JP JP2011174890A patent/JP5893287B2/ja not_active Expired - Fee Related
-
2012
- 2012-07-19 US US13/553,579 patent/US8841784B2/en active Active
-
2014
- 2014-09-02 US US14/475,101 patent/US9190363B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20130037968A1 (en) | 2013-02-14 |
US9190363B2 (en) | 2015-11-17 |
US8841784B2 (en) | 2014-09-23 |
JP2013038317A (ja) | 2013-02-21 |
US20140367836A1 (en) | 2014-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5893287B2 (ja) | 半導体装置および基板 | |
JP6061726B2 (ja) | 半導体装置および半導体ウェハ | |
US8035197B2 (en) | Electronic device and method for fabricating the same | |
JP5175066B2 (ja) | 半導体装置 | |
US7994614B2 (en) | Semiconductor wafer, semiconductor device, and method of manufacturing semiconductor device | |
US7948060B2 (en) | Integrated circuit structure | |
JP2006332344A (ja) | 半導体装置 | |
JP2004014609A (ja) | 半導体装置及びその製造方法 | |
JP2007067372A (ja) | 半導体装置 | |
JP5326282B2 (ja) | 半導体装置とその製造方法、及び露光用マスク | |
JP2011222738A (ja) | 半導体装置の製造方法 | |
CN107230671B (zh) | 半导体集成电路芯片以及半导体集成电路晶片 | |
JP2007103656A (ja) | 半導体装置およびその製造方法 | |
JP4675146B2 (ja) | 半導体装置 | |
JP3897749B2 (ja) | 半導体装置 | |
JP4675147B2 (ja) | 半導体装置 | |
JP2009135397A (ja) | 半導体装置 | |
JP5054370B2 (ja) | 半導体チップ | |
JP2009076782A (ja) | 半導体基板、その製造方法、および半導体チップ | |
JP2008085043A (ja) | 半導体ウェハ、半導体チップおよび半導体チップの製造方法。 | |
JP2004228479A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5483772B2 (ja) | 半導体装置 | |
JP4808540B2 (ja) | 半導体ウェハ | |
KR20110012802A (ko) | 반도체 장치의 퓨즈부 | |
JP2008198946A (ja) | 半導体チップおよびその製造方法ならびに半導体ウエハ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140610 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150331 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160224 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5893287 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |