JPH07201855A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07201855A JPH07201855A JP5336434A JP33643493A JPH07201855A JP H07201855 A JPH07201855 A JP H07201855A JP 5336434 A JP5336434 A JP 5336434A JP 33643493 A JP33643493 A JP 33643493A JP H07201855 A JPH07201855 A JP H07201855A
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Abstract
(57)【要約】
【目的】 本発明は、半導体チップの周縁と配線パッド
の間の領域に、例えば耐湿性向上のために使用されるガ
ードリング等の細長い導体膜を有する半導体装置に関
し、半導体チップのモールド封止の際に、ガードリング
にクラックを生ずる外部応力を低減して、クラックによ
る特性不良を改善し、耐湿性の向上を行う。 【構成】 半導体チップ１の周縁と配線パッド２間の領
域に設けられた導電膜３からなるガードリング４が、蛇
行状に屈曲、或いは湾曲したパターンからなる。
の間の領域に、例えば耐湿性向上のために使用されるガ
ードリング等の細長い導体膜を有する半導体装置に関
し、半導体チップのモールド封止の際に、ガードリング
にクラックを生ずる外部応力を低減して、クラックによ
る特性不良を改善し、耐湿性の向上を行う。 【構成】 半導体チップ１の周縁と配線パッド２間の領
域に設けられた導電膜３からなるガードリング４が、蛇
行状に屈曲、或いは湾曲したパターンからなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の周辺部に細
長い導体膜を有する半導体装置に関し、例えば耐湿性向
上のために使用されるガードリングの形成技術に関す
る。
長い導体膜を有する半導体装置に関し、例えば耐湿性向
上のために使用されるガードリングの形成技術に関す
る。
【０００２】
【従来の技術】図３は従来例の説明図である。図におい
て、１は半導体チップ、２は配線パッド、３は導電膜、
４はガードリング、９は四隅部、10はスリットである。
て、１は半導体チップ、２は配線パッド、３は導電膜、
４はガードリング、９は四隅部、10はスリットである。
【０００３】従来、半導体チップ１をモールド樹脂で封
止した場合、図３（ａ）に示したような半導体チップ１
の周縁と配線パッド２間の領域に設けられた導電膜３か
らなる直線状のガードリング４のパターンでは、モール
ド樹脂による強い応力が特に半導体チップ１周縁の四隅
部９に大きく加わり、半導体チップ１の周縁に設けられ
たガードリング４の上、及び周辺でガードリング４の導
電膜３を覆った図示しないパッシベーション膜にクラッ
クが生ずることが知られている。
止した場合、図３（ａ）に示したような半導体チップ１
の周縁と配線パッド２間の領域に設けられた導電膜３か
らなる直線状のガードリング４のパターンでは、モール
ド樹脂による強い応力が特に半導体チップ１周縁の四隅
部９に大きく加わり、半導体チップ１の周縁に設けられ
たガードリング４の上、及び周辺でガードリング４の導
電膜３を覆った図示しないパッシベーション膜にクラッ
クが生ずることが知られている。
【０００４】そこで、特開平２−７７１３２号公報で
は、図３（ｂ）に示すように、ガードリング４に延在す
るリング方向に平行なスリット10を設けて、上記の欠点
の改良を行っている。
は、図３（ｂ）に示すように、ガードリング４に延在す
るリング方向に平行なスリット10を設けて、上記の欠点
の改良を行っている。
【０００５】
【発明が解決しようとする課題】ところが、半導体装置
の微細化にともない、ガードリングの幅も非常に細くな
り、スリットを入れることにより配線幅はより細くなっ
て、目的とは逆にパッシベーション膜のクラックによる
ガードリングの断線を招くようになってきた。
の微細化にともない、ガードリングの幅も非常に細くな
り、スリットを入れることにより配線幅はより細くなっ
て、目的とは逆にパッシベーション膜のクラックによる
ガードリングの断線を招くようになってきた。
【０００６】本発明は、以上のような点を鑑み、モール
ド樹脂成形時のガードリング上のパッシベーション膜
の、外部応力によるクラック等に起因する特性不良の改
善や、耐湿性の向上を達成することができる半導体装置
を提供することを目的とする。
ド樹脂成形時のガードリング上のパッシベーション膜
の、外部応力によるクラック等に起因する特性不良の改
善や、耐湿性の向上を達成することができる半導体装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において、１は半導体チップ、２は配線パ
ッド、３は導電膜、４はガードリング、５は直線状パタ
ーン、６は屈曲部である。
図である。図において、１は半導体チップ、２は配線パ
ッド、３は導電膜、４はガードリング、５は直線状パタ
ーン、６は屈曲部である。
【０００８】上記問題点を解決するために、チップの周
縁に設けたガードリング４の直線部分を少なくするため
に直線状パターン５をより短くして、複数の屈曲部６を
設けると良い。
縁に設けたガードリング４の直線部分を少なくするため
に直線状パターン５をより短くして、複数の屈曲部６を
設けると良い。
【０００９】即ち、本発明の目的は、図１に示すよう
に、半導体チップ１の周縁と配線パッド２間の領域に設
けられた導電膜３からなるガードリング４が、蛇行状に
屈曲、或いは湾曲したパターンからなることにより、ま
た、後述の実施例と図２で説明するように、前記ガード
リング４が複数層の導電膜３からなり、上層と下層の導
電膜３は層間絶縁膜７のスルーホール８を介して互いに
接続されてなることにより、更に、前記複数層の導電膜
３は少なくとも上層の導電膜3aが、下層の導電膜3bに覆
い被さるように積層してなることにより達成される。
に、半導体チップ１の周縁と配線パッド２間の領域に設
けられた導電膜３からなるガードリング４が、蛇行状に
屈曲、或いは湾曲したパターンからなることにより、ま
た、後述の実施例と図２で説明するように、前記ガード
リング４が複数層の導電膜３からなり、上層と下層の導
電膜３は層間絶縁膜７のスルーホール８を介して互いに
接続されてなることにより、更に、前記複数層の導電膜
３は少なくとも上層の導電膜3aが、下層の導電膜3bに覆
い被さるように積層してなることにより達成される。
【００１０】
【作用】本発明の手段によれば、上記ガードリングの導
電膜の直線状パターンを短くし、複数の屈曲部を設けて
いるので、外部応力を短い直線状パターンの部分に分割
し、大きな応力を分散させるとともに、複数の屈曲部を
設け、そのバネの原理を利用して、応力を吸収し、クラ
ックの発生を緩和する。
電膜の直線状パターンを短くし、複数の屈曲部を設けて
いるので、外部応力を短い直線状パターンの部分に分割
し、大きな応力を分散させるとともに、複数の屈曲部を
設け、そのバネの原理を利用して、応力を吸収し、クラ
ックの発生を緩和する。
【００１１】
【実施例】図２は本発明の一実施例の模式断面図であ
る。図において、１は半導体チップ、２は配線パッド、
３は導電膜、3aは上層の導電膜、3bは下層の導電膜、４
はガードリング、５は直線状パターン、６は屈曲部、７
は層間絶縁膜、８はスルーホール、９は四隅部、11はSi
基板である。
る。図において、１は半導体チップ、２は配線パッド、
３は導電膜、3aは上層の導電膜、3bは下層の導電膜、４
はガードリング、５は直線状パターン、６は屈曲部、７
は層間絶縁膜、８はスルーホール、９は四隅部、11はSi
基板である。
【００１２】図２を用いて、本発明の一実施例について
説明する。図２（ａ）に示すように、ガードリング４に
ポリSi膜からなる上層の導電膜3a、Al膜からなる下層の
導電膜3bを使用し、50μｍ程度の間隔でSiO2膜からなる
層間絶縁膜７にスルーホール（導通窓）８を設けて上層
の導電膜3aと下層の導電膜3bとを接続させている。
説明する。図２（ａ）に示すように、ガードリング４に
ポリSi膜からなる上層の導電膜3a、Al膜からなる下層の
導電膜3bを使用し、50μｍ程度の間隔でSiO2膜からなる
層間絶縁膜７にスルーホール（導通窓）８を設けて上層
の導電膜3aと下層の導電膜3bとを接続させている。
【００１３】ガードリング４の直線状パターン５は出来
るだけ短くし、多くの屈曲部６を持たせる。屈曲部６の
内角は 135°としているが、この屈曲部６は多角形化
し、円周に近い形がより効果的である。
るだけ短くし、多くの屈曲部６を持たせる。屈曲部６の
内角は 135°としているが、この屈曲部６は多角形化
し、円周に近い形がより効果的である。
【００１４】図２（ｂ）は図２（ａ）のＡ−Ａ’間の断
面図である。二層目の上層の導体膜3aは一層目の下層の
導体膜3bより外側に覆い被せてある。このような構造に
おいて、例えば、大きな応力がチップの四隅部９から加
わったとしても、ガードリング４のパターンは短い直線
状パターン５に分散され、且つ、ａ〜ａ”系列、及び、
ｃ〜ｃ”の系列はバネの作用をして、下層の導電膜3bを
被覆する図示しないパッシベーション膜のクラックや、
それによるガードリング４の断線を防止出来る。
面図である。二層目の上層の導体膜3aは一層目の下層の
導体膜3bより外側に覆い被せてある。このような構造に
おいて、例えば、大きな応力がチップの四隅部９から加
わったとしても、ガードリング４のパターンは短い直線
状パターン５に分散され、且つ、ａ〜ａ”系列、及び、
ｃ〜ｃ”の系列はバネの作用をして、下層の導電膜3bを
被覆する図示しないパッシベーション膜のクラックや、
それによるガードリング４の断線を防止出来る。
【００１５】
【発明の効果】本発明によれば、スリットの形成が困難
な細いガードリングであっても、短い直線部と複数の屈
曲部を形成することにより、パッシベーション膜に加わ
る応力を緩和でき、ガードリングの断線率を低下させ、
半導体装置の外部応力による特性不良の改善、耐湿性の
向上を達成でき、半導体装置の信頼性の向上に著しく寄
与する。
な細いガードリングであっても、短い直線部と複数の屈
曲部を形成することにより、パッシベーション膜に加わ
る応力を緩和でき、ガードリングの断線率を低下させ、
半導体装置の外部応力による特性不良の改善、耐湿性の
向上を達成でき、半導体装置の信頼性の向上に著しく寄
与する。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の説明図
【図３】 従来例の説明図
【符号の説明】 １ 半導体チップ ２ 配線パッド ３ 導電膜 3a 上層の導電膜 3b 下層の導電膜 ４ ガードリング ５ 直線状パターン ６ 屈曲部 ７ 層間絶縁膜 ８ スルーホール 11 Ｓｉ基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永井 真二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (3)
- 【請求項１】 半導体チップ(1) の周縁と配線パッド
(2) 間の領域に設けられた導電膜(3) からなるガードリ
ング(4) が、蛇行状に屈曲、或いは湾曲したパターンか
らなることを特徴とする半導体装置。 - 【請求項２】 前記ガードリング(4) が複数層の導電膜
(3) からなり、該導電膜(3) は層間絶縁膜(7) のスルー
ホール(8) を介して互いに接続されてなることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記複数層の導電膜(3) は少なくとも上
層の導電膜（3a) が下層の導電膜(3b)に覆い被さるよう
に積層してなることを特徴とする請求項１または２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336434A JPH07201855A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336434A JPH07201855A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201855A true JPH07201855A (ja) | 1995-08-04 |
Family
ID=18299096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336434A Withdrawn JPH07201855A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201855A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797253A2 (en) * | 1996-03-19 | 1997-09-24 | Matsushita Electric Industrial Co., Ltd | Chip carrier and semiconductor device using the same |
| WO1997040528A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| JP2005175204A (ja) * | 2003-12-11 | 2005-06-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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| KR100704584B1 (ko) * | 2005-08-22 | 2007-04-06 | 후지쯔 가부시끼가이샤 | 다중 배선층과 방습링을 갖는 반도체 장치 |
| KR100781850B1 (ko) * | 2005-07-20 | 2007-12-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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| US7723753B2 (en) | 2007-03-13 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
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| EP2863430A3 (en) * | 2002-07-31 | 2015-07-22 | Socionext Inc. | Semiconductor device |
-
1993
- 1993-12-28 JP JP5336434A patent/JPH07201855A/ja not_active Withdrawn
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6949775B1 (en) | 1999-03-19 | 2005-09-27 | Fujitsu Limited | Semiconductor device having a guard ring |
| KR100617276B1 (ko) * | 1999-03-19 | 2006-08-30 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
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| US9406613B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412696B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US10403543B2 (en) | 2002-07-31 | 2019-09-03 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9972531B2 (en) | 2002-07-31 | 2018-05-15 | Socionext Inc. | Method of manufacturing a semiconductor device having groove-shaped via-hole |
| EP3208846A1 (en) * | 2002-07-31 | 2017-08-23 | Socionext Inc. | Semiconductor device |
| US9502353B2 (en) | 2002-07-31 | 2016-11-22 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412697B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412699B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| EP2863430A3 (en) * | 2002-07-31 | 2015-07-22 | Socionext Inc. | Semiconductor device |
| EP2863431A3 (en) * | 2002-07-31 | 2015-07-22 | Socionext Inc. | Semiconductor device |
| US9412698B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9224690B2 (en) | 2002-07-31 | 2015-12-29 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9224689B2 (en) | 2002-07-31 | 2015-12-29 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |