JP5887429B2 - 信号チャネルの出力ノイズを低減するための装置および方法 - Google Patents

Description

背景
技術分野
本発明の実施形態は電子装置に関し、より具体的には信号チャネルを含む電子システムに関する。

先行技術の説明
特定の電子システムは信号を処理するための１つ以上の信号チャネルを含み得る。例えば、画像システムは、画像センサから受信する信号を処理するための信号チャネルを有する集積回路（ＩＣ）を含み得る。信号チャネルは、信号チャネルに関連する出力ノイズなど、様々な原因から生じる誤差を有し得る。

信号チャネル出力ノイズは、信号チャネルを使用して処理されるデータの完全性を低下させ得る。例えば、ある画像システムの実装例においては、信号チャネルの出力信号は、誤差を生じさせる結果となり得、画像システムを使用して生成される画像の可視的な乱れの原因となり得る。特定の用途においては、差動伝達を用いておよび／または回路面積または消費電力を増大させることにより出力ノイズを低減することが、実用的な解決とならない場合がある。

信号チャネルを含む電子システムにおいて、改良された信号処理が必要である。さらに、信号処理に使用されるＩＣにおいて、出力ノイズを低減することが必要である。

一実施形態においては、装置は、入力信号を増幅して増幅信号を生成するように構成される増幅器と、増幅器によって生成される増幅信号をサンプリングするよう構成されるサンプリング回路とを含む。増幅器はバイアスコンデンサを含むバイアス回路を含み、バイアス回路は、バイアスコンデンサの両端の電圧に少なくとも部分的に基づいて、増幅器のバイアス電流の大きさを制御するよう構成される。サンプリング回路は、第１の時間インスタンス時に得られる増幅信号の第１のサンプルと第１の時間インスタンス後の第２の時間インスタンスに得られる増幅信号の第２のサンプルとの間の差に基づいて、出力信号を生成するように構成される。バイアス回路は、第１の時間インスタンス前にバイアス電圧をバイアスコンデンサ上にサンプリングし、バイアスコンデンサの両端の電圧を第１の時間インスタンスと第２の時間インスタンスとの間で実質的に一定に保持するように構成される。

別の実施形態において、信号チャネルの出力ノイズを低減する方法が提供される。この方法は、バイアス電流を用いて増幅器をバイアスすることと、バイアスコンデンサの両端の電圧に少なくとも部分的に基づいてバイアス電流の大きさを制御することと、バイアス電圧をバイアスコンデンサ上にサンプリングすることおよびバイアスコンデンサの両端の電圧を第１の時間インスタンスと第２の時間インスタンスとの間で実質的に一定に保持することと、増幅器を用いて入力信号を増幅して、増幅信号を生成することと、第１のサンプルを生成するために第１の時間インスタンスに増幅信号をサンプリングすることと、第２のサンプルを生成するために第２の時間インスタンスに増幅信号をサンプリングすることと、第１のサンプルと第２のサンプルとの間の差に基づいて出力信号を生成することと、を含む。

別の実施形態においては、装置は、入力信号を増幅して増幅信号を生成するように構成される増幅器および増幅器によって生成される増幅信号をサンプリングするための手段を含む。増幅器はバイアスコンデンサを含むバイアスする手段を含み、バイアス手段は、バイアスコンデンサの両端の電圧に少なくとも部分的に基づき、増幅器のバイアス電流の大きさを制御するように構成される。サンプリング手段は、第１の時間インスタンスに得られる増幅信号の第１のサンプルと第１の時間インスタンス後の第２の時間インスタンスに得られる増幅信号の第２のサンプルとの間の差に基づいて出力信号を生成するように構成される。バイアス手段は、第１の時間インスタンス前にバイアス電圧をバイアスコンデンサ上にサンプリングし、バイアスコンデンサの両端の電圧を第１の時間インスタンスと第２の時間インスタンスとの間で実質的に一定に保持するように構成される。

図１は電子システムの模式的なブロック図である。

図２は電子システムの別の事例の模式的なブロック図である。

図３は信号チャネルの一実施形態の模式的なブロック図である。

図４は信号チャネルの別の実施形態の模式的なブロック図である。

図５は信号チャネルのさらに別の実施形態の模式的なブロック図である。

図６は信号チャネルのさらに別の実施形他の模式的なブロック図である。

特定の実施形態についての下段の詳細な説明は、本発明の具体的な実施形態についての様々な説明を提示している。しかしながら、本発明は、特許請求の範囲によって定義かつ網羅される多くの異なった手法で具現化され得る。本記述では、図に参照がなされ、そこでは類似の番号は、同一または機能的に類似する要素を示している。

低ノイズ信号チャネルを含む電子システムの概要

出力信号を生成するために入力信号を処理するための信号チャネルを含む電子システムが提供される。特定の実装例においては、信号チャネルは、出力信号を生成するために、増幅器および増幅器の出力を二重サンプリングするように構成される相関二重サンプリング（ＣＤＳ）回路を含む。例えば、ＣＤＳ回路は第１の時間インスタンスおよび第２の時間インスタンスに増幅器の出力をサンプリングするために使用され得、そしてサンプル間の差は出力信号を生成するために使用され得る。増幅器の出力をサンプリングするためにＣＤＳ回路を使用することによって、信号チャネルの出力ノイズは、両サンプルに共通する誤差成分を除去することによって低減され得る。特定の実施形態において、バイアス回路は、バイアスコンデンサの両端の電圧に基づいて増幅器のバイアス電流を生成する。バイアス回路は、バイアス信号をバイアスコンデンサ上にサンプリングし、バイアスコンデンサの両端の電圧を第１の時間インスタンスと第２の時間インスタンスとの間で実質的に一定に保持する。この手法で増幅器のバイアス電流を生成することにより、ＣＤＳ回路が増幅器の出力を二重サンプリングするとき、バイアス信号のノイズが増幅器のバイアス電流を変更するのを防止することによって、信号チャネル出力ノイズは低減され得る。

図１は、電子システム１０の一事例の模式的なブロック図である。電子システム１０は第１の信号チャネル２ａと、第２の信号チャネル２ｂと、第３の信号チャネル２ｃとを含む。第１の信号チャネル２ａは、ＣＤＳ回路４と、増幅器５と、チャネル回路６とを含む。明瞭性のために図１には例示されていないが、第２および第３の信号チャネル２ｂ、２ｃは第１の信号チャネル２ａと実質的に同じ回路を含むように構成され得る。

第１の信号チャネル２ａは第１の入力信号ＩＮ１を受信し得、そして第１の出力信号ＯＵＴ１を生成するために第１の入力信号ＩＮ１を処理し得る。また、第２の信号チャネル２ｂは第２の入力信号ＩＮ２を受信し得、そして第２の出力信号ＯＵＴ２を生成するために第２の入力信号ＩＮ２を処理し得る。さらに、第３の信号チャネル２ｃは第３の入力信号ＩＮ３を受信し得、そして第３の出力信号ＯＵＴ３を生成するために第３の入力信号ＩＮ３を処理し得る。電子システム１０は３つの信号チャネル２ａ〜２ｃを含むように例示されているが、電子システム１０は、所望の数の電気信号を処理するために、より多くのまたはより少ない数の信号チャネルを含むように適合され得る。例えば、電子システム１０は１つの信号チャネル、２つの信号チャネル、３つの信号チャネル、また４つ以上の信号チャネルを含み得る。電子システム１０は、例えば、画像システムを含む、任意の適合した電子システムになり得る。

例示されている構成において、増幅器５は第１の入力信号ＩＮ１を受信するように構成される第１の入力と、基準電圧Ｖ_ＲＥＦを受信するように構成される第２の入力と、チャネル回路６の第１の端部に電気的に接続される出力とを含む。チャネル回路６はＣＤＳ回路４の入力に電気的に接続される第２の端部をさらに含む。ＣＤＳ回路４は第１の出力信号ＯＵＴ１を生成するように構成される出力をさらに含む。特定の実装例において、チャネル回路６は、増幅器５の出力から増幅器５の第１の入力および／または第２の入力までの間に、１つ以上のフィードバック経路を含み得る。例えば、フィードバック経路７は、チャネル回路６の全部および一部を介して、増幅器５の出力と増幅器５の第１の入力との間に提供され得る。明瞭性のために図１には例示されていないが、第２および第３の信号チャネル２ｂ、２ｃそれぞれは、同様の構成で電気的に接続される増幅器、ＣＤＳ回路、およびチャネル回路を含み得る。

図１に例示されているとおり、第１の信号チャネル〜第３の信号チャネル２ａ〜２ｃはシングルエンドチャネルになり得、これらが出力ノイズに関連する可能性がある。例えば、第１の信号チャネル２ａは集積回路上に配置され得、そして電力供給ノイズ、基準供給ノイズ、および／またはバイアスノイズが第１の信号チャネル２ａに導入され得、そして時間経過とともに第１の出力信号ＯＵＴ１の変動の原因となり得る。出力ノイズは、電子システム１０を使用して生成される信号の品質を低下し得る。例えば、画像システムにおいては、出力ノイズは、最終的な画像に乱れを生成する可能性のあるパターン誤差の原因となり得る。

第１の入力信号〜第３の入力信号ＩＮ１〜ＩＮ３および第１の出力信号〜第３の出力信号ＯＵＴ１〜ＯＵＴ３は、例えば、電圧信号および／または電流信号を含む、任意の適切な電気信号となり得る。特定の実装例において、第１の入力信号〜第３の入力信号ＩＮ１〜ＩＮ３は、第１の出力信号〜第３の出力信号ＯＵＴ１〜ＯＵＴ３とは異なった型式の電気信号となり得る。例えば、第１の入力信号〜第３の入力信号ＩＮ１〜ＩＮ３は電流信号となり得、そして第１の出力信号〜第３の出力信号ＯＵＴ１〜ＯＵＴ３は電圧信号となり得、またその逆の場合もあり得る。

第１の信号チャネル〜第３の信号チャネル２ａ〜２ｃは、第１の入力信号〜第３の入力信号ＩＮ１〜ＩＮ３をそれぞれ増幅するための増幅器を含み得る。例えば、第１の信号チャネル２ａは、チャネル回路６を使用して処理するために第１の入力信号ＩＮ１を適切な水準まで増幅するために使用され得る増幅器５を含み得る。チャネル回路６はまた、第１の入力信号ＩＮ１を処理するために増幅器５と併せて使用され得るフィードバック回路を含み得る。例えば、チャネル回路６は、積分器として動作するように増幅器５を構成するために、フィードバック回路を含み得る。したがって、特定の実装例において、増幅器５およびチャネル回路６は第１の入力信号ＩＮ１を積分および／または別の方法で処理するために使用され得る。

第１の出力信号〜第３の出力信号ＯＵＴ１〜ＯＵＴ３それぞれは、１つの信号要素および１つの誤差要素を含み得る。例えば、第１の信号チャネル２ａのノイズ源および／または体系的なオフセットは第１の出力信号ＯＵＴ１に誤差をもたらし得る。ＣＤＳ回路４は、第１の信号チャネル２ａの出力ノイズを低減するために使用され得る。例えば、ＣＤＳ回路４は第１の時間インスタンスｔ_１および第２の時間インスタンスｔ_２で増幅器５により生成される増幅信号をサンプリングし、第１の出力信号ＯＵＴ１を生成するためにサンプル間の差を得るように構成される。ＣＤＳ回路４は、コモンモード誤差の原因を除去することによって電子システム１０のコモンモード誤差を低減し得る。例えば、第１のサンプルおよび第２のサンプルの両方に存在するコモンモード誤差の原因は、ＣＤＳ回路４が第１のサンプルと第２のサンプルとの間の差を計算するときに、除去され得る。当業者が理解することとして、ＣＤＳ回路４は、直接的にまたはチャネル回路６の１つ以上の構成要素を介して、増幅器により生成される増幅信号をサンプリングするために使用され得る。

図２は電子システム２０の別の事例の模式的なブロック図である。電子システム２０は光ダイオードセンサ２１および信号チャネル２２を含む。信号チャネル２２はＣＤＳ回路２４、増幅器２５、およびチャネル回路２６を含む。ＣＤＳ回路２４は第１のサンプリングスイッチ３１、第２のサンプリングスイッチ３２、第１のサンプリングコンデンサ３３、第２のサンプリングコンデンサ３４、および減算器３５を含む。チャネル回路２６はフィードバックコンデンサ２７およびフィードバックスイッチ２８を含む。

増幅器２５は、電圧基準部Ｖ_ＲＥＦに電気的に接続される非反転入力と、光ダイオードセンサ２１、フィードバックコンデンサ２７の第１の端部、およびフィードバックスイッチ２８の第１の端部に電気的に接続される反転入力と、を含む。増幅器２５は、積分電圧Ｖ_ＩＮＴを生成するように構成されるノードで、フィードバックコンデンサ２７の第２の端部、フィードバックスイッチ２８の第２の端部、第１のサンプリングスイッチ３１の第１の端部、および第２のサンプリングスイッチ３２の第１の端部に電気的に接続される出力をさらに含む。第１のサンプリングスイッチ３１は、第１のサンプリングコンデンサ３３の第１の端部および減算器３５の第１の入力に電気的に接続される第２の端部をさらに含み、第２のサンプリングスイッチ３２は、第２のサンプリングコンデンサ３４の第１の端部および減算器３５の第２の入力に電気的に接続される第２の端部をさらに含む。第１および第２のサンプリングコンデンサ３３、３４それぞれは、例えば、グランド供給またはグランドノードとなり得る第１の電圧供給Ｖ_１に電気的に接続される第２の端部をさらに含む。減算器３５は、出力電圧Ｖ_ＯＵＴを生成するよう構成される出力をさらに含む。

電子システム２０は光ダイオードセンサ２１からの光電流Ｉ_ＩＮを積分するために使用され得る。例えば、フィードバックスイッチ２８が開放されている状態または高インピーダンス状態のときに、光電流Ｉ_ＩＮはフィードバックコンデンサ２７に流入あるいは流出し得、そして積分電圧Ｖ_ＩＮＴは光電流Ｉ_ＩＮの時間的積分値とフィードバックコンデンサ２７のキャパシタンスの逆数の積にほぼ等しくなり得る。フィードバックスイッチ２８は積分器をリセットするために、閉鎖または低インピーダンス状態に移行され得る。

フィードバックコンデンサ２７は、約０．１ｐＦ〜約１０ｐＦの範囲で選択されるキャパシタンスのような任意の適切なキャパシタンスを有し得る。しかしながら、当業者がその他の適用可能なキャパシタンス値を容易に判断する。

ＣＤＳ回路４は増幅器２５の出力により生成される積分電圧Ｖ_ＩＮＴをサンプリングするために使用され得る。例えば、第１のサンプリングスイッチ３１は、第１のサンプリングコンデンサ３３の両端の積分電圧Ｖ_ＩＮＴをサンプリングするために第１の時間インスタンスｔ_１で閉鎖され得、そして第２のサンプリングスイッチ３２は、第２のサンプリングコンデンサ３４の両端の積分電圧Ｖ_ＩＮＴをサンプリングするために第２の時間インスタンスｔ_２で閉鎖され得る。減算器３５は、出力電圧Ｖ_ＯＵＴを生成するために、第１のサンプリングコンデンサ３３の両端の電圧と第２のサンプリングコンデンサ３４の両端の電圧との間の差を得るために使用され得る。一実施形態において、ＣＤＳ回路４は、約１μｓ〜約１００μｓの範囲のサンプリング窓上で積分電圧Ｖ_ＩＮＴを二重サンプリングするように構成される。しかしながら、当業者が、その他の持続時間のサンプリング窓が使用され得ることを容易に理解する。ここで使用されるときには、ＣＤＳ回路４のサンプリング窓は、第２の時間インスタンスｔ_２と第１の時間インスタンスｔ_１との差、またはｔ_２−ｔ_１を示し得る。

積分電圧Ｖ_ＩＮＴを二重サンプリングすることで、第１のサンプリングコンデンサ３３の両端の電圧および第２のサンプリングコンデンサ３４の両端の電圧に共通の誤差成分を取り去るまたは除去することにより、電子システム２０のコモンモード誤差を低減し得る。ＣＤＳ回路４はここで説明される信号チャネルに使用され得るサンプリング回路の一例を例示しているが、サンプリング回路のその他の構成が使用され得る。

増幅器２５は、電子システム２０に対する誤差に寄与し得る。例えば、増幅器２５のバイアス電流に関連するノイズは信号チャネル２２の出力ノイズに寄与し得る。ＣＤＳ回路２４の相関二重サンプリング動作は第１のサンプリングコンデンサ３３を使用して得られるサンプルおよび第２のサンプリングコンデンサ３４を使用して得られるサンプルの両方に存在する誤差を低減または除去し得るが、サンプル間の増幅器のバイアス電流の差が、サンプルごとに異なった誤差成分を有する結果となり得、これについては後段でさらに詳細に説明される。したがって、ＣＤＳ回路２４の相関二重サンプリング動作は、増幅器２５のバイアス電流ノイズに関連する出力ノイズを除去するには十分ではない可能性がある。

増幅器２５の誤差に対する寄与は、増幅器が非対称構成で電気的に接続される実装例において悪化し得る。例えば、図２に示されているように、チャネル回路２６は増幅器２５の入力と出力との間にフィードバック経路を含み、フィードバック経路は積分電圧Ｖ_ＩＮＴに結合するノイズを許し得る。フィードバック経路が入力のうちの１つのみと出力との間に存在する可能性があることから、増幅器２５が差動的に動作する場合でも、積分電圧Ｖ_ＩＮＴは増幅器のバイアス電流ノイズに関連する誤差成分を有し得る。

信号チャネル２２の一例が図２に例示されているが、ここで説明されているノイズ低減方式は、例えば、チャネル回路および／またはサンプリング回路の異なった構成を含む信号チャネルを含む、または増幅器２５が他の手法で接続される構成で、異なった型式の信号チャネルと組み合わせ得る。

図３は信号チャネル４０の一実施形態の模式的なブロック図である。信号チャネル４０はＣＤＳ回路４、チャネル回路２６、および増幅器４１を含む。

増幅器４１は、入力信号ＩＮを受信するように構成される第１の入力、基準電圧Ｖ_ＲＥＦを受信するように構成される第２の入力、ならびにＣＤＳ回路４およびチャネル回路２６に電気的に接続される出力を含む。増幅器４１の出力は積分電圧Ｖ_ＩＮＴを生成するように構成される。チャネル回路２６は、増幅器４１の第１の入力および増幅器４１の出力との間で電気的に並列に接続されるフィードバックコンデンサ２７およびフィードバックスイッチ２８を含む。ＣＤＳ回路４およびチャネル回路２６の追加的な記述については上述される。

増幅器４１は、第１のｐ型金属酸化膜半導体（ＰＭＯＳ）入力トランジスタ４３、第２のＰＭＯＳ入力トランジスタ４４、バッファステージ４５、負荷ブロック４６、およびバイアス回路４９を含む。バイアス回路４９は、電圧制御電流源５０、バイアススイッチ５１、およびバイアスコンデンサ５２を含む。ここで用いられ、当業者が理解することとして、ＭＯＳトランジスタは、ポリシリコンなどの金属以外の材料で製造されるゲートを有し得、そしてシリコン酸化物のみならず、高ｋ誘導体などのその他の誘導体で実装される誘電体領域を有し得る。

第１のＰＭＯＳ入力トランジスタ４３は入力信号ＩＮに電気的に接続されるゲートならびにバッファステージ４５の非反転入力および負荷ブロック４６の第１の端子に電気的に接続されるドレインを含む。第２のＰＭＯＳ入力トランジスタ４４は基準電圧Ｖ_ＲＥＦに電気的に接続されるゲートならびにバッファステージ４５の反転入力および負荷ブロック４６の第２の端子に電気的に接続されるドレインを含む。第１のＰＭＯＳ入力トランジスタ４３は、第２のＰＭＯＳ入力トランジスタ４４の電源および電圧制御電流源５０の出力端子に電気的に接続される電源をさらに含む。

電圧制御電流源５０は、例えば、正電源となり得る第２の電圧供給Ｖ_２に電気的に接続される入力端子をさらに含む。電圧制御電流源５０は、バイアススイッチ５１の第１の端部およびバイアスコンデンサ５２の第１の端部に電気的に接続される制御端子をさらに含む。バイアススイッチ５１は、第１のバイアス電圧Ｖ_{ＢＩＡＳ１}に電気的に接続される第２の端部をさらに含む。バイアスコンデンサ５２は、低ノイズ電源またはグランド供給のような任意の適切な電圧となり得る第３の電圧供給Ｖ_３に電気的に接続される第２の端部をさらに含む。図３はバイアスコンデンサ５２の可能な一構成を例示しているが、バイアスコンデンサ５２はその他の方法で接続され得る。例えば、特定の実装例では、バイアスコンデンサ５２の第２の端部は、第１の電圧供給Ｖ_１または第２の電圧供給Ｖ_２に電気的に接続される。

バッファステージ４５は増幅器４１に含まれ得、そして増幅器４１の動作を改善するために使用され得る。例えば、バッファステージ４５は、増幅器４１の全体のゲインを増大するため、差動入力信号を併用してシングルエンド出力信号を生成するために、および／または増幅器４１の出力インピーダンスを高めるために使用され得る。図３はバッファステージ４５を含む構成を例示しているが、特定の実装例においては、バッファステージ４５が割愛され得る。

負荷ブロック４６は、例えば、能動負荷および／または受動負荷を含む、任意の適切な負荷となり得る。特定の実装例において、負荷ブロック４６は、第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４のドレイン電流の差を、バッファステージ４５の入力を駆動するために適切な差動電圧に変換するように構成される１つ以上の抵抗体を含む。

図３に示されているとおり、電圧制御電流源５０は、第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４をバイアスするためのバイアス電流Ｉ_ＢＩＡＳを生成するように構成される。例えば、電圧制御電流源５０の出力端子は、制御端子の電圧水準に基づいた大きさを有するバイアス電流Ｉ_ＢＩＡＳを生成し得る。電圧制御電流源５０の制御端子がバイアスコンデンサ５２に電気的に連結されていることから、バイアスコンデンサ５２の両端の電圧はバイアス電流Ｉ_ＢＩＡＳの大きさを制御するために使用され得る。

増幅器４１のバイアス電流Ｉ_ＢＩＡＳに関連するノイズは信号チャネル４０の出力ノイズに寄与し得る。例えば、バイアス電流Ｉ_ＢＩＡＳの変動は、第１のＰＭＯＳ入力トランジスタおよび 第２のＰＭＯＳ入力トランジスタ４３、４４の電源における電圧を変化させ得る。第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４は、特定のコモンモードノイズ源が増幅器４１の出力に到達するのを低減または排除し得る差動構成において電気的に接続される。しかしながら、増幅器４１が信号チャネル４０内で非対称的に接続されるとき、すなわち、増幅器４１の入力の１つがフィードバック経路を介して増幅器４１の出力に接続されるときなど、バイアス電流Ｉ_ＢＩＡＳのノイズが信号チャネル４０の出力ノイズに強い影響を与え得る。例えば、第１のＰＭＯＳ入力トランジスタ４３は寄生ゲートソースキャパシタンス４８を有し得、そしてバイアス電流Ｉ_ＢＩＡＳに関連するノイズは寄生ゲートソースキャパシタンス４８およびフィードバックコンデンサ２７を介して連結し得、そしてＣＤＳ回路４の入力に到達し得る。ＣＤＳ回路４は、第１の時間インスタンスｔ_１および第２の時間インスタンスｔ_２で積分電圧Ｖ_ＩＮＴをサンプリングし、それによって両方のサンプルに存在する誤差を除去し得るが、ノイズが原因となり、バイアス電流Ｉ_ＢＩＡＳが、第１の時間インスタンスおよび第２の時間インスタンスｔ_１、ｔ_２との間で変化する可能性がある。

バイアス回路４９は増幅器４１のバイアス電流Ｉ_ＢＩＡＳに関連するノイズを低減するために使用され得る。例えば、ＣＤＳ回路４が増幅器４１の出力を二重サンプリングする第１の時間インスタンスｔ_１および第２の時間インスタンスｔ_２との間で、電圧制御電流源５０の制御端子の電圧が実質的に一定に保持されるように、バイアススイッチ５１はバイアスコンデンサ５２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングするよう構成され得る。

バイアスコンデンサ５２はバイアスコンデンサ５２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングすることに関連するサンプリング誤差を有し得るが、サンプリング誤差は、ＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）上で一定になり得る。ＣＤＳ回路４が第１のサンプルおよび第２のサンプルに共通する誤差を除去するための第１のサンプルおよび第２のサンプルとの間の差を得ることができることから、ＣＤＳ回路４は、バイアスコンデンサ５２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングすることに関連するサンプリング誤差を除去するために使用され得る。したがって、バイアス電流Ｉ_ＢＩＡＳの生成に関連する信号チャネル４０の出力ノイズの一部が低減または排除され得る。

特定の実装例において、バイアススイッチ５１は、バイアスコンデンサ５２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングするために、第１のサンプリング時間インスタンスｔ_１の前の時間インスタンスｔ_０で閉鎖状態から開放状態に移行するよう構成され得る。バイアススイッチ５１は、ＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）全体を通じて開放状態を維持し得、それによってＣＤＳ回路４の二重サンプリング動作中に第１のバイアス電流Ｉ_ＢＩＡＳを実質的に一定に保持する。バイアススイッチ５１は、第２のサンプリング時間インスタンスｔ_２の後の時間インスタンスｔ_３で閉鎖状態に戻る処理をするよう構成され得る。

一実施形態において、バイアススイッチ５１は、フィードバックスイッチ２８を制御するために使用されるタイミング信号を使用して制御される。したがって、フィードバックスイッチ２８が積分をリセットするために閉鎖されるときに、バイアススイッチ５１は閉鎖され得、そしてフィードバックスイッチ２８が積分を開始するために開放されるときに、バイアススイッチ５１は開放され得る。しかしながら、その他のタイミング構成が使用され得る。

バイアススイッチ５１は、例えば、１つ以上のトランジスタ素子を使用することを含み、様々な手法で実装され得る。例えば、特定の実装例において、バイアススイッチ５１は電界効果トランジスタ（ＦＥＴ）を使用して実装される。しかしながら、その他の実装が可能となる。

バイアスコンデンサ５２は、約１ｐＦ〜約１０ｐＦの範囲で選択されるキャパシタンスのような任意の適切なキャパシタンスを有し得る。しかしながら、当業者は、バイアスコンデンサ５２のキャパシタンスは、電圧制御電流源５０の実装例および／または信号チャネル４０の型式のような、様々の要因に依存し得ることを理解する。

電圧制御電流源５０は任意の適切な電流源を使用して実装され得る。例えば、電圧制御電流源５０は、ＦＥＴのゲート電圧がＦＥＴのドレイン電流を制御するために使用されるＭＯＳトランジスタおよび／または接合電界効果トランジスタ（ＪＦＥＴ）のようなＦＥＴを使用して、実装され得る。しかしながら、例えば、バイポーラトランジスタ構成を含むその他の構成が可能である。例えば、バイポーラトランジスタのベースエミッタ間電圧がトランジスタのエミッタ電流を制御するために使用され得る。電圧制御電流源５０のバイポーラトランジスタ実装例において、バイポーラトランジスタのベース電流が、ＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）中に、バイアスコンデンサ５２の両端の電圧を実質的に変化させないように、バイアスコンデンサ５２は、相対的に大量のキャパシタンスを有するように構成され得る。

図３は、出力信号を生成するための入力信号を積分するように構成される信号チャネルの上でのノイズ低減方式を例示しているが、ここでの教示は、入力信号をその他の方法で処理する信号チャネルに適用可能である。例えば、ここでの教示は、例えば、１つ以上の入力信号の逆算、減算、乗算、微分、および／または積分のような数学的演算を実行するように構成される増幅器を含む、入力信号を処理するための増幅器を含む多様な信号チャネルに適用可能となる。

図４は信号チャネル６０の別の実施形態の模式的なブロック図である。信号チャネル６０はＣＤＳ回路４、チャネル回路２６、および増幅器６１を含む。

増幅器６１は、入力信号ＩＮを受信するように構成される第１の入力、基準電圧Ｖ_ＲＥＦを受信するように構成される第２の入力、ならびにＣＤＳ回路４およびチャネル回路２６に電気的に接続される出力を含む。増幅器６１の出力は積分電圧Ｖ_ＩＮＴを生成するように構成される。チャネル回路２６は、増幅器６１の第１の入力と増幅器６１の出力との間に電気的に並列に接続されるフィードバックコンデンサ２７およびフィードバックスイッチ２８を含む。ＣＤＳ回路４およびチャネル回路２６の追加的な記述については上述される。

増幅器６１は、第１のＰＭＯＳ入力トランジスタ４３、第２のＰＭＯＳ入力トランジスタ４４、バッファステージ４５、第１の負荷抵抗器６３、第２の負荷抵抗器６４、およびバイアス回路６９を含む。バイアス回路６９は、第１のＰＭＯＳバイアストランジスタ〜第４のＰＭＯＳバイアストランジスタ６５〜６８、電流源７０、バイアススイッチ７１、およびバイアスコンデンサ７２を含む。

第１の負荷抵抗器６３はバッファステージ４５の非反転入力および第１のＰＭＯＳ入力トランジスタ４３のドレインに電気的に接続される第１の端部を含む。第２の負荷抵抗器６４は、バッファステージ４５の反転入力および第２のＰＭＯＳ入力トランジスタ４４のドレインに電気的に接続される第１の端部を含む。第１の負荷抵抗器および第２の負荷抵抗器６３、６４それぞれは、第１の電圧供給Ｖ_１に電気的に接続される第２の端部をさらに含む。

第１の負荷抵抗器および第２の負荷抵抗器６３、６４は、第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４のドレイン電流の差を、バッファステージ４５の非反転入力および反転入力を駆動するのに適切な作動電圧に変換することを補助し得る。一実施形態において、第１の負荷抵抗器および第２の負荷抵抗器６３、６４それぞれは、約１ｋΩ〜約１００ｋΩまでの範囲で選択される抵抗を有する。しかしながら、第１の負荷抵抗器および第２の負荷抵抗器６３、６４の抵抗は様々な要因に依存し得、そしてその他の抵抗値が当業者によって容易に決定される。例えば、一実施形態において、ゲートから第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４のドレインまでの電圧のゲインが約５〜約５０の範囲にあるようにするために、第１の負荷抵抗器および第２の負荷抵抗器６３、６４の抵抗が選択される。

第１のＰＭＯＳ入力トランジスタ４３は、入力信号ＩＮに電気的に接続されるゲートをさらに含む。第２のＰＭＯＳ入力トランジスタ４４は、基準電圧Ｖ_ＲＥＦに電気的に接続されるゲートをさらに含む。第２のＰＭＯＳ入力トランジスタ４４は、第１のＰＭＯＳ入力トランジスタ４３の電源および第１のＰＭＯＳバイアストランジスタ６５のドレインに電気的に接続される電源をさらに含む。

第１のＰＭＯＳバイアストランジスタ６５は、第２のＰＭＯＳバイアストランジスタ６６のドレインに電気的に接続される電源および第３のＰＭＯＳバイアストランジスタ６７のゲートに電気的に接続されるゲートをさらに含む。第２のＰＭＯＳバイアストランジスタ６６は、第２の電圧供給Ｖ_２に電気的に接続される電源ならびにバイアススイッチ７１の第１の端部およびバイアスコンデンサ７２の第１の端部に電気的に接続されるゲートをさらに含む。バイアスコンデンサ７２は第２の電圧供給Ｖ_２に電気的に接続される第２の端部をさらに含む。第３のＰＭＯＳバイアストランジスタ６７は、第１のバイアス電圧Ｖ_{ＢＩＡＳ１}を生成するように構成されるノードで、第４のＰＭＯＳバイアストランジスタ６８のドレインに電気的に接続される電源と、電流源７０の第１の端子、第４のＰＭＯＳバイアストランジスタ６８のゲートおよびバイアススイッチ７１の第２の端部に電気的に接続されるドレインと、をさらに含む。第４のＰＭＯＳバイアストランジスタ６８は第２の電圧供給Ｖ_２に電気的に接続される電源をさらに含み、電流源７０は第１の電圧供給Ｖ_１に電気的に接続される第２の端子をさらに含む。

バイアス回路６９は、第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４をバイアスするためのバイアス電流Ｉ_ＢＩＡＳを生成するように構成される。バイアス電流Ｉ_ＢＩＡＳの大きさはバイアスコンデンサ７２の両端の電圧に基づいて制御され得る。例えば、第２のＰＭＯＳバイアストランジスタ６６のゲート電圧は、バイアスコンデンサ７２の両端の電圧に基づいて制御され得る。バイアススイッチ７１はバイアスコンデンサ７２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングするために使用され得、それによってバイアス電流Ｉ_ＢＩＡＳの大きさを制御する。バイアス電流Ｉ_ＢＩＡＳに関連するノイズが信号チャネル６０の出力に到達するのを低減するために、バイアススイッチ７１はバイアスコンデンサ７２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングし、そしてＣＤＳ回路４が増幅器６１の出力を二重サンプリングする第１の時間インスタンスｔ_１および第２の時間インスタンスｔ_２との間でバイアス電流Ｉ_ＢＩＡＳを実質的に一定に保持するように構成され得る。

例示されるバイアス回路６９はカスコード構成で実装され、そこで第１のＰＭＯＳバイアストランジスタ６５のチャネルは、第２のＰＭＯＳバイアストランジスタ６６のチャネルと第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４の電源との間の信号経路に配置される。カスコード構成のバイアス回路６９を実装することで、バイアス回路６９の出力インピーダンスを高め、第２の供給電圧Ｖ_２のノイズがＣＤＳ回路４の入力に到達するのを防止するのを補助する。

第１のＰＭＯＳバイアストランジスタ〜第４のＰＭＯＳバイアストランジスタ６５〜６９および電流源７０は、電流源７０の電流Ｉ_ＲＥＦをミラーリングするための電流ミラーとして動作し、バイアス電流Ｉ_ＢＩＡＳを生成し得る。増幅器６１の電力消費の低減を補助するために、第１のＰＭＯＳバイアストランジスタおよび第２のＰＭＯＳバイアストランジスタ６５、６６は、第３のＰＭＯＳバイアストランジスタおよび第４のＰＭＯＳバイアストランジスタ６７、６８それぞれより大きなサイズを有し、それによって基準電流Ｉ_ＲＥＦを増幅し得る。例えば、一実施形態において、バイアス回路６９は、約８〜約４０の間の範囲の係数によって基準電流Ｉ_ＲＥＦを増幅し、バイアス電流Ｉ_ＢＩＡＳを生成し得る。しかしながら、その他の構成が可能である。

バイアス回路６９がゲインを持つミラー電流として動作するように構成することで、バイアス電流Ｉ_ＢＩＡＳの生成に関連する電力消費を低減し得る。しかしながら、バイアス回路６９が基準電流Ｉ_ＲＥＦの増幅を提供するように構成することはまた基準電流Ｉ_ＲＥＦのノイズを増幅し得る。例えば、ノイズによる基準電流Ｉ_ＲＥＦのΔＩの変化により、ｎが電流ミラーのゲインである場合に、バイアス電流Ｉ_ＢＩＡＳはｎ＊ΔＩ変化し得る。

基準電流Ｉ_ＲＥＦのノイズが信号チャネル６０の出力に到達するのを低減または排除するために、バイアススイッチ７１はバイアスコンデンサ７２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングし、バイアスコンデンサ７２の両端の電圧を、ＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）上で実質的に一定に保持するように構成され得る。

バイアスコンデンサ７２はバイアスコンデンサ７２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングすることに関連するサンプリング誤差を有し得るが、サンプリング誤差はＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）上で一定となり得る。ＣＤＳ回路４は第１のサンプルおよび第２のサンプルに共通する誤差を除去するために第１のサンプルと第２のサンプルとの間の差を得ることができることから、ＣＤＳ回路４は、バイアスコンデンサ７２上に第１のバイアス電圧Ｖ_{ＢＩＡＳ１}をサンプリングすることに関連するサンプリング誤差を除去するために使用され得る。したがって、例え、基準電流Ｉ_ＲＥＦのノイズにより第１のバイアス電圧Ｖ_{ＢＩＡＳ１}が時間と共に相対的に大きく変動する実装例であっても、信号チャネル６０の出力ノイズは相対的に少量になり得る。このように、ここで説明されるバイアス方式は、信号チャネルに低出力ノイズおよび低電力消費を提供するために使用され得る。

図５は信号チャネル８０のさらに別の実施形態の模式的なブロック図である。信号チャネル８０はＣＤＳ回路４、チャネル回路２６、および増幅器８１を含む。

増幅器８１は、入力信号ＩＮを受信するように構成される第１の入力、基準電圧Ｖ_ＲＥＦを受信するように構成される第２の入力、ならびにＣＤＳ回路４およびチャネル回路２６に電気的に接続される出力を含む。増幅器８１の出力は積分電圧Ｖ_ＩＮＴを生成するように構成される。チャネル回路２６は、増幅器８１の第１の入力と増幅器８１の出力との間に電気的に並列に接続されるフィードバックコンデンサ２７およびフィードバックスイッチ２８を含む。ＣＤＳ回路４およびチャネル回路２６の追加的な記述については上述される。

増幅器８１は、第１のＰＭＯＳ入力トランジスタ４３、第２のＰＭＯＳ入力トランジスタ４４、バッファステージ４５、バイアス回路６９、第１のスイッチ８２、第２のスイッチ８３、第１のｎ型ＭＯＳ負荷トランジスタ８５、第２のＮＭＯＳ負荷トランジスタ８６、第１のコンデンサ８７、および第２のコンデンサ８８を含む。

図５の増幅器８１は、増幅器６１の第１の負荷抵抗器および第２の負荷抵抗器６３、６４が第１のＮＭＯＳ負荷トランジスタおよび第２のＮＭＯＳ負荷トランジスタ８５、８６に置き換えられることと、図５の増幅器８１が第１のスイッチおよび第２のスイッチ８２、８３ならびに第１のコンデンサおよび第２のコンデンサ８７、８８をさらに含むように適合されることと、を除いて、増幅器６１に類似し得る。

第１のＮＭＯＳ負荷トランジスタ８５は、第１の電圧供給Ｖ_１に電気的に接続される電源ならびに第１のＰＭＯＳ入力トランジスタ４３のドレインおよび出力ステージ４５の非反転入力に電気的に接続されるドレインを含む。第２のＮＭＯＳ負荷トランジスタ８６は、第１の電圧供給Ｖ_１に電気的に接続される電源、ならびに第２のＰＭＯＳ入力トランジスタ４４のドレインおよび出力ステージ４５の反転入力に電気的に接続されるドレインを含む。第１のＮＭＯＳ負荷トランジスタ８５は、第２のＮＭＯＳ負荷トランジスタ８６のゲート、第１のコンデンサ８７の第１の端部、および第１のスイッチ８２の第１の端部に電気的に接続されるゲートを含む。第１のコンデンサ８７は第１の電圧供給Ｖ_１に電気的に接続される第２の端部をさらに含み、第１のスイッチ８２は第２のバイアス電圧Ｖ_{ＢＩＡＳ２}に電気的に接続される第２の端部をさらに含む。第２のスイッチ８３は、基準電圧Ｖ_ＲＥＦに電気的に接続される第１の端部ならびに第２のコンデンサ８８の第１の端部および第２のＰＭＯＳ入力トランジスタ４４のゲートに電気的に接続される第２の端部を含む。第２のコンデンサ８８は第１の電圧供給Ｖ_１に電気的に接続される第２の端部をさらに含む。

図５に示されているとおり、複数のバイアス電圧および／または基準電圧が、信号チャネル８０の出力ノイズ上の増幅器８１のノイズの影響を低減するためにサンプリングされ得る。例えば、図４に関して上述されているように、バイアス回路６９にバイアススイッチ７１およびバイアスコンデンサ７２を含めることに加え、増幅器８１は、信号チャネル８０の出力ノイズを低減するのを補助し得る、第１のスイッチおよび第２のスイッチ８２、８３、ならびに第１のコンデンサおよび第２のコンデンサ８７、８８をさらに含む。例えば、第２のバイアス電圧Ｖ_{ＢＩＡＳ２}のノイズが信号チャネル８０の出力に到達するのを低減または排除するのを補助するために、第１のスイッチ８２は、第２のバイアス電圧Ｖ_{ＢＩＡＳ２}を第１のコンデンサ８７上にサンプリングし、第１のコンデンサ８７の両端の電圧をＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）上で実質的に一定に保持するように構成され得る。同様に、第２のスイッチ８３は、基準電圧Ｖ_ＲＥＦを第２のコンデンサ８８上にサンプリングし、第２のコンデンサ８８の両端の電圧をＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）上で実質的に一定に保持するように構成され得る。したがって、ここで説明される特定の実装例において、信号チャネルの出力ノイズを低減するために、増幅器の１つ以上のバイアス信号および／または基準信号がサンプリングされ、ＣＤＳ回路４のサンプリング窓（ｔ_２−ｔ_１）上で一定に保持される増幅器が提供される。

図６は信号チャネル１００のさらに別の実施形態の模式的なブロック図である。信号チャネル１００はＣＤＳ回路４、チャネル回路２６、および増幅器１０１を含む。

増幅器１０１は、入力信号ＩＮを受信するように構成される第１の入力、基準電圧Ｖ_ＲＥＦを受信するように構成される第２の入力、ならびにＣＤＳ回路４およびチャネル回路２６に電気的に接続される出力を含む。増幅器１０１の出力は積分電圧Ｖ_ＩＮＴを生成するように構成される。チャネル回路２６は、増幅器１０１の第１の入力と増幅器１０１の出力との間に電気的に並列に接続されるフィードバックコンデンサ２７およびフィードバックスイッチ２８を含む。ＣＤＳ回路４およびチャネル回路２６の追加的な記述については上述されている。

増幅器１０１はバッファステージ４５、負荷ブロック４６、第１のｐ型ＪＦＥＴ１０２、第２のｐ型ＪＦＥＴ１０３、およびバイアス回路１０９を含む。バイアス回路１０９はバイアススイッチ５１、バイアスコンデンサ５２、およびＰＮＰバイポーラトランジスタ１０４を含む。

図６の増幅器１０１は図３の増幅器４１と類似する。しかしながら、差動対として第１のＰＭＯＳ入力トランジスタおよび第２のＰＭＯＳ入力トランジスタ４３、４４を使用する図３の増幅器４１とは対照的に、図６の増幅器１０１は、差動対として第１のｐ型ＪＦＥＴおよび第２のｐ型ＪＦＥＴ１０２、１０３を使用する。当業者が理解することとして、ここでの教示は、ＦＥＴ構成およびバイポーラトランジスタ構成を含む広範囲の増幅器の構成に適用可能である。さらに、図３〜６に示されている差動対はｐ型として例示されているが、ここでの教示はｎ型の差動対を含む増幅器に適用可能である。

図６のバイアス回路１０９が、電圧制御電流源として、バイポーラトランジスタ１０４を使用していることで、図６の増幅器１０１はまた図３の増幅器４１とは異なっている。電圧制御電流源のバイポーラトランジスタ実装例においては、バイポーラトランジスタのベース電流が、ＣＤＳ回路４のサンプリング窓（ｔ_２―ｔ_１）中にバイアスコンデンサ５２の両端の電圧を実質的に変更しないように、バイアスコンデンサ５２は相対的に大きなキャパシタンスを有するように構成され得る。例えば、バイアスコンデンサ５２の両端の電圧がＣＤＳ回路４のサンプリング窓（ｔ_２―ｔ_１）中に約１０μＶ未満で変化するように、バイアスコンデンサ５２はサイズ調整され得る。しかしながら、当業者はその他の電圧値を容易に確認する。

上述の説明および主張は、共に「接続される」または「結合される」として構成要素または特徴を参照する場合がある。ここで使用されるときには、別段の明示的な表記がない限り、「接続される」とは、ある構成要素／特徴が直接的または間接的にその他の構成要素／特徴と、必ずしも機械的にではなく、接続されることを意味する。同様に、別段の明示的な表記がない限り、「結合される」とは、ある構成要素／特徴が直接的または間接的にその他の構成要素／特徴と、必ずしも機械的にではなく、結合されることを意味する。このことにより、図に示されている様々な方式は構成要素および構成部分について事例的な取り合わせを示しているが、追加的に介在する構成要素、装置、特徴、または構成部分が実際の実施形態に存在してもよい（示されている回路の機能性が悪影響を受けないという前提で）。

適用

上述の方式を採用する装置は様々な電子装置に実装され得る。電子装置の事例は、家電製品に限らず、家電製品の部品、電子試験装置、医療電子製品等を含み得る。電子装置の事例はまた、メモリチップ、メモリモジュール、光学ネットワークまたはその他の通信ネットワークの回路、およびディスク駆動回路等を含み得る。家電製品は、これらに限定されないが、携帯電話、電話、テレビ、コンピュータ用モニタ、コンピュータ、携帯用コンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはカセットプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲプレーヤ、ＭＰ３プレーヤ、ラジオ、カムコーダ、カメラ、デジタルカメラ、携帯用メモリチップ、洗濯機、乾燥機、洗濯／乾燥機、コピー機、ファクシミリ機、スキャナ、多機能周辺機器、腕時計、時計等を含み得る。医療電子製品は、これらに限定されないが、デジタルＸ線検査機、ＣＴ（コンピュータ断層撮影）スキャナ、超音波システム、ＭＲＩ（核磁気共鳴画像法）システム等を含み得る。さらに、電子装置は半製品を含み得る。

本発明を特定の実施形態について説明したが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含む、当業者にとって明白な他の実施形態もまた、本発明の範囲内にある。さらに、上述される様々な実施形態を組み合わせて、さらなる実施形態を提供することができる。加えて、一実施形態に関連して示される特定の特徴が、他の実施形態に組み込まれてもよい。したがって、本発明の範囲は付随の特許請求の範囲を参照することによってのみ定義される。

Claims (21)

1. 装置であって、
   入力信号を増幅して増幅信号を生成するように構成される増幅器（４１）であって、前記増幅器がバイアスコンデンサ（５２）を含むバイアス回路（４９）を備え、前記バイアス回路が前記バイアスコンデンサの両端の電圧に少なくとも部分的に基づいて前記増幅器のバイアス電流の大きさを制御するように構成される、増幅器と、
   前記増幅器により生成される前記増幅信号をサンプリングするように構成されるサンプリング回路（４）であって、前記サンプリング回路が、第１の時間インスタンスに得られる前記増幅信号の第１のサンプルと前記第１の時間インスタンス後の第２の時間インスタンスに得られる前記増幅信号の第２のサンプルとの間の差に基づいて出力信号を生成するように構成される、サンプリング回路と、を備え、
   前記バイアス回路が前記第１の時間インスタンス前にバイアス電圧を前記バイアスコンデンサ上にサンプリングするように構成され、前記バイアス回路が前記バイアスコンデンサの両端の電圧を前記第１の時間インスタンスと前記第２の時間インスタンスとの間で実質的に一定に保持するように構成される、装置。
2. 前記増幅器が、前記入力信号を受信するように構成される第１の入力と、基準信号を受信するように構成される第２の入力と、前記増幅信号を生成するように構成される出力と、を含む、請求項１に記載の装置。
3. 前記増幅器の前記出力に電気的に接続されるチャネル回路（６）をさらに備える、請求項２に記載の装置。
4. 前記チャネル回路が前記増幅器の前記第１の入力と前記増幅器の前記出力との間に電気的に接続されるフィードバックコンデンサ（２７）を含み、前記増幅信号が前記入力信号の積分とほぼ等しくなるように、前記増幅器が前記フィードバックコンデンサを使用して前記入力信号を積分するように構成される、請求項３に記載の装置。
5. 前記入力信号を生成するように構成される光ダイオードセンサ（２１）をさらに備える、請求項１に記載の装置。
6. 前記バイアス回路が、前記バイアス電圧と前記バイアスコンデンサの第１の端部との間に電気的に接続されるバイアススイッチ（５１）を含み、前記バイアス電圧を前記バイアスコンデンサ上にサンプリングするように、前記バイアススイッチが、前記１の時間インスタンス前に閉鎖状態から開放状態に移行するように構成され、前記バイアススイッチが、前記２の時間インスタンス後に前記開放状態から前記閉鎖状態に移行するように構成される、請求項１に記載の装置。
7. 前記バイアス電流を生成するための電圧制御電流源（５０）をさらに備え、前記電圧制御電流源が、前記バイアスコンデンサの両端の前記電圧に基づいて前記バイアス電流の前記大きさを制御するための制御端子を含む、請求項１に記載の装置。
8. 前記電圧制御電流源が第１の金属酸化物半導体（ＭＯＳ）バイアストランジスタ（６６）であり、前記バイアススイッチが前記バイアス電圧と前記第１のＭＯＳバイアストランジスタのゲートとの間に電気的に接続され、前記バイアス電流が前記第１のＭＯＳバイアストランジスタのドレイン電流に基づく、請求項７に記載の装置。
9. 前記第１のＭＯＳバイアストランジスタの前記ドレイン電流が前記第２のＭＯＳバイアストランジスタ（６５）のチャネルを通過するように前記第１のＭＯＳバイアストランジスタとカスコードされる第２のＭＯＳバイアストランジスタをさらに備える、請求項８に記載の装置。
10. 前記増幅器が、第１のＭＯＳ入力トランジスタ（４３）と第２のＭＯＳ入力トランジスタ（４４）とを含み、前記第１および第２のＭＯＳ入力トランジスタが、前記増幅器の差動対として動作し、前記第１のＭＯＳ入力トランジスタのゲートが、前記入力信号を受信するように構成される、請求項１に記載の装置。
11. 基準コンデンサ（８８）と基準スイッチ（８３）とをさらに備え、前記基準スイッチが基準電圧に電気的に接続される第１の端部と前記第２のＭＯＳ入力トランジスタのゲートおよび前記基準コンデンサに電気的に接続される第２の端部とを含み、前記基準スイッチが前記１の時間インスタンス前に前記基準電圧を前記基準コンデンサ上にサンプリングするように構成され、前記出力信号のノイズを低減するように、前記基準スイッチが前記基準コンデンサの両端の前記電圧を前記１の時間インスタンスと前記第２の時間インスタンスとの間で実質的に一定に保持するように構成される、請求項１０に記載の装置。
12. 前記サンプリング回路が、第１のスイッチ（３１）と、第２のスイッチ（３２）と、第１のコンデンサ（３３）と、第２のコンデンサ（３４）と、減算器（３５）と、を備える相関二重サンプリング（ＣＤＳ）回路（２４）を備え、前記第１のスイッチが前記第１の時間インスタンスに前記増幅信号を前記第１のコンデンサ上にサンプリングすることにより前記第１のサンプルを生成するように構成され、前記第２のスイッチが前記第２の時間インスタンスに前記増幅信号を前記第２のコンデンサ上にサンプリングすることにより前記第２のサンプルを生成するように構成され、前記減算器が前記第１のサンプルと前記第２のサンプルとの間の前記差に基づいて前記出力信号を生成するように構成される、請求項１に記載の装置。
13. 信号チャネルの出力ノイズを低減する方法であって、
    増幅器（４１）をバイアス電流でバイアスすることと、
    バイアスコンデンサ（５２）の両端の電圧に少なくとも部分的に基づいて前記バイアス電流の大きさを制御することと、
    バイアス電圧を前記バイアスコンデンサ上にサンプリングし、前記バイアスコンデンサの両端の前記電圧を第１の時間インスタンスと第２の時間インスタンスとの間で実質的に一定に保持することと、
    前記増幅器を使用して入力信号を増幅して増幅信号を生成することと、
    前記第１の時間インスタンスに前記増幅信号をサンプリングして第１のサンプルを生成することと、
    前記第２の時間インスタンスに前記増幅信号をサンプリングして第２のサンプルを生成することと、
    前記第１のサンプルと前記第２のサンプルとの間の差に基づいて出力信号を生成することと、を含む、方法。
14. 前記入力信号を増幅して前記増幅信号を生成することが前記入力信号を積分することを含む、請求項１３に記載の方法。
15. 光ダイオードセンサ（２１）を使用して前記入力信号を生成することをさらに含み、前記入力信号が光電流を含む、請求項１３に記載の方法。
16. 前記バイアス電圧を前記バイアスコンデンサ上にサンプリングし、前記バイアスコンデンサの両端の前記電圧を実質的に一定に保持することが、前記第１の時間インスタンス前にバイアススイッチ（５１）を閉鎖状態から開放状態に切り替えることと、前記第２の時間インスタンス後に前記バイアススイッチを前記開放状態から前記閉鎖状態に切り替えることとを含む、請求項１３に記載の方法。
17. 装置であって、
    入力信号を増幅して増幅信号を生成するように構成される増幅器（４１）であって、前記増幅器がバイアスコンデンサ（５２）を含むバイアスのための手段（４９）を備え、前記バイアス手段が、前記バイスコンデンサの両端の電圧に少なくとも部分的に基づいて前記増幅器のバイアス電流の大きさを制御するように構成される、増幅器と、
    前記増幅器により生成される前記増幅信号をサンプリングするための手段（４）であって、前記サンプリング手段が、第１の時間インスタンスに得られる前記増幅信号の第１のサンプルと前記第１の時間インスタンス後の第２の時間インスタンスに得られる前記増幅信号の第２のサンプルとの間の差に基づいて、出力信号を生成するように構成される、手段と、を備え、
    前記バイアス手段が、前記第１の時間インスタンス前にバイアス電圧を前記バイアスコンデンサ上にサンプリングするよう構成され、前記バイアス手段が、前記バイアスコンデンサの両端の前記電圧を前記第１の時間インスタンスと前記第２の時間インスタンスとの間で実質的に一定に保持するように構成される、装置。
18. 前記増幅器が、前記入力信号を受信するよう構成される第１の入力と、基準信号を受信するように構成される第２の入力と、前記増幅信号を生成するように構成される出力と、を含み、前記増幅器が前記増幅器の前記出力に電気的に接続されるチャネル回路（６）をさらに含む、請求項１７に記載の装置。
19. 前記チャネル回路が、前記増幅器の前記第１の入力と前記増幅器の前記出力との間に電気的に接続されるフィードバックコンデンサ（２７）を含み、前記増幅器が、前記増幅信号が前記入力信号の積分とほぼ等しくなるように、前記フィードバックコンデンサを使用して前記入力信号を積分するように構成される、請求項１８に記載の装置。
20. 前記バイアス手段（４９）が、前記バイアス電圧と前記バイアスコンデンサの第１の端部との間に電気的に接続されるバイアススイッチ（５２）を含み、前記バイアススイッチが、前記バイアス電圧を前記バイアスコンデンサ上にサンプリングするために、前記第１の時間インスタンス前に閉鎖状態から開放状態に移行するように構成され、前記バイアススイッチが前記第２の時間インスタンス後に前記開放状態から前記閉鎖状態に移行するように構成される、請求項１７に記載の装置。
21. 前記バイアス電流を生成するための電圧制御電流源（５０）をさらに備え、前記電圧制御電流源が、前記バイアスコンデンサの両端の前記電圧に基づいて、前記バイアス電流の前記大きさを制御するための制御端子を含む、請求項１７に記載の装置。

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