JP5880370B2 - 半導体光素子及びその製造方法 - Google Patents
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このような量子ドットを備える半導体光素子としては、例えばInGaAs量子ドットを備える半導体光素子がある。
このInGaAs量子ドットを備える半導体光素子では、歪系半導体ヘテロ結晶成長の初期に現れる島状成長(S−K成長)を利用して、InGaAs量子ドットを形成する。つまり、GaAs結晶の表面上にInGaAs結晶を成長させると、InGaAs結晶成長の開始直後は平面状に結晶成長し、平面状のInGaAs結晶となるが、臨界膜厚以上になると、歪み増大の結果、結晶成長が3次元化し、3次元化したInGaAs結晶となる。これを利用して、InGaAs量子ドットを形成する。
そこで、コアレッセンスドットの発生を抑制し、効率を向上させたい。
本実施形態にかかる半導体光素子は、InGaAs量子ドットを備える半導体光素子である。ここでは、半導体光素子として、例えば半導体レーザや半導体光増幅器などの半導体発光素子を例に挙げて説明する。なお、半導体光素子を光半導体素子ともいう。
つまり、本半導体光素子の製造方法は、GaAs層1を形成する工程と、GaAs層1上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するInxGa1−xAs(x≦1)濡れ層2を形成する工程と、InxGa1−xAs(x≦1)濡れ層2上に、InyGa1−yAs(y<1)量子ドット3を形成する工程とを含む。そして、InxGa1−xAs(x≦1)濡れ層2を形成する工程において、InyGa1−yAs(y<1)量子ドット3よりもIn組成が高いInxGa1−xAs(x≦1)濡れ層2を形成する。
つまり、従来のように、単純にGaAs結晶上にInGaAs結晶を成長させて、GaAs層上にInGaAs濡れ層及びInGaAs量子ドットを形成する場合(例えば図6参照)、InGaAs濡れ層とInGaAs量子ドットのIn組成は同じになる。このため、後述するように、InGaAs量子ドットのIn組成を低くすると、InGaAs濡れ層は、In組成が低くなり、臨界膜厚が厚くなり、表面のラフネス、即ち、算術平均粗さRaが大きくなって、コアレッセンスドットが多く発生してしまい、これには結晶欠陥が存在するため、効率(ここでは発光効率)が低下してしまうことになる。
まず、本発明者が鋭意検討したところ、InyGa1−yAs(y<1)量子ドット3が形成される下地となるInxGa1−xAs(x≦1)濡れ層2の表面のラフネス、即ち、算術平均粗さRaが、InyGa1−yAs(y<1)量子ドット3の成長に悪影響を及ぼし、その結果、コアレッセンスドットの発生につながっていることがわかった。ここで、算術平均粗さとは、算術表面粗さともいい、JIS B0601−1994に定義されている表面粗さである。
このため、InxGa1−xAs(x≦1)濡れ層2のIn組成が高くなるほど、InxGa1−xAs(x≦1)濡れ層2の表面の算術平均粗さRaが小さくなり、コアレッセンスドットの発生が抑制され、効率(ここでは発光効率)が向上することになる。
つまり、GaAs結晶上に、格子定数の異なるInxGa1−xAs(x≦1)結晶を成長させると、歪結晶の成長となるため、膜厚が厚くなるほど、ラフネス、即ち、算術平均粗さRaが増大するのは避けられない。ここで、GaAsの格子定数は約5.65(Å)であり、InAsの格子定数は約6.06Åであり、In0.5Ga0.5Asの格子定数は約5.87Åである。このため、GaAsに対して格子歪みが約3.9%のIn0.5Ga0.5AsをGaAs結晶上に約3.54ML成長させた場合に比べて、GaAsに対して格子歪みが約7.3%のInAsをGaAs結晶上に約1.52ML成長させた場合の方が、格子歪みが大きくなるため、臨界膜厚が薄くなり、ラフネスが小さくなる。
ここで、図4(A)は、GaAs結晶の表面上に約1.56ML成長させたInAs濡れ層2上に、In0.5Ga0.5As結晶を約3.54ML成長させてIn0.5Ga0.5As量子ドット3を形成した場合のAFM像である。また、図4(B)は、GaAs結晶の表面上にIn0.5Ga0.5As結晶を約6.82ML成長させてIn0.5Ga0.5As濡れ層上にIn0.5Ga0.5As量子ドットを形成した場合のAFM像である。
特に、本実施形態のように、InxGa1−xAs(x≦1)濡れ層2としてInAs濡れ層を備えるものとするのが好ましい。これにより、コアレッセンスドットの発生が最も抑制され、最も効率(ここでは発光効率)を向上させることができる。つまり、InAs濡れ層2は、InxGa1−xAs(x≦1)濡れ層の中で最もIn組成が高いため、表面の算術平均粗さRaが最も小さくなる。このため、コアレッセンスドットの発生が最も抑制され、最も効率(ここでは発光効率)を向上させることができる。また、GaAs結晶上にInGaAs結晶を成長させてInGaAs濡れ層2を形成する場合、In原子の再蒸発を抑制するために一般的には約500℃以下の低温でInGaAs結晶を成長させる。このような低温でInGaAs結晶の成長を行なうと、成長表面においてGa原子は十分なマイグレーションが得られない。そして、InGaAs結晶は、Ga原子のマイグレーションが十分でない状態で臨界膜厚まで成長することになる。これに起因して、InGaAs濡れ層2の表面の算術平均粗さRaが大きくなることがある。このため、Ga原子を含まないInAs濡れ層2とすることで、Ga原子のマイグレーションに起因して濡れ層の表面の算術平均粗さRaが大きくなってしまうのを防ぐことができる。これにより、コアレッセンスドットの発生をより確実に抑制することができ、より確実に効率(ここでは発光効率)を向上させることが可能となる。
なお、量子ドット積層構造を形成するための結晶成長には、例えば分子線エピタキシー(MBE;Molecular Beam Epitaxy)法を用いれば良い。ここでは、通常の固体原料を用いたMBE法によって、量子ドット積層構造5を形成する。
そして、Asを供給したまま、さらにInを供給して、図5(B)に示すように、GaAs層1上に、InAs結晶を成長させて、InAs濡れ層2を形成する。ここでは、GaAs結晶の表面に成長するInAs結晶の臨界膜厚が約1.75MLであるため、GaAs層1上にInAs結晶を臨界膜厚寸前である約1.57MLまで成長させて、InAs濡れ層2を形成する。このInAs濡れ層2は、膜厚が薄いため、表面のラフネスが小さい。
その後、上述のInAs濡れ層形成工程、In0.5Ga0.5As量子ドット形成工程、GaAs層形成工程を繰り返して(ここでは例えば8回繰り返して)、量子ドット積層構造5を形成する。
ところで、上述のように構成される量子ドット積層構造5を活性層に用いて、例えば図8に示すようなファブリぺローレーザ(半導体光素子)を構成することができる。なお、ファブリペローレーザをレーザダイオードともいう。
n+型AlGaAs下側クラッド層12は、例えば約300nmの厚さを有する。
ここで、n+型GaAsバッファ層11及びn+型AlGaAs下側クラッド層12は、例えばMBE法によって、基板温度約580℃で形成すれば良い。
p+型GaAsキャップ層15は、例えば約50nmの厚さを有する。
ここで、非ドープのGaAs層19、p型GaAs層20、p+型AlGaAs上側クラッド層14及びp+型GaAsキャップ層15は、例えばMBE法によって形成すれば良い。
そして、このメサ構造21上に、即ち、p+型GaAsキャップ層15上に、p側電極16を備えるとともに、n+型GaAs基板10の裏面側にn側電極22を備える。また、図示していないが、半導体積層構造の表面は、例えばSiN等の保護膜によって覆われている。さらに、図示していないが、レーザダイオードの対向する端面には、それぞれ、高反射率ミラー及び低反射率ミラーが形成されており、レーザダイオードの光共振器を構成している。このレーザダイオードの光共振器の中に設けられた量子ドット積層構造に備えられる量子ドット3によって生成された光は、光共振器を往復する際に誘導放出によって増幅され、コヒーレント光となって低反射率ミラーが設けられた側の端面から出射するようになっている。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲でなど種々変形することが可能である。
ここで、図10は、In組成を約0.13としたInGaAs歪緩和層6を設ける場合のInGaAs歪緩和層6の膜厚とPL発光波長との関係を示している。
図10中、実線Aで示すように、InGaAs歪緩和層6の膜厚を厚くするほど、PL発光波長(ここではMain peak center wavelength)を長波長にすることができることが分かる。つまり、InGaAs歪緩和層6の膜厚を変えることで、PL発光波長を制御できることが分かる。
(付記1)
GaAs又はAlGaAsを含む下地層と、
前記下地層上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するInxGa1−xAs(x≦1)濡れ層と、
前記InxGa1−xAs(x≦1)濡れ層上に形成されたInyGa1−yAs(y<1)量子ドットとを備え、
前記InxGa1−xAs(x≦1)濡れ層は、前記InyGa1−yAs(y<1)量子ドットよりもIn組成が高いことを特徴とする半導体光素子。
前記InyGa1−yAs(y<1)量子ドットを埋め込み、GaAs又はAlGaAsを含む埋込層を備えることを特徴とする、付記1に記載の半導体光素子。
(付記3)
前記InyGa1−yAs(y<1)量子ドットの少なくとも側面を覆うInGaAs歪緩和層と、
前記InyGa1−yAs(y<1)量子ドット及び前記InGaAs歪緩和層を埋め込み、GaAs又はAlGaAsを含む埋込層とを備えることを特徴とする、付記1に記載の半導体光素子。
GaAs又はAlGaAsを含む下地層を形成する工程と、
前記下地層上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するInxGa1−xAs(x≦1)濡れ層を形成する工程と、
前記InxGa1−xAs(x≦1)濡れ層上に、InyGa1−yAs(y<1)量子ドットを形成する工程とを含み、
前記InxGa1−xAs(x≦1)濡れ層を形成する工程において、前記InyGa1−yAs(y<1)量子ドットよりもIn組成が高いInxGa1−xAs(x≦1)濡れ層を形成することを特徴とする半導体光素子の製造方法。
前記InyGa1−yAs(y<1)量子ドットを形成する工程の後に、前記InyGa1−yAs(y<1)量子ドットを埋め込み、GaAs又はAlGaAsを含む埋込層を形成する工程を含むことを特徴とする、付記4に記載の半導体光素子の製造方法。
(付記6)
前記InyGa1−yAs(y<1)量子ドットを形成する工程の後に、
前記InyGa1−yAs(y<1)量子ドットの少なくとも側面を覆うInGaAs歪緩和層を形成する工程と、
前記InyGa1−yAs(y<1)量子ドット及び前記InGaAs歪緩和層を埋め込み、GaAs又はAlGaAsを含む埋込層を形成する工程とを含むことを特徴とする、付記4に記載の半導体光素子の製造方法。
2 InxGa1−xAs(x≦1)濡れ層(InAs濡れ層)
2X In0.5Ga0.5As濡れ層
3 InyGa1−yAs(y<1)量子ドット(In0.5Ga0.5As量子ドット)
3X コアレッセンスドット
4 GaAs埋込層
5 量子ドット積層構造
6 InGaAs歪緩和層
7 GaAs埋込層
10 n+型GaAs基板
11 n+型GaAsバッファ層
12 n+型AlGaAs下側クラッド層
13 活性層
14 p+型AlGaAs上側クラッド層
15 p+型GaAsキャップ層
16 p側電極
17 n型GaAs層(下地層)
18 積層構造
19 非ドープのGaAs層(埋込層)
20 p型GaAs層
21 メサ構造
22 n側電極
Claims (4)
- GaAs又はAlGaAsを含む下地層と、
前記下地層上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するInxGa1−xAs(x≦1)濡れ層と、
前記InxGa1−xAs(x≦1)濡れ層上に形成されたInyGa1−yAs(y<1)量子ドットとを備え、
前記InxGa1−xAs(x≦1)濡れ層は、前記InyGa1−yAs(y<1)量子ドットよりもIn組成が高いことを特徴とする半導体光素子。 - 前記InyGa1−yAs(y<1)量子ドットを埋め込み、GaAs又はAlGaAsを含む埋込層を備えることを特徴とする、請求項1に記載の半導体光素子。
- 前記InyGa1−yAs(y<1)量子ドットの少なくとも側面を覆うInGaAs歪緩和層と、
前記InyGa1−yAs(y<1)量子ドット及び前記InGaAs歪緩和層を埋め込み、GaAs又はAlGaAsを含む埋込層とを備えることを特徴とする、請求項1に記載の半導体光素子。 - GaAs又はAlGaAsを含む下地層を形成する工程と、
前記下地層上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するInxGa1−xAs(x≦1)濡れ層を形成する工程と、
前記InxGa1−xAs(x≦1)濡れ層上に、InyGa1−yAs(y<1)量子ドットを形成する工程とを含み、
前記InxGa1−xAs(x≦1)濡れ層を形成する工程において、前記InyGa1−yAs(y<1)量子ドットよりもIn組成が高いInxGa1−xAs(x≦1)濡れ層を形成することを特徴とする半導体光素子の製造方法。
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