JP6107235B2 - 電圧変換回路及び過電圧保護方法 - Google Patents

Description

本発明は、インダクタに誘起する電圧により電源の電圧を降圧又は昇圧する電圧変換回路、及び該電圧変換回路における過電圧保護方法に関する。

従来、直流電圧を変換する非絶縁型の電源回路として、半導体スイッチにて入力側の直流電圧をオン／オフしたときにインダクタに誘起する電圧を利用する降圧型（バック型）又は昇圧型（ブースト型）のＤＣ−ＤＣコンバータが広く用いられている。例えば、電圧を降圧（又は昇圧）する同期整流型のＤＣ−ＤＣコンバータの場合、ハイサイド（又はローサイド）の半導体スイッチでインダクタに流れる電流をオン／オフし、ローサイド（又はハイサイド）の半導体スイッチでインダクタに流れる電流を還流させる。

例えば降圧型のＤＣ−ＤＣコンバータにあっては、ハイサイドの半導体スイッチが短絡等の原因によって導通し続けた場合、インダクタの一端に入力側の直流電圧が与えられ続けることとなり、出力側の電圧が過大に上昇する。また例えば、ローサイド及び／又はハイサイドの半導体スイッチをオン／オフする制御が一時的に異常となった場合にも、出力側の電圧が過大となる虞がある。

これに対し、特許文献１には、出力側の電圧が所定の閾値レベルよりも高くなった場合に、ローサイドの半導体スイッチをオンに保持することにより、ハイサイドの半導体スイッチがオンしたときに入力側のヒューズが溶断して出力側の過電圧を防止する昇圧型のＤＣ−ＤＣコンバータが開示されている（第１０ページ左欄及び第９図参照）。

また、特許文献２には、出力電圧が過電圧状態になった場合、ハイサイド及びローサイドの半導体スイッチを強制的にオンに制御して導通させることにより、ハイサイドの半導体スイッチと直列に接続された入力側のヒューズを溶断させて出力側の過電圧を防止する降圧型のＤＣ−ＤＣコンバータが開示されている（段落［０００６］及び図１参照）。

特公平８−３２１６２号公報 特許第３３４９８９７号公報

しかしながら、特許文献１及び２に開示された技術により、過電圧の検出時にヒューズを溶断させる構成では、負荷変動、ノイズ等の要因で出力電圧が一時的に上昇してヒューズが溶断した場合に、ＤＣ−ＤＣコンバータを自動復帰させることができないという問題があった。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、出力側又は入力側の電圧が一時的に過大となった場合、過電圧の抑制を試みた後に自動復帰することが可能な電圧変換回路及び過電圧保護方法を提供することにある。

本発明に係る電圧変換回路は、電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子とを備え、前記インダクタに誘起する電圧により前記電源の電圧を降圧して出力する電圧変換回路において、降圧した電圧及び所定の第１電圧を比較する第１比較部と、降圧した電圧、及び前記第１電圧より低い第２電圧を比較する第２比較部と、前記電源からの電路を流れる電流によって前記電路を遮断する遮断部と、降圧した電圧、及び前記第１電圧より高い第３電圧を比較する第３比較部とを備え、前記第１比較部の比較結果が、降圧した電圧が前記第１電圧より高い場合、前記第１スイッチング素子をオフ状態とし、前記第２比較部の比較結果が、降圧した電圧が前記第２電圧以下である場合、前記オフ状態を解除し、前記第３比較部の比較結果が、降圧した電圧が前記第３電圧より高い場合、前記第２スイッチング素子をオン状態とするようにしてあることを特徴とする。

本発明に係る電圧変換回路は、降圧した電圧、及び出力側に供給すべき目標電圧より低い第４電圧を比較する第４比較部を更に備え、該第４比較部の比較結果が、降圧した電圧が前記第４電圧より低い場合、前記オン状態を解除するようにしてあることを特徴とする。

本発明に係る電圧変換回路は、出力側への第２の電路を流れる電流によって前記第２の電路を遮断する第２の遮断部を更に備えることを特徴とする。

本発明に係る電圧変換回路は、電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子とを備え、前記インダクタに誘起する電圧により前記電源の電圧を昇圧して蓄電回路に供給する電圧変換回路において、前記電源の電圧及び所定の第１電圧を比較する第１比較部と、前記電源の電圧、及び前記第１電圧より低い第２電圧を比較する第２比較部とを備え、前記第１比較部の比較結果が、前記電源の電圧が前記第１電圧より高い場合、前記第２スイッチング素子をオフ状態とするようにしてあり、前記第２比較部の比較結果が、前記電源の電圧が前記第２電圧以下である場合、前記オフ状態を解除するようにしてあることを特徴とする。

本発明に係る電圧変換回路は、前記蓄電回路への電路を流れる電流によって前記電路を遮断する遮断部と、前記電源の電圧、及び前記第１電圧より高い第３電圧を比較する第３比較部とを更に備え、該第３比較部の比較結果が、前記電源の電圧が前記第３電圧より高い場合、前記第１スイッチング素子をオン状態とするようにしてあることを特徴とする。

本発明に係る電圧変換回路は、昇圧した電圧、及び出力側に供給すべき目標電圧より低い第４電圧を比較する第４比較部を更に備え、該第４比較部の比較結果が、昇圧した電圧が前記第４電圧より低い場合、前記オン状態を解除するようにしてあることを特徴とする。

本発明に係る電圧変換回路は、前記電源からの第２の電路を流れる電流によって前記第２の電路を遮断する第２の遮断部を更に備えることを特徴とする。
本発明に係る電圧変換回路は、前記遮断部に流れる電流を検出する電流検出器を更に備え、該電流検出器が検出した電流が所定電流より少ない場合、前記オン状態を解除するようにしてあることを特徴とする。

本発明に係る過電圧保護方法は、電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子と、前記電源からの電路を流れる電流によって前記電路を遮断する遮断部とを備え、前記インダクタに誘起する電圧により前記電源の電圧を降圧して出力する電圧変換回路における過電圧保護方法において、降圧した電圧及び所定の第１電圧を比較し、比較結果が、降圧した電圧が前記第１電圧より高い場合、前記第１スイッチング素子をオフ状態とし、降圧した電圧、及び前記第１電圧より低い第２電圧を比較し、比較結果が、降圧した電圧が前記第２電圧以下である場合、前記オフ状態を解除し、降圧した電圧、及び前記第１電圧より高い第３電圧を比較し、比較結果が、降圧した電圧が前記第３電圧より高い場合、前記第２スイッチング素子をオン状態とすることを特徴とする。

本発明に係る過電圧保護方法は、電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子とを備え、前記インダクタに誘起する電圧により前記電源の電圧を昇圧して蓄電回路に供給する電圧変換回路における過電圧保護方法において、前記電源の電圧及び所定の第１電圧を比較し、比較結果が、前記電源の電圧が前記第１電圧より高い場合、前記第２スイッチング素子をオフ状態とし、前記電源の電圧、及び前記第１電圧より低い第２電圧を比較し、比較結果が、前記電源の電圧が前記第２電圧以下である場合、前記オフ状態を解除することを特徴とする。

本発明にあっては、外部の電源及びインダクタ（コイル）の一端の間に接続された第１スイッチング素子をオン／オフして前記電源からインダクタに流れる電流をスイッチングし、第１スイッチング素子のオフ期間にインダクタの一端に接続された第２スイッチング素子をオンしてインダクタに流れる電流を第２スイッチング素子から還流させることにより、前記電源の電圧からインダクタに誘起する電圧を差し引いて降圧した電圧をインダクタの他端から出力する。
その間、降圧した電圧が制御目標の電圧を超えて第１電圧より高くなった場合、第１スイッチング素子を強制的にオフ状態にし、その後、降圧した電圧が第１電圧より低い第２電圧以下に低下した場合、第１スイッチング素子のオフ状態を解除する。
つまり、出力側の電圧が過電圧となった場合、第１スイッチング素子を強制的にオフ状態にすることによって降圧動作を一旦停止させる。その後、出力側の電圧が低下して過電圧が解消された場合、第１スイッチング素子の強制的なオフ状態を解除して降圧動作を再開させる。

本発明にあっては、外部の電源の電圧をインダクタの一端に印加し、インダクタの他端に接続された第１スイッチング素子をオン／オフして前記電源からインダクタに流れる電流をスイッチングし、第１スイッチング素子のオフ期間にインダクタの他端及び蓄電回路間に接続された第２スイッチング素子をオンしてインダクタに流れる電流を蓄電回路に還流させることにより、前記電源の電圧にインダクタに誘起する電圧を加えて昇圧した電圧を第２スイッチング素子から蓄電回路に供給する。
その間、電源の電圧が本来の電源電圧を超えて第１電圧より高くなった場合、第２スイッチング素子を強制的にオフ状態にし、その後、電源の電圧が第１電圧より低い第２電圧以下に低下した場合、第２スイッチング素子のオフ状態を解除する。
つまり、入力側の電圧が過電圧となった場合、第２スイッチング素子を強制的にオフ状態にすることによって昇圧動作を一旦停止させると共に蓄電回路を切り離す。その後、入力側の電圧が低下して過電圧が解消された場合、第２スイッチング素子の強制的なオフ状態を解除して昇圧動作を再開させる。

本発明にあっては、降圧した電圧（又は電源の電圧）が、第１電圧より高い第３電圧以上となった場合、第２スイッチング素子（又は第１スイッチング素子）を強制的にオン状態にする。
つまり、第１スイッチング素子（又は第２スイッチング素子）を強制的にオフ状態にして降圧動作（又は昇圧動作）を一旦停止させたにも関わらず、過電圧が増長した場合は、第１スイッチング素子（又は第２スイッチング素子）が短絡故障した蓋然性が高いため、第２スイッチング素子（又は第１スイッチング素子）を強制的にオン状態にする。
これにより、現実に第１スイッチング素子（又は第２スイッチング素子）が短絡故障している場合は、外部の電源（又は蓄電回路）から第１及び第２スイッチング素子に流れる電流によって遮断部が作動して外部の電源（又は蓄電回路）が切り離されるため、出力側（又は入力側）の電圧が過電圧となるのが防止される。

本発明にあっては、降圧した電圧（又は昇圧した電圧）が、出力側に供給すべき目標電圧より低い第４電圧より低くなった場合、第２スイッチング素子（又は第１スイッチング素子）の強制的なオン状態を解除する。
つまり、出力側の電圧が、例えば遮断部が作動しない限りそれより低くなることがあり得ない第４電圧より更に低下した場合、遮断部を作動させるための制御を終了する。

本発明にあっては、遮断部を流れる電流が所定電流より少なくなった場合、第２スイッチング素子（又は第１スイッチング素子）の強制的なオン状態を解除する。
つまり、遮断部を流れる電流が、例えば遮断部が作動しない限りそれより少なくなることがない所定電流より更に少なくなった場合、遮断部を作動させるための制御を終了する。

本発明にあっては、第２スイッチング素子（又は第１スイッチング素子）を強制的にオン状態にした場合、所定の報知を行うことにより、不可逆的な過電圧保護を開始したことを使用者に知らしめる。

本発明にあっては、出力側（又は電源から）の第２の電路を流れる電流によって第２の電路を遮断する第２の遮断部を備えるため、第２スイッチング素子（又は第１スイッチング素子）が強制的なオン状態となったとき又は短絡故障したときに、出力側（又は電源側）から流入する電流が存在する場合は、その電流によって第２の遮断部が作動する。
これにより、出力側（又は入力側）の電圧低下が防止される。

本発明によれば、出力側（又は入力側）の電圧が過電圧となった場合、第１スイッチング素子（又は第２スイッチング素子）を強制的にオフ状態にすることによって降圧動作（又は昇圧動作）を一旦停止させる。その後、出力側（又は入力側）の電圧が低下して過電圧が解消された場合、第１スイッチング素子（又は第２スイッチング素子）の強制的なオフ状態を解除して降圧動作（又は昇圧動作）を再開させる。
従って、出力側又は入力側の電圧が一時的に過大となった場合、過電圧の抑制を試みた後に自動復帰することが可能となる。

本発明の実施の形態１に係る電圧変換回路の構成を示す回路図である。 電圧変換回路の出力電圧が一時的に変動する場合のシミュレーション結果を示す波形図である。 過電圧を防止する制御を行う場合の出力電圧の時間変化を模式的に示す説明図である。 本発明の実施の形態１に係る電圧変換回路で過電圧保護に係る制御を実行する制御回路の処理手順を示すフローチャートである。 本発明の実施の形態１の変形例１に係る電圧変換回路で過電圧保護に係る制御を実行する制御回路の処理手順を示すフローチャートである。 本発明の実施の形態２に係る電圧変換回路の構成を示す回路図である。 本発明の実施の形態２に係る電圧変換回路で過電圧保護に係る制御を実行する制御回路の処理手順を示すフローチャートである。 本発明の実施の形態２の変形例２に係る電圧変換回路で過電圧保護に係る制御を実行する制御回路の処理手順を示すフローチャートである。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係る電圧変換回路の構成を示す回路図である。図中１は電圧変換回路であり、電圧変換回路１は、入力端子１０ａ，１０ｂから与えられる電源３の電圧を降圧して、出力端子１９ａ，１９ｂから負荷４に供給する。

電圧変換回路１は、電源３からの電路を流れる電流によって溶断するヒューズ（遮断部）１１を介してドレインが入力端子１０ａに接続されたＮチャネル型のＭＯＳＦＥＴからなる第１スイッチング素子（以下第１ＦＥＴという）１２と、第１ＦＥＴ１２のソースに一端が接続されたインダクタ１３と、第１ＦＥＴ１２のソースにドレインが接続されたＭＯＳＦＥＴからなる第２スイッチング素子（以下第２ＦＥＴという）１４とを備える。第１ＦＥＴ１２及び第２ＦＥＴ１４は、Ｐチャネル型のＭＯＳＦＥＴであってもよいし、バイポーラトランジスタ等の他のスイッチング素子であってもよい。ヒューズ１１は、ノーヒューズブレーカ等の電流遮断器であってもよい（以下同様）。インダクタ１３の他端は、出力側への第２の電路を流れる電流によって溶断する他のヒューズ（第２の遮断部）１５を介して出力端子１９ａに接続されている。インダクタ１３の他端及び接地電位（共通電位）間には、平滑コンデンサ１６が接続されている。第２ＦＥＴ１４のソースは、接地電位に接続されている。

電源３からの電路とは、電源３との間で実質的に同じ大きさの電流が流れる回路部分であり、具体的には、入力端子１０ａから、インダクタ１３の一端、第１ＦＥＴ１２のソース及び第２ＦＥＴ１４のドレインの接続節点までの電路を指す。よって、ヒューズ１１は、例えば第１ＦＥＴ１２のソースと上記接続節点との間に介装されていてもよい。一方、出力側への第２の電路とは、負荷４が接続された出力側との間で実質的に同じ大きさの電流（平滑コンデンサ１６に出入りする電流と抵抗器２２に分流する電流とを除く）が流れる回路部分であり、具体的には、上記接続節点から、出力端子１９ａまでの電路を指す。よって、ヒューズ１５は、例えば上記接続節点とインダクタ１３の一端との間に介装されていてもよい。

電圧変換回路１は、また、制御回路２１を有する制御部２を備える。制御回路２１を構成する方法については、ＣＰＵを含めて構成する方法と論理回路を含めて構成する方法とがあるが、以下ではＣＰＵを含めて構成する方法について説明する。制御部２の信号入力端子には、インダクタ１３の他端及び接地電位間に直列接続された抵抗器２２，２３の分圧電圧と、ヒューズ１１に流れる電流を検出する電流検出器２４が検出した検出信号が与えられる。制御部２の信号出力端子は、第１ＦＥＴ１２及び第２ＦＥＴ１４のゲートに接続されている。抵抗器２２，２３の分圧電圧は、電源３の電圧を降圧した電圧に比例する電圧となる。

制御部２は、抵抗器２２，２３の分圧電圧及び基準電圧の差分を示す誤差電圧と、内部で生成した三角波とを比較した結果に基づいてＰＷＭ制御信号を生成し、生成したＰＷＭ制御信号及び該ＰＷＭ制御信号を反転した信号の夫々を第１ＦＥＴ１２及び第２ＦＥＴ１４のゲートに与える。これにより、電源３からインダクタ１３に流れる電流が、ＰＷＭ制御信号のデューティに応じて第１ＦＥＴ１２によってスイッチングされ、第１ＦＥＴ１２のオフ期間にインダクタ１３に流れる電流が第２ＦＥＴ１４から還流される。このようにして、電源３の電圧からインダクタ１３に誘起する電圧が差し引かれて降圧された電圧が、インダクタ１３の他端から他のヒューズ１５及び出力端子１９ａ，１９ｂを介して負荷４側に出力される。

なお、制御部２では、上記のＰＷＭ制御とは別に、第１ＦＥＴ１２を常時オフ状態とする制御及び該オフ状態を解除する制御と、第２ＦＥＴ１４を常時オン状態とする制御及び該オン状態を解除する制御とが可能となるように構成されている。

以上のように構成された電圧変換回路１では、制御部２におけるＰＷＭ制御によって、出力端子１９ａ，１９ｂから出力される電圧が、電源３の電圧を降圧した一定の電圧となるように制御される。しかしながら、負荷４の変動及び負荷４側から流入するノイズ等の影響により、出力端子１９ａ，１９ｂから出力される出力電圧（出力側の電圧）が一時的に上昇する場合がある。

図２は、電圧変換回路１の出力電圧が一時的に変動する場合のシミュレーション結果を示す波形図である。図中横軸は時間を表し、縦軸は出力電圧を表す。図２では、第１ＦＥＴ１２が一時的に大きなデューティでオンする異常状態が発生し、その後異常状態が解消する場合を例にして出力電圧の時間変化を示してある。

第１ＦＥＴ１２がオンするデューティが高くなった場合であっても、インダクタ１３が出力電圧の急激な上昇を抑えるように作用する。また、第２ＦＥＴ１４が適当なデューティでオンする限り、第２ＦＥＴ１４が出力電圧を周期的に引き下げるように作用する。このため、出力電圧は、図２に示すようにＰＷＭ制御の周期で上下に変動しながら徐々に上昇する。その後、第１ＦＥＴ１２のデューティに係る異常状態が解消した場合、出力電圧は、平滑コンデンサ１６に蓄積された電荷と、負荷４で消費される電流との関係で定まる負の傾きで徐々に低下して行く。

次に、本実施の形態１で実行する過電圧保護について説明する。
図３は、過電圧を防止する制御を行う場合の出力電圧の時間変化を模式的に示す説明図である。図中横軸は時間を表し、縦軸は出力電圧を表す。図３における実線は、ヒューズ１１を溶断させずに過電圧を防止する場合の出力電圧を示しており、一点鎖線は、ヒューズ１１を溶断させて過電圧を防止する場合の出力電圧を示している。

図３に示すように、制御部２によるＰＷＭ制御の目標値に応じた出力電圧が、所定の電圧（出力側に供給すべき目標電圧）Ｖ０を中心にしてＰＷＭ制御の周期で上下に変動している。ここで、何らかの要因により、出力電圧が一時的に上昇して時刻ｔ１で電圧Ｖ１（Ｖ１＞Ｖ０）より高くなった場合、１つの原因として第１ＦＥＴ１２が短絡故障した可能性が考えられる一方で、第１ＦＥＴ１２のオン／オフ制御が正常に行える可能性もある。

そこで、制御部２の制御により、第１ＦＥＴ１２を強制的にオフ状態にして出力電圧を低下させることを試みる。その結果、制御されたとおりに第１ＦＥＴ１２がオフして時刻ｔ２で出力電圧が電圧Ｖ２以下に低下した場合、制御部２の制御により、第１ＦＥＴ１２の強制的なオフ状態を解除する。その後、第１ＦＥＴ１２及び第２ＦＥＴ１４がＰＷＭ制御信号に応じたオン／オフを繰り返すことにより、出力電圧が電圧Ｖ０を中心とする電圧に戻ることが想定される。

なお、第１ＦＥＴ１２を強制的にオフ状態にする場合、第２ＦＥＴ１４に対しては、特別な制御を行わなくてもよい。例えば、第１ＦＥＴ１２と共に第２ＦＥＴ１４を強制的にオフ状態にした場合であっても、インダクタ１３の還流電流が第２ＦＥＴ１４のボディダイオードを導通するのを阻止することはできない。第２ＦＥＴ１４を強制的にオン状態にする場合、又は第２ＦＥＴ１４に対するＰＷＭ制御信号の供給を継続する場合については、後述する。

一方、出力電圧が時刻ｔ１で電圧Ｖ１より高くなったときに第１ＦＥＴ１２を強制的にオフ状態にしたにも関わらず、更に出力電圧が上昇し続けて時刻ｔ３で電圧Ｖ３以上となった場合、第１ＦＥＴ１２が短絡故障した蓋然性が高い。そこで、ヒューズ１１を溶断させるために、制御部２の制御により、第２ＦＥＴ１４を強制的にオン状態にする。

ここで、実際に第１ＦＥＴ１２が短絡故障している場合、第２ＦＥＴ１４には、電源３からヒューズ１１及び第１ＦＥＴ１２を介して過電流が流入するが、第２ＦＥＴ１４のオン抵抗が低いため、検出される出力電圧は電圧Ｖ０より遙かに低い電圧となる。その後ヒューズ１１が溶断した場合は、第２ＦＥＴ１４における電圧降下が小さくなるため、検出される出力電圧が更に低下する。

ところで、第１ＦＥＴ１２が短絡故障した場合は、図２に示す波形図と同様に出力電圧が上昇する。この場合、出力電圧を低下させる制御部２のＰＷＭ制御によって、第２ＦＥＴ１４に対するＰＷＭ制御信号のデューティが増大することが考えられる。つまり、そのまま放置しても第１ＦＥＴ１２及び第２ＦＥＴ１４が実質的にオン状態となって、ヒューズ１１が溶断することがあり得る。しかしながら、このようなＰＷＭ制御には数ｍｓ単位の時間遅れを伴うため、過電圧の保護としては不十分である。本実施の形態１では、例えば数μｓから数十μｓ単位の時間遅れで過電圧の保護を行う。

その後、電源３からヒューズ１１、第１ＦＥＴ１２及び第２ＦＥＴ１４を介して接地電位に流入する過電流により、ヒューズ１１が溶断した場合、例えば時刻ｔ４で出力電圧が電圧Ｖ０より遙かに低い電圧Ｖ４よりも低くなる。この電圧Ｖ４は、ヒューズ１１が溶断しない限り、出力電圧がそれより低くなることがあり得ない電圧である。つまり、出力電圧が電圧Ｖ４より低くなった場合は、ヒューズ１１が溶断したことが確かであるため、制御部２の制御により、第２ＦＥＴ１４の強制的なオン状態を解除する。

なお、第２ＦＥＴ１４の強制的なオン状態を解除したにも関わらず、第２ＦＥＴ１４がオンし続けた場合、又は第２ＦＥＴ１４が短絡故障した場合、出力端子１９ａ，１９ｂより負荷４側に他の電源が存在しない状況であれば、出力電圧が低下する点を除いて、負荷４側に悪影響が及ぶことはない。これに対し、例えば負荷４に図示しない他の電源が並列に接続されており、降圧した電圧で他の電源が充電される場合、インダクタ１３を介して他の電源から電流が流入し、他の電源の電圧が低下するという不都合が生じる。そのような場合であっても、他のヒューズ１５を備えているため、他の電源からの過電流で他のヒューズ１５を溶断させることにより、他の電源が保護される。

以下では、上述した電圧変換回路１の制御部２の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、制御部２が有する図示しないＲＯＭに予め格納されている制御プログラムに従って、制御回路２１により実行される。実行中に一時的に発生した情報は、制御部２が有する図示しないＲＡＭに記憶される。また、図３に示す電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４の夫々を、第１電圧，第２電圧，第３電圧，第４電圧という。

図４は、本発明の実施の形態１に係る電圧変換回路１で過電圧保護に係る制御を実行する制御回路２１の処理手順を示すフローチャートである。図４の処理は、制御回路２１が所定の初期化処理の実行を終えた後、例えば５０μｓ周期で起動されるが、この周期に限定されるものではない。また、一旦起動された後は、制御回路２１が図４の処理を繰り返し実行するようにしてもよい。

図４の処理が起動された場合、制御回路２１は、抵抗器２２，２３の分圧電圧を取り込んで、電源３の電圧を降圧した電圧（つまり出力電圧）を検出し（Ｓ１０）、検出した電圧、即ち降圧した電圧が第１電圧より高いか否かを比較判定する（Ｓ１１：第１比較部）。ここでの第１電圧は、ＰＷＭ制御の目標値に応じた所定の電圧Ｖ０より高い電圧である（図３参照）。

降圧した電圧が第１電圧より高い場合（Ｓ１１：ＹＥＳ）、制御回路２１は、第１ＦＥＴ１２を強制的にオフ状態にする（Ｓ１２）。この場合、第１ＦＥＴ１２をオフ状態にしたことを、ＲＡＭに記憶するようにしてもよい。そのようにすることにより、図４の処理が次回起動されてステップＳ１２に至ったときに、第１ＦＥＴ１２をオフ状態にする処理をスキップすることができる。但し、ステップＳ１２で同じ処理を複数回実行したとしても特に問題は生じない。

次いで、制御回路２１は、降圧した電圧が、第１電圧より高い第３電圧以上であるか否かを比較判定し（Ｓ１３：第３比較部）、第３電圧以上である場合（Ｓ１３：ＹＥＳ）、第２ＦＥＴ１４を強制的にオン状態にする（Ｓ１４）。これにより、第１ＦＥＴ１２が短絡故障していることを前提にして、ヒューズ１１を溶断させるようにする。この場合も、次回起動時に同一処理をスキップするために、第２ＦＥＴ１４をオン状態にしたことをＲＡＭに記憶するようにしてもよい。

その後、制御回路２１は、制御部２が有する図示しない外部インタフェースを用いて所定の報知を行い（Ｓ１５：報知部）、ヒューズ１１を溶断させる過電圧保護を実行したことを外部に通知して、図４の処理を終了する。ＲＡＭに記憶した内容に基づいてステップＳ１４の処理をスキップした場合は、ステップＳ１５の処理もスキップすればよい。

ステップＳ１１で、降圧した電圧が第１電圧より高くない場合（Ｓ１１：ＮＯ）、制御回路２１は、降圧した電圧が、第１電圧より低い第２電圧以下であるか否かを比較判定し（Ｓ１６：第２比較部）、第２電圧以下である場合（Ｓ１６：ＹＥＳ）、第１ＦＥＴ１２の強制的なオフ状態を解除する（Ｓ１７）。降圧した電圧が、第２電圧以下ではない場合（Ｓ１６：ＮＯ）、制御回路２１は、そのまま図４の処理を終了する。

なお、ステップＳ１２で第１ＦＥＴ１２をオフ状態にしたことをＲＡＭに記憶することとした場合は、ＲＡＭの記憶内容に基づき、第１ＦＥＴ１２が強制的なオフ状態であると判定した上で、ステップＳ１７の処理を実行すればよい。但し、ステップＳ１７で同じ処理を複数回実行したとしても特に問題は生じない。

ステップＳ１７の処理を終えた場合、制御回路２１は、降圧した電圧が、電圧Ｖ０より遙かに低い第４電圧よりも更に低いか否かを比較判定し（Ｓ１８：第４比較部）、第４電圧より低い場合（Ｓ１８：ＹＥＳ）、第２ＦＥＴ１４の強制的なオン状態を解除して（Ｓ１９）、図４の処理を終了する。降圧した電圧が、第４電圧より低くない場合（Ｓ１８：ＮＯ）、制御回路２１は、そのまま図４の処理を終了する。

なお、ステップＳ１４で、第２ＦＥＴ１４をオン状態にしたことをＲＡＭに記憶することとした場合は、ＲＡＭの記憶内容に基づき、第２ＦＥＴ１４が強制的なオン状態であると判定した上で、ステップＳ１９の処理を実行すればよい。但し、ステップＳ１９で同じ処理を複数回実行したとしても特に問題は生じない。

本実施の形態１にあっては、降圧した電圧と、第１電圧，第２電圧，第３電圧，第４電圧夫々との比較判定を制御回路２１に含まれるＣＰＵが実行したが、これに限定されるものではない。例えば、降圧した電圧と上記の第１，第２，第３，第４電圧夫々とを複数の電圧比較器（コンパレータ）で比較し、それらの比較結果によって、第２ＦＥＴ１４の強制的なオフ状態及び第１ＦＥＴ１２の強制的なオン状態夫々について、設定又は解除を行うようにしてもよい。

より具体的には、２つのヒステリシスコンパレータを用意して、一のコンパレータの２つのトリップポイント（閾値）を第１電圧及び第２電圧とし、他のコンパレータの２つのトリップポイントを第３電圧及び第４電圧とすればよい。

以上のように本実施の形態１によれば、降圧した電圧が制御目標の電圧Ｖ０を超えて第１電圧より高くなった場合、第１ＦＥＴ１２を強制的にオフ状態にし、その後、降圧した電圧が第１電圧より低い第２電圧以下に低下した場合、第１ＦＥＴ１２のオフ状態を解除する。
つまり、出力電圧が過電圧となった場合、第１ＦＥＴ１２を強制的にオフ状態とすることによって降圧動作を一旦停止させる。その後、出力電圧が低下して過電圧が解消された場合、第１ＦＥＴ１２の強制的なオフ状態を解除して降圧動作を再開させる。
従って、出力側の電圧が一時的に過大となった場合、過電圧の抑制を試みた後に自動復帰することが可能となる。

また、降圧した電圧が、第１電圧より高い第３電圧以上となった場合、第２ＦＥＴ１４を強制的にオン状態にする。
つまり、第１ＦＥＴ１２を強制的にオフ状態にして降圧動作を一旦停止させたにも関わらず、過電圧が増長した場合は、第１ＦＥＴ１２が短絡故障した蓋然性が高いため、第２ＦＥＴ１４を強制的にオン状態にする。
従って、現実に第１ＦＥＴ１２が短絡故障している場合は、電源３から第１ＦＥＴ１２及び第２ＦＥＴ１４に流れる過電流によってヒューズ１１が溶断して外部の電源３が切り離されるため、出力側の電圧が過電圧となるのを防止することが可能となる。

更に、降圧した電圧が第４電圧より低くなった場合、第２ＦＥＴ１４について設定した強制的なオン状態を解除する。
従って、出力側の電圧が、例えばヒューズ１１が溶断しない限りそれより低くなることがあり得ない第４電圧より更に低下した場合、ヒューズ１１を溶断させるための制御を終了することが可能となる。

更にまた、第２ＦＥＴ１４を強制的にオン状態にした場合、所定の報知を行うことにより、ヒューズ１１を溶断させるという不可逆的な過電圧保護を開始したことを使用者に知らしめることが可能となる。

更にまた、出力側への第２の電路を流れる過電流で溶断する他のヒューズ１５を備えるため、第２ＦＥＴ１４が強制的なオン状態となったとき又は短絡故障したときに、インダクタ１３を介して出力側から流入する過電流が存在する場合は、その過電流によって他のヒューズ１５が溶断する。
従って、出力側の電圧低下を防止することが可能となる。

（変形例１）
実施の形態１が、降圧した電圧が第４電圧より低くなった場合に第２ＦＥＴ１４の強制的なオン状態を解除する形態であるのに対し、変形例１は、ヒューズ１１に流れる電流が所定電流より少なくなった場合に第２ＦＥＴ１４の強制的なオン状態を解除する形態である。
本変形例１では、実施の形態１では使用しなかった電流検出器２４を用いる点を除いて、実施の形態１における電圧変換回路１と同じ回路を用いるため、回路図の説明を省略する。

以下では、変形例１に係る電圧変換回路１の制御部２の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、制御部２が有する図示しないＲＯＭに予め格納されている制御プログラムに従って、制御回路２１により実行される。
図５は、本発明の実施の形態１の変形例１に係る電圧変換回路１で過電圧保護に係る制御を実行する制御回路２１の処理手順を示すフローチャートである。図５の処理は、制御回路２１が所定の初期化処理の実行を終えた後、例えば２５０μｓ周期で起動されるが、この周期に限定されるものではない。実施の形態１における図４の処理のうち、第２ＦＥＴ１４のオン状態を解除するためのステップＳ１８，Ｓ１９の処理は、図５の処理と並列的に実行してもよいし、スキップしてもよい。

図５の処理が起動された場合、制御回路２１は、電流検出器２４からの検出信号を取り込んでヒューズ１１に流れる電流を検出し（Ｓ２１）、検出した電流が所定電流より少ないか否かを判定する（Ｓ２２）。ここでの所定電流は、ヒューズ１１が溶断しない限りそれより少なくなることがあり得ない電流である。検出した電流が所定電流より少ない場合（Ｓ２２：ＹＥＳ）、制御回路２１は、第２ＦＥＴ１４の強制的なオン状態を解除して（Ｓ２３）、図５の処理を終了する。検出した電流が所定電流より少なくない場合（Ｓ２２：ＮＯ）、制御回路２１は、そのまま図５の処理を終了する。

なお、図４の処理におけるステップＳ１４で、第２ＦＥＴ１４をオン状態にしたことをＲＡＭに記憶することとした場合は、ＲＡＭの記憶内容に基づき、第２ＦＥＴ１４が強制的なオン状態であると判定した上で、ステップＳ２３の処理を実行すればよい。但し、ステップＳ２３で同じ処理を複数回実行したとしても特に問題は生じない。

本実施の形態１の変形例１にあっては、電流検出器２４によって検出した電流と所定電流との比較判定を制御回路２１に含まれるＣＰＵが実行したが、これに限定されるものではない。例えば、第２ＦＥＴ１４が強制的なオン状態となっていることを示す信号が有意であるときに、電流検出器２４からの検出信号に対応する電圧と、所定電流に対応する所定電圧とを電圧比較器で比較し、比較結果に応じて、第２ＦＥＴ１４の強制的なオン状態が解除されるようにすればよい。

以上のように本実施の形態１の変形例１によれば、ヒューズ１１を流れる電流が所定電流より少なくなった場合、第２ＦＥＴ１４について設定した強制的なオン状態を解除する。
従って、ヒューズ１１を流れる電流が、例えばヒューズ１１が溶断しない限りそれより少なくなることがない所定電流より更に少なくなった場合、ヒューズ１１を溶断させるための制御を終了することが可能となる。

（実施の形態２）
実施の形態１が、電圧変換回路１が電源３の電圧を降圧して負荷４に供給する間に負荷４を過電圧から保護する形態であるのに対し、実施の形態２は、電圧変換回路が電源３の電圧を昇圧して蓄電回路に供給する間に電源３を過電圧から保護する形態である。
図６は、本発明の実施の形態２に係る電圧変換回路の構成を示す回路図である。図中１ｂは電圧変換回路であり、電圧変換回路１ｂは、入力端子１０ａ，１０ｂから与えられる電源３の電圧を昇圧して、出力端子１９ａ，１９ｂから二次電池を含む蓄電回路５に供給する。

電圧変換回路１ｂは、電源３からの第２の電路を流れる電流によって溶断する他のヒューズ（第２の遮断部）１５を介して一端が入力端子１０ａに接続されたインダクタ１３と、該インダクタ１３の他端にドレインが接続された第１ＦＥＴ１２及び第２ＦＥＴ１４とを備える。第２ＦＥＴ１４のソースは、蓄電回路５への電路を流れる電流によって溶断するヒューズ（遮断部）１１を介して出力端子１９ａに接続されている。第２ＦＥＴ１４のソース及び接地電位間には、平滑コンデンサ１６が接続されている。第１ＦＥＴ１２のソースは、接地電位に接続されている。

電源３からの第２の電路とは、電源３との間で実質的に同じ大きさの電流（抵抗器２２に分流する電流を除く）が流れる回路部分であり、具体的には、入力端子１０ａから、インダクタ１３の他端、第１ＦＥＴ１２のドレイン及び第２ＦＥＴ１４のドレインの接続節点までの電路を指す。よって、ヒューズ１５は、例えばインダクタ１３の他端と上記接続節点との間に介装されていてもよい。一方、蓄電回路５への電路とは、蓄電回路５との間で実質的に同じ大きさの電流（平滑コンデンサ１６に出入りする電流と抵抗器２５に分流する電流とを除く）が流れる回路部分であり、具体的には、上記接続節点から出力端子１９ａまでの電路を指す。よって、ヒューズ１１は、例えば上記接続節点と第２ＦＥＴ１４のドレインとの間に介装されていてもよい。

電圧変換回路１ｂは、また、制御回路２１を有する制御部２を備える。制御部２の信号入力端子には、第２ＦＥＴ１４のソース及び接地電位間に直列接続された抵抗器２５，２６の分圧電圧と、ヒューズ１１に流れる電流を検出する電流検出器２４が検出した検出信号と、インダクタ１３の一端及び接地電位間に直列接続された抵抗器２２，２３の分圧電圧とが与えられる。制御部２の信号出力端子は、第１ＦＥＴ１２及び第２ＦＥＴ１４のゲートに接続されている。抵抗器２５，２６の分圧電圧は、電源３の電圧を昇圧した電圧に比例する電圧となる。

制御部２は、抵抗器２５，２６の分圧電圧及び基準電圧の差分を示す誤差電圧と、内部で生成した三角波とを比較した結果に基づいてＰＷＭ制御信号を生成し、生成したＰＷＭ制御信号及び該ＰＷＭ制御信号を反転した信号の夫々を第１ＦＥＴ１２及び第２ＦＥＴ１４のゲートに与える。これにより、電源３からインダクタ１３に流れる電流が、ＰＷＭ制御信号のデューティに応じて第１ＦＥＴ１２によってスイッチングされ、第１ＦＥＴ１２のオフ期間にインダクタ１３に流れる電流が蓄電回路５に還流される。これにより、電源３の電圧にインダクタ１３に誘起する電圧が加わって昇圧された電圧が、第２ＦＥＴ１４のソースからヒューズ１１及び出力端子１９ａ，１９ｂを介して蓄電回路５に供給される。

なお、制御部２では、上記のＰＷＭ制御に関わらず、第１ＦＥＴ１２を常時オン状態とする制御及び該オン状態を解除する制御と、第２ＦＥＴ１４を常時オフ状態とする制御及び該オフ状態を解除する制御とが可能となるように構成されている。

以上のように構成された電圧変換回路１ｂでは、制御部２におけるＰＷＭ制御によって、出力端子１９ａ，１９ｂから出力される電圧が、電源３の電圧を昇圧した一定の電圧となるように制御される。しかしながら、蓄電回路５の変動及び蓄電回路５に接続された図示しない負荷側から流入するノイズ等の影響により、入力端子１０ａ，１０ｂにおける電源３の電圧（入力側の電圧）が一時的に上昇する場合がある。

例えば、第２ＦＥＴ１４が短絡的に故障して蓄電回路５から電源３に電流が逆流する場合、インダクタ１３が、電源３の電圧の急激な上昇を抑えるように作用する。また、第１ＦＥＴ１２が適当なデューティでオンする限り、第１ＦＥＴ１２が、電源３の電圧を周期的に引き下げるように作用する。このため、電源３の電圧は、図２に示す波形図と同様にＰＷＭ制御の周期で上下に変動しながら徐々に上昇することが想定される。

次に、本実施の形態２で実行する過電圧保護について説明する。電源３の電圧の時間変化を模式的に示す説明図については、実施の形態１における図３と同等のものになるため、ここでは図３を引用して説明を行う。但し、図３の縦軸の出力電圧を、電源３の電圧に読み替える。また、電源３から供給される電流が、制御部２におけるＰＷＭ制御の周期で変動するため、電源３の電圧がＰＷＭ制御の周期で変動しているものと読み替える。更に、電圧Ｖ０は、電源３の定格電圧に応じた所定の電圧と読み替える。
なお、時刻ｔ３より後の時刻ｔ４における電圧Ｖ４については、ここでは出力電圧の意味で用いる。

読み替えた図３に示すように、電源３の電圧が、何らかの要因により、一時的に上昇して時刻ｔ１で電圧Ｖ１（Ｖ１＞Ｖ０）より高くなった場合、１つの原因として第２ＦＥＴ１４が短絡故障した可能性が考えられる一方で、第２ＦＥＴ１４のオン／オフ制御が正常に行える可能性もある。

そこで、制御部２の制御により、第２ＦＥＴ１４を強制的にオフ状態にして電源３の電圧を低下させることを試みる。その結果、制御されたとおりに第２ＦＥＴ１４がオフして時刻ｔ２で電源３の電圧が電圧Ｖ２以下に低下した場合、制御部２の制御により、第２ＦＥＴ１４の強制的なオフ状態を解除する。その後、第１ＦＥＴ１２及び第２ＦＥＴ１４がＰＷＭ制御信号に応じたオン／オフを繰り返すことにより、電源３の電圧が電圧Ｖ０を中心とする電圧に戻ることが想定される。

なお、第２ＦＥＴ１４を強制的にオフ状態にする場合、第１ＦＥＴ１２に対して別の制御を行ってもよい。例えば、第２ＦＥＴ１４と共に第１ＦＥＴ１２を強制的にオフ状態にした場合、インダクタ１３に流れる電流のスイッチングを完全に停止させることができる。第１ＦＥＴ１２を強制的にオン状態にする場合、又は第１ＦＥＴ１２に対するＰＷＭ制御信号の供給を継続する場合については、後述する。

一方、電源３の電圧が時刻ｔ１で電圧Ｖ１より高くなったときに第２ＦＥＴ１４を強制的にオフ状態にしたにも関わらず、更に電源３の電圧が上昇し続けて時刻ｔ３で電圧Ｖ３以上となった場合、第２ＦＥＴ１４が短絡故障した蓋然性が高い。そこで、ヒューズ１１を溶断させるために、制御部２の制御により、第１ＦＥＴ１２を強制的にオン状態にする。

これにより、第１ＦＥＴ１２には、蓄電回路５からヒューズ１１及び第２ＦＥＴ１４を介して流入する過電流と、電源３からヒューズ１５及びインダクタ１３を介して流入する電流とが流れるが、第１ＦＥＴ１２のオン抵抗が低いため、検出される出力電圧は蓄電回路５の電圧より遙かに低い電圧となる。その後ヒューズ１１が溶断した場合は、第１ＦＥＴ１２における電圧降下が小さくなるため、検出される出力電圧が更に低下する。

ところで、第２ＦＥＴ１４が短絡故障した場合は、蓄電回路５から電源３に電流が逆流するため、蓄電回路５に供給する出力電圧が低下する。この場合、出力電圧を上昇させる制御部２のＰＷＭ制御によって、第１ＦＥＴ１２に対するＰＷＭ制御信号のデューティが増大することが考えられる。つまり、そのまま放置しても第１ＦＥＴ１２及び第２ＦＥＴ１４が実質的にオン状態となって、ヒューズ１１が溶断することがあり得る。しかしながら、このようなＰＷＭ制御には数ｍｓ単位の時間遅れを伴うため、過電圧の保護としては不十分である。本実施の形態１では、例えば数μｓから数十μｓ単位の時間遅れで過電圧の保護を行う。

その後、蓄電回路５からヒューズ１１、第２ＦＥＴ１４及び第１ＦＥＴ１２を介して接地電位に流入する過電流により、ヒューズ１１が溶断した場合、例えば時刻ｔ４で出力電圧が出力側に供給すべき目標電圧より遙かに低い電圧Ｖ４（第４電圧）よりも低くなる。この電圧Ｖ４は、ヒューズ１１が溶断しない限り、出力電圧がそれより低くなることがあり得ない電圧である。つまり、出力電圧が電圧Ｖ４より低くなった場合は、ヒューズ１１が溶断したことが確かであるため、制御部２の制御により、第１ＦＥＴ１２の強制的なオン状態を解除する。

なお、第１ＦＥＴ１２の強制的なオン状態を解除したにも関わらず、第１ＦＥＴ１２がオンし続けた場合、又は第１ＦＥＴ１２が短絡故障した場合、インダクタ１３を介して電源３から電流が流入し、電源３の電圧が低下するという不都合が生じる。そのような場合であっても、他のヒューズ１５を備えているため、電源３からの過電流で他のヒューズ１５を溶断させることにより、電源３が保護される。

以下では、上述した電圧変換回路１ｂの制御部２の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、制御部２が有する図示しないＲＯＭに予め格納されている制御プログラムに従って、制御回路２１により実行される。実行中に一時的に発生した情報は、制御部２が有する図示しないＲＡＭに記憶される。実行中に一時的に発生した情報は、制御部２が有する図示しないＲＡＭに記憶される。また、読み替えた図３に示す電圧Ｖ１，Ｖ２，Ｖ３の夫々を、第１電圧，第２電圧，第３電圧という。

図７は、本発明の実施の形態２に係る電圧変換回路１ｂで過電圧保護に係る制御を実行する制御回路２１の処理手順を示すフローチャートである。図７の処理は、制御回路２１が所定の初期化処理の実行を終えた後、例えば５０μｓ周期で起動されるが、この周期に限定されるものではない。また、一旦起動された後は、制御回路２１が図７の処理を繰り返し実行するようにしてもよい。

図７の処理が起動された場合、制御回路２１は、抵抗器２２，２３の分圧電圧を取り込んで、入力端子１０ａ，１０ｂから与えられる電源３の電圧を検出し（Ｓ３０）、検出した電圧、即ち電源３の電圧が第１電圧より高いか否かを比較判定する（Ｓ３１：第１比較部）。ここでの第１電圧は、電源３の定格電圧に応じた所定の電圧Ｖ０より高い電圧である（図３参照）。

電源３の電圧が第１電圧より高い場合（Ｓ３１：ＹＥＳ）、制御回路２１は、第２ＦＥＴ１４を強制的にオフ状態にする（Ｓ３２）。この場合、第２ＦＥＴ１４をオフ状態にしたことを、ＲＡＭに記憶するようにしてもよい。そのようにすることにより、図７の処理が次回起動されてステップＳ３２に至ったときに、第２ＦＥＴ１４をオフ状態にする処理をスキップすることができる。但し、ステップＳ３２で同じ処理を複数回実行したとしても特に問題は生じない。

次いで、制御回路２１は、電源３の電圧が、第１電圧より高い第３電圧以上であるか否かを比較判定し（Ｓ３３：第３比較部）、第３電圧以上である場合（Ｓ３３：ＹＥＳ）、第１ＦＥＴ１２を強制的にオン状態にする（Ｓ３４）。これにより、第２ＦＥＴ１４が短絡故障していることを前提にして、ヒューズ１１を溶断させるようにする。この場合も、次回起動時に同一処理をスキップするために、第１ＦＥＴ１２をオン状態にしたことをＲＡＭに記憶するようにしてもよい。

その後、制御回路２１は、制御部２が有する図示しない外部インタフェースを用いて所定の報知を行い（Ｓ３５：報知部）、ヒューズ１１を溶断させる過電圧保護を実行したことを外部に通知して、図７の処理を終了する。ＲＡＭに記憶した内容に基づいてステップＳ３４の処理をスキップした場合は、ステップＳ３５の処理もスキップすればよい。

ステップＳ３１で、電源３の電圧が第１電圧より高くない場合（Ｓ３１：ＮＯ）、制御回路２１は、電源３の電圧が、第１電圧より低い第２電圧以下であるか否かを比較判定し（Ｓ３６：第２比較部）、第２電圧以下である場合（Ｓ３６：ＹＥＳ）、第２ＦＥＴ１４の強制的なオフ状態を解除する（Ｓ３７）。電源３の電圧が、第２電圧以下ではない場合（Ｓ３６：ＮＯ）、制御回路２１は、そのまま図７の処理を終了する。

なお、ステップＳ３２で第２ＦＥＴ１４をオフ状態にしたことをＲＡＭに記憶することとした場合は、ＲＡＭの記憶内容に基づき、第２ＦＥＴ１４が強制的なオフ状態であると判定した上で、ステップＳ３７の処理を実行すればよい。但し、ステップＳ３７で同じ処理を複数回実行したとしても特に問題は生じない。

ステップＳ３７の処理を終えた場合、制御回路２１は、抵抗器２５，２６の分圧電圧を取り込んで、電源３の電圧を昇圧した電圧（つまり出力側の電圧）を検出し（Ｓ３８）、検出した電圧、即ち昇圧した電圧が、出力側に供給すべき目標電圧より遙かに低い第４電圧よりも更に低いか否かを比較判定し（Ｓ３９：第４比較部）、第４電圧より低い場合（Ｓ３９：ＹＥＳ）、第１ＦＥＴ１２の強制的なオン状態を解除して（Ｓ４０）、図７の処理を終了する。昇圧した電圧が、第４電圧より低くない場合（Ｓ３９：ＮＯ）、制御回路２１は、そのまま図７の処理を終了する。

なお、ステップＳ３４で、第１ＦＥＴ１２をオン状態にしたことをＲＡＭに記憶することとした場合は、ＲＡＭの記憶内容に基づき、第１ＦＥＴ１２が強制的なオン状態であると判定した上で、ステップＳ３９の処理を実行すればよい。但し、ステップＳ３９で同じ処理を複数回実行したとしても特に問題は生じない。

本実施の形態２にあっては、電源３の電圧、及び第１電圧，第２電圧，第３電圧夫々の比較判定と、昇圧した電圧及び第４電圧の比較判定とを制御回路２１に含まれるＣＰＵが実行したが、これに限定されるものではなく、複数の電圧比較器を用いて電圧判定を行うようにしてもよい。

その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。

以上のように本実施の形態２によれば、電源３の電圧が、定格電圧に応じた所定の電圧Ｖ０を超えて第１電圧より高くなった場合、第２ＦＥＴ１４を強制的にオフ状態にし、その後、電源３の電圧が第１電圧より低い第２電圧以下に低下した場合、第２ＦＥＴ１４のオフ状態を解除する。
つまり、電源３の電圧が過電圧となった場合、第２ＦＥＴ１４を強制的にオフ状態とすることによって昇圧動作を一旦停止させると共に蓄電回路５を切り離す。その後、電源３の電圧が低下して過電圧が解消された場合、第２ＦＥＴ１４の強制的なオフ状態を解除して昇圧動作を再開させる。
従って、入力側の電圧が一時的に過大となった場合、過電圧の抑制を試みた後に自動復帰することが可能となる。

また、電源３の電圧が、第１電圧より高い第３電圧以上となった場合、第１ＦＥＴ１２を強制的にオン状態にする。
つまり、第２ＦＥＴ１４を強制的にオフ状態にして昇圧動作を一旦停止させたにも関わらず、過電圧が増長した場合は、第２ＦＥＴ１４が短絡故障した蓋然性が高いため、第１ＦＥＴ１２を強制的にオン状態にする。
従って、現実に第２ＦＥＴ１４が短絡故障している場合は、蓄電回路５から第２ＦＥＴ１４及び第１ＦＥＴ１２に流れる過電流によってヒューズ１１が溶断して蓄電回路５が切り離されるため、入力側の電圧が過電圧となるのを防止することが可能となる。

更に、昇圧した電圧が第４電圧より低くなった場合、第１ＦＥＴ１２について設定した強制的なオン状態を解除する。
従って、出力側の電圧が、例えばヒューズ１１が溶断しない限りそれより低くなることがあり得ない第４電圧より更に低下した場合、ヒューズ１１を溶断させるための制御を終了することが可能となる。

更にまた、第１ＦＥＴ１２を強制的にオン状態にした場合、所定の報知を行うことにより、ヒューズ１１を溶断させるという不可逆的な過電圧保護を開始したことを使用者に知らしめることが可能となる。

更にまた、電源３からの第２の電路を流れる過電流で溶断する他のヒューズ１５を備えるため、第１ＦＥＴ１２が強制的なオン状態となったとき又は短絡故障したときに、インダクタ１３を介して電源３側から流入する過電流によって他のヒューズ１５が溶断する。
従って、入力側の電圧低下を防止することが可能となる。

（変形例２）
実施の形態２が、昇圧した電圧が第４電圧より低くなった場合に第１ＦＥＴ１２の強制的なオン状態を解除する形態であるのに対し、変形例２は、ヒューズ１１に流れる電流が所定電流より少なくなった場合に第１ＦＥＴ１２の強制的なオン状態を解除する形態である。
本変形例２では、実施の形態２では使用しなかった電流検出器２４を用いる点を除いて、実施の形態１における電圧変換回路１ｂと同じ回路を用いるため、回路図の説明を省略する。

以下では、変形例２に係る電圧変換回路１ｂの制御部２の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、制御部２が有する図示しないＲＯＭに予め格納されている制御プログラムに従って、制御回路２１により実行される。
図８は、本発明の実施の形態２の変形例２に係る電圧変換回路１ｂで過電圧保護に係る制御を実行する制御回路２１の処理手順を示すフローチャートである。図８の処理は、制御回路２１が所定の初期化処理の実行を終えた後、例えば２５０μｓ周期で起動されるが、この周期に限定されるものではない。実施の形態２における図７の処理のうち、第１ＦＥＴ１２のオン状態を解除するためのステップＳ３８〜Ｓ４０の処理は、図８の処理と並列的に実行してもよいし、スキップしてもよい。

図８の処理が起動された場合、制御回路２１は、電流検出器２４からの検出信号を取り込んでヒューズ１１に流れる電流を検出し（Ｓ４１）、検出した電流が所定電流より少ないか否かを判定する（Ｓ４２）。ここでの所定電流は、ヒューズ１１が溶断しない限りそれより少なくなることがあり得ない電流である。検出した電流が所定電流より少ない場合（Ｓ４２：ＹＥＳ）、制御回路２１は、第１ＦＥＴ１２の強制的なオン状態を解除して（Ｓ４３）、図８の処理を終了する。検出した電流が所定電流より少なくない場合（Ｓ４２：ＮＯ）、制御回路２１は、そのまま図８の処理を終了する。

なお、図７の処理におけるステップＳ３４で、第１ＦＥＴ１２をオン状態にしたことをＲＡＭに記憶することとした場合は、ＲＡＭの記憶内容に基づき、第１ＦＥＴ１２が強制的なオン状態であると判定した上で、ステップＳ４３の処理を実行すればよい。但し、ステップＳ４３で同じ処理を複数回実行したとしても特に問題は生じない。

本実施の形態２の変形例２にあっては、電流検出器２４によって検出した電流と所定電流との比較判定を制御回路２１が実行したが、これに限定されるものではない。例えば、第１ＦＥＴ１２が強制的なオン状態となっていることを示す信号が有意であるときに、電流検出器２４からの検出信号に対応する電圧と、所定電流に対応する所定電圧とを電圧比較器で比較し、比較結果に応じて、第１ＦＥＴ１２の強制的なオン状態が解除されるようにすればよい。

以上のように本実施の形態２の変形例２によれば、ヒューズ１１を流れる電流が所定電流より少なくなった場合、第１ＦＥＴ１２について設定した強制的なオン状態を解除する。
従って、ヒューズ１１を流れる電流が、例えばヒューズ１１が溶断しない限りそれより少なくなることがない所定電流より更に少なくなった場合、ヒューズ１１を溶断させるための制御を終了することが可能となる。

今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

１、１ｂ 電圧変換回路
１１ ヒューズ（遮断部）
１２ 第１スイッチング素子
１３ インダクタ
１４ 第２スイッチング素子
１５ 他のヒューズ（第２の遮断部）
２ 制御部
２１ 制御回路
３ 電源
４ 負荷
５ 蓄電回路

Claims (10)

1. 電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子とを備え、前記インダクタに誘起する電圧により前記電源の電圧を降圧して出力する電圧変換回路において、
   降圧した電圧及び所定の第１電圧を比較する第１比較部と、
   降圧した電圧、及び前記第１電圧より低い第２電圧を比較する第２比較部と、
   前記電源からの電路を流れる電流によって前記電路を遮断する遮断部と、
   降圧した電圧、及び前記第１電圧より高い第３電圧を比較する第３比較部とを備え、
   前記第１比較部の比較結果が、降圧した電圧が前記第１電圧より高い場合、前記第１スイッチング素子をオフ状態とし、
   前記第２比較部の比較結果が、降圧した電圧が前記第２電圧以下である場合、前記オフ状態を解除し、
   前記第３比較部の比較結果が、降圧した電圧が前記第３電圧より高い場合、前記第２スイッチング素子をオン状態とするようにしてあること
   を特徴とする電圧変換回路。
2. 降圧した電圧、及び出力側に供給すべき目標電圧より低い第４電圧を比較する第４比較部を更に備え、
   該第４比較部の比較結果が、降圧した電圧が前記第４電圧より低い場合、前記オン状態を解除するようにしてあること
   を特徴とする請求項１に記載の電圧変換回路。
3. 出力側への第２の電路を流れる電流によって前記第２の電路を遮断する第２の遮断部を更に備えることを特徴とする請求項１又は２に記載の電圧変換回路。
4. 電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子とを備え、前記インダクタに誘起する電圧により前記電源の電圧を昇圧して蓄電回路に供給する電圧変換回路において、
   前記電源の電圧及び所定の第１電圧を比較する第１比較部と、
   前記電源の電圧、及び前記第１電圧より低い第２電圧を比較する第２比較部とを備え、
   前記第１比較部の比較結果が、前記電源の電圧が前記第１電圧より高い場合、前記第２スイッチング素子をオフ状態とするようにしてあり、
   前記第２比較部の比較結果が、前記電源の電圧が前記第２電圧以下である場合、前記オフ状態を解除するようにしてあること
   を特徴とする電圧変換回路。
5. 前記蓄電回路への電路を流れる電流によって前記電路を遮断する遮断部と、
   前記電源の電圧、及び前記第１電圧より高い第３電圧を比較する第３比較部とを更に備え、
   該第３比較部の比較結果が、前記電源の電圧が前記第３電圧より高い場合、前記第１スイッチング素子をオン状態とするようにしてあること
   を特徴とする請求項４に記載の電圧変換回路。
6. 昇圧した電圧、及び出力側に供給すべき目標電圧より低い第４電圧を比較する第４比較部を更に備え、
   該第４比較部の比較結果が、昇圧した電圧が前記第４電圧より低い場合、前記オン状態を解除するようにしてあること
   を特徴とする請求項５に記載の電圧変換回路。
7. 前記電源からの第２の電路を流れる電流によって前記第２の電路を遮断する第２の遮断部を更に備えることを特徴とする請求項５又は６に記載の電圧変換回路。
8. 前記遮断部に流れる電流を検出する電流検出器を更に備え、
   該電流検出器が検出した電流が所定電流より少ない場合、前記オン状態を解除するようにしてあること
   を特徴とする請求項１から３又は５から７の何れか１項に記載の電圧変換回路。
9. 電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子と、前記電源からの電路を流れる電流によって前記電路を遮断する遮断部とを備え、前記インダクタに誘起する電圧により前記電源の電圧を降圧して出力する電圧変換回路における過電圧保護方法において、
   降圧した電圧及び所定の第１電圧を比較し、
   比較結果が、降圧した電圧が前記第１電圧より高い場合、前記第１スイッチング素子をオフ状態とし、
   降圧した電圧、及び前記第１電圧より低い第２電圧を比較し、
   比較結果が、降圧した電圧が前記第２電圧以下である場合、前記オフ状態を解除し、
   降圧した電圧、及び前記第１電圧より高い第３電圧を比較し、
   比較結果が、降圧した電圧が前記第３電圧より高い場合、前記第２スイッチング素子をオン状態とすること
   を特徴とする過電圧保護方法。
10. 電源からインダクタに流れる電流をスイッチングする第１スイッチング素子と、該第１スイッチング素子のオフ期間に前記インダクタに流れる電流を還流させる第２スイッチング素子とを備え、前記インダクタに誘起する電圧により前記電源の電圧を昇圧して蓄電回路に供給する電圧変換回路における過電圧保護方法において、
    前記電源の電圧及び所定の第１電圧を比較し、
    比較結果が、前記電源の電圧が前記第１電圧より高い場合、前記第２スイッチング素子をオフ状態とし、
    前記電源の電圧、及び前記第１電圧より低い第２電圧を比較し、
    比較結果が、前記電源の電圧が前記第２電圧以下である場合、前記オフ状態を解除すること
    を特徴とする過電圧保護方法。

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