JP5839267B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関する。
近年、半導体装置の小型化を図るため、ＣＳＰ（Chip Size Package）が用いられている。ＣＳＰは半田ボールを用いてプリント基板等にフリップチップ実装される。半田ボールを通じて半導体装置に通電を行うと、半田が配線となる下地層に拡散することがある。これにより電気的にオープン又はショート等が発生し、半導体装置が故障することがある。半田の拡散を防止するために、拡散防止層が用いられることがある。特許文献１には、樹脂の上に厚さ７０μｍ程度の銅（Ｃｕ）からなる層を形成し、Ｃｕ層上に半田ボールを形成する技術が開示されている。Ｃｕ層が拡散防止層として機能する。
特開２０００−３５３７６３号公報
しかし、Ｃｕの拡散防止層が厚い場合、工数が増大しコストも高くなり、さらに面内均一性のバラつきも大きくなる。また、拡散防止層が薄い場合は、半田の拡散を十分に抑制することが難しい。本願発明は、上記課題に鑑み、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置の製造方法を提供することを目的とする。
本発明は、基板上に設けられた下地層と、無電解メッキ法により前記下地層上に設けられたニッケル層と、前記ニッケル層上に設けられた半田ボールと、を具備し、前記ニッケル層の前記半田ボール側の領域である第２領域は、前記ニッケル層の前記下地層側の領域である第１領域に比べて硬い半導体装置である。本発明によれば、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置を提供することができる。
上記構成において、前記第１領域の硬さは１５０Ｈｖ以上５００Ｈｖ未満であり、前記第２領域の硬さは５００Ｈｖ以上１０００Ｈｖ以下である構成とすることができる。
上記構成において、前記ニッケル層の硬さは段階的に変化する、又は連続的に変化する構成とすることができる。
上記構成において、前記第１領域の厚さ及び前記第２領域の厚さは、それぞれ０．１μｍ以上５μｍ以下である構成とすることができる。
上記構成において、前記下地層は金、銅又はアルミニウムの少なくとも１つを含む構成とすることができる。
上記構成において、前記ニッケル層の表面には凹凸が形成され、前記ニッケル層と前記半田ボールとの間にはカバー層が介在し、前記カバー層の表面には、前記凹凸を反映した凹凸が設けられてなる構成とすることができる。
本発明は、基板上に下地層を設ける工程と、無電解メッキ法により前記下地層上にニッケル層を設ける工程と、前記ニッケル層上に半田ボールを設ける工程と、を有し、前記ニッケル層の前記半田ボール側の領域である第２領域は、前記ニッケル層の前記下地層側の領域である第１領域に比べて硬い半導体装置の製造方法である。本発明によれば、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置の製造方法を提供することができる。
上記構成において、前記ニッケル層を設ける工程は、前記ニッケル層の上面を熱処理する工程を含む構成とすることができる。
上記構成において、前記ニッケル層を設ける工程におけるメッキ液中のリン濃度を変化させる構成とすることができる。
上記構成において、前記ニッケル層を設ける工程において、無電解メッキ法に用いるメッキ液の温度は低温から高温に連続的に変化し、前記第１領域を形成するためのメッキ液の温度は低く、前記第２領域を形成するためのメッキ液の温度は高い構成とすることができる。
上記構成において、前記ニッケル層の表面に凹凸を形成する工程と、前記ニッケル層上にカバー層を形成する工程と、をさらに有し、前記カバー層の表面には、前記ニッケル層の凹凸を反映した凹凸が設けられる構成とすることができる。
本発明によれば、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置の製造方法を提供することができる。
図１（ａ）は実施例１に係る半導体装置を例示する断面図である。図１（ｂ）は電極付近の拡大図である。 図２（ａ）は実施例１における電極の模式図である。図２（ｂ）はニッケル層の硬さを例示するグラフである。 図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の製造方法を例示する断面図である。 図４はＰ濃度と硬さとの関係を例示するグラフである。 図５（ａ）は実施例２における電極の模式図である。図５（ｂ）はニッケル層の硬さを例示するグラフである。 図６（ａ）から図６（ｃ）は実施例３に係る半導体装置の製造方法を例示する断面図である。 図７（ａ）は実施例４における電極付近の拡大図である。図７（ｂ）は電極の平面図である。 図８（ａ）から図８（ｃ）は実施例４に係る半導体装置の製造方法を例示する断面図である。 図９は実施例４の変形例における電極の平面図である。
以下、本発明の実施例について説明する。
図１（ａ）は実施例１に係る半導体装置を例示する断面図である。図１（ｂ）は電極付近の拡大図である。断面図における層の厚さは模式的に例示したものである。
図１（ａ）においては、個片化前のウェハ状態の半導体装置を示している。図１（ａ）に示すように、実施例１に係る半導体装置は、基板１０と電極１１とを備える。図示しないが、電極１１とそれと隣接する電極１１との間には、絶縁層が形成されていてもよい。基板１０は、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）又はサファイア等からなる絶縁性基板と、絶縁性基板上にエピタキシャル成長された窒化物半導体とを含む半導体基板である。
図１（ｂ）は図１（ａ）の破線の円で囲んだ部分を拡大している。電極１１は、下地層１２、ニッケル（Ｎｉ）層１６、カバー層１８及び半田ボール２０を含む。例えば厚さ０．５μｍ〜１０μｍの金（Ａｕ）からなる下地層１２は、基板１０上に設けられている。絶縁層１４は例えば窒化シリコン（ＳｉＮ）層、酸化シリコン（ＳｉＯ２）層、ポリイミド層等を積層したものであり、基板１０上及び下地層１２上に設けられている。絶縁層１４に形成された開口部からは下地層１２が露出している。Ｎｉ層１６は、露出した下地層１２上、及び絶縁層１４上に設けられている。図１（ｂ）に破線で区切ったように、Ｎｉ層１６の下地層１２側の領域を第１領域１６ａ、半田ボール側の領域を第２領域１６ｂとする。第１領域１６ａの厚さ及び第２領域１６ｂの厚さは、それぞれ例えば０．１μｍ以上、５μｍ以下である。例えば厚さ３０ｎｍのＡｕ等の金属からなるカバー層１８は、Ｎｉ層１６と半田ボール２０との間に介在し、Ｎｉ層１６の上面及び側面を覆っている。カバー層１８上には例えば錫、銀及び銅を主成分とする半田（Ｓｎ−Ａｇ−Ｃｕ系半田）を含む半田ボール２０が設けられている。下地層１２は基板１０の半導体層の上面に接触し、Ｎｉ層１６は下地層１２の上面に接触している。カバー層１８はＮｉ層１６の上面及び側面に接触している。半田ボール２０はカバー層１８の上面に接触している。Ｎｉ層１６は半田ボール２０からの半田の拡散を抑制するアンダーバンプメタル（ＵＢＭ：Under Bump Metal）として機能する。下地層１２は電極１１の下地、及び配線層として機能する。カバー層１８はＮｉ層１６の酸化を抑制する保護層として機能する。半田ボール２０は、半導体装置と外部の実装基板とを接続する外部接続端子として機能する。
Ｎｉ層１６の構成についてより詳しく説明する。図２（ａ）は実施例１における電極の模式図である。図２（ｂ）はニッケル層の硬さを例示するグラフである。図２（ｂ）の横軸は硬さ、縦軸はカバー層１８上面からの深さを表す。
図２（ａ）及び図２（ｂ）に示すように、無電解メッキ法により形成されたＮｉ層１６は、硬さの異なる第１領域１６ａ及び第２領域１６ｂを含む。第２領域１６ｂは、第１領域１６ａに比べて硬い。柔らかい第１領域１６ａと、硬い第２領域１６ｂとの間で硬さは段階的に変化する。第１領域１６ａの硬さＸ１は例えば１５０Ｈｖ以上、５００Ｈｖ未満であり、第２領域１６ｂの硬さＸ２は例えば５００Ｈｖ以上、１０００Ｈｖ以下である。なお、純粋なＮｉの硬さは１５０Ｈｖ程度である。無電解メッキ法により形成したＮｉの硬さは、一般に例えば５００Ｈｖ程度である。
第２領域１６ｂを硬くする理由は、半田ボール２０から下地層１２への半田の拡散の反応を抑制するためである。ただし層が硬くなるほど大きなストレスが生じる。そこで第１領域１６ａを第２領域１６ｂよりも柔らかくすることで、第２領域１６ｂのストレスを緩和することができる。これにより本願発明は、第２領域１６ｂを設けることで、半田の拡散に起因するオープン及びショートを抑制し、第１領域１６ａを設けることで第２領域１６ｂのストレスに起因する電極１１及び半導体基板１０のクラックを抑制することができる。また本願発明は、上記構成のＮｉ層１６を積層することで、その積層された膜厚と同等の膜厚の硬いＮｉを単層で形成した場合より、チップと実装基板の熱膨張係数に起因する半田ボール２０のクラックを抑制することもできる。それは、一様に硬いＮｉ層では、半田ボール２０のストレスを緩和することが難しいからである。一方、Ｎｉ層が一様に柔らかい場合には、半田ボール２０のストレスを緩和することはできるが、半田の拡散を抑制することは困難である。第１領域１６ａの硬さの上限は例えば４５０Ｈｖ、４００Ｈｖ、３００Ｈｖ等でもよい。第２領域１６ｂの硬さは例えば５５０〜９５０Ｈｖ、６００〜９００Ｈｖ等でもよい。本発明では、Ｎｉ層１６は無電解メッキ法により形成されるため、例えば電解メッキ法、蒸着法等により形成した場合よりも緻密な層となる。このため半田の拡散が効果的に抑制される。
一般に、ＵＢＭが厚いほど大きなストレスが生じる。実施例１のＮｉ層１６は、例えば０．２〜１０μｍ程度の薄い層であるため、ストレスを低減することができ、かつ低コスト化も可能となる。第１領域１６ａの厚さ及び第２領域１６ｂの厚さは例えば０．２μｍ以上４．８μｍ以下でもよいし、０．１μｍより大きく５μｍ未満でもよい。第１領域１６ａと第２領域１６ｂとは同じ厚さでもよいし、異なる厚さでもよい。
次に実施例１に係る半導体装置の製造方法について説明する。図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の製造方法を例示する断面図である。
図３（ａ）に示すように、基板１０上に、例えば無電解メッキ法を用いて下地層１２を設ける。絶縁層１４を設け、絶縁層１４に開口部を形成する。図３（ｂ）に示すように、無電解メッキ法を用いて下地層１２上にＮｉ層１６を設ける。無電解ニッケルメッキ液（以下、メッキ液）は、Ｎｉイオン、次亜リン酸又はその塩を含有する。２つのメッキ槽に入れた組成の異なるメッキ液を用いることで、第１領域１６ａ及び第２領域１６ｂを形成する。詳しくは後述する。
図３（ｃ）に示すように、例えば無電解メッキ法を用いてカバー層１８を設ける。例えば印刷及びリフロー処理により、カバー層１８上に半田ボール２０を設ける。以上により図１（ａ）に示した半導体装置が形成される。さらに基板１０を切断することにより個片化された半導体装置が形成される。次にメッキ液の組成について説明する。
図４はＰ濃度と硬さとの関係を例示するグラフである。横軸は無電解メッキ法に用いられるメッキ液中のリン（Ｐ）濃度、縦軸はＮｉ層１６の硬さを示す。図４に示すように、例えばＰ濃度が０ｗｔ％のとき硬さは約２００Ｈｖ、Ｐ濃度が２ｗｔ％のとき硬さは約７００Ｈｖ、Ｐ濃度が１２ｗｔ％のとき硬さは約５００Ｈｖである。Ｎｉ層中に第１領域１６ａ及び第２領域１６ｂを形成するためには、Ｐ濃度を０〜１５ｗｔ％の間で変化させればよい。硬さ１５０Ｈｖ以上５００Ｈｖ未満の第１領域１６ａを形成するためには、メッキ液中のＰ濃度を例えば０ｗｔ％以上１ｗｔ％以下、又は１２ｗｔ％より大きくすればよい。またＰ濃度が１ｗｔ％未満、又は１２ｗｔ％より大きくてもよい。硬さ５００Ｈｖ以上の第２領域１６ｂを形成するためには、メッキ液中のＰ濃度を例えば１ｗｔ％以上１２ｗｔ％以下とすればよい。第２領域１６ｂの硬さをより高めるためには、Ｐ濃度を１．５ｗｔ％以上、１０ｗｔ％以下としてもよい。
半田ボール２０を形成する半田は、例えばＳｎ−Ｃｕ系半田、Ｓｎ−Ａｇ系半田、錫・銀・ビスマス（Ｓｎ−Ａｇ−Ｂｉ）系半田、又は錫・亜鉛（Ｓｎ−Ｚｎ）系半田等を含んでもよく、環境保護のために鉛（Ｐｂ）は含まないことが好ましい。下地層１２は、例えばＣｕ又はアルミニウム（Ａｌ）等、Ａｕ以外の金属でも形成してもよいし、Ａｕ、Ｃｕ又はＡｌの少なくとも１つを含む合金からなるとしてもよい。カバー層１８の材料は、例えばＡｇ等、Ａｕ以外の金属でもよい。
半導体層の材料となる窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等がある。半導体層の材料には窒化物半導体以外に例えばガリウム砒素（ＧａＡｓ）等、他の半導体を用いてもよい。また基板１０は、例えばＳｉ基板、Ｓｉ基板上にシリコンゲルマニウム（ＳｉＧｅ）を積層した基板、ＧａＡｓ基板上にＧａＡｓ系半導体を積層した基板、リン化インジウム（ＩｎＰ）基板上にＩｎＰ系半導体を積層した基板等でもよい。半導体装置は、例えばＦＥＴ（Field Effect Transistor：電界効果トランジスタ）、ＨＢＴ（Heterojunction Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）、ＭＭＩＣ（Monolithic Microwave Integrated Circuit：モノリシックマイクロ波回路）、ＬＥＤ（Light Emitting Diode：発光ダイオード）、ＬＤ（Laser Diode：レーザーダイオード）、液晶に用いられるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）等として機能するＣＳＰである。
実施例２はＮｉ層１６の硬さが連続的に変化する例である。図５（ａ）は実施例２における電極の模式図である。図５（ｂ）はＮｉ層の硬さを例示するグラフである。図５（ａ）においては、Ｎｉ層１６のハッチングを省略し、点線の楕円で第１領域１６ａ及び第２領域１６ｂを模式的に示している。
図５（ａ）及び図５（ｂ）に示すように、Ｎｉ層１６の硬さは下地層１２側から半田ボール２０側にかけて連続的に高くなる。Ｎｉ層１６の下面における硬さＸ１は例えば１５０Ｈｖ以上、５００Ｈｖ未満であり、上面における硬さＸ２は例えば５００Ｈｖ以上、１０００Ｈｖ以下である。実施例２によれば、実施例１と同様に、低コスト化が可能で、半田の拡散を抑制し、かつストレスを緩和することができる。またＮｉ層１６中に硬さが急激に変化する箇所が存在しないため、硬さの異なる領域間の境界においてＮｉ層１６が剥離することを抑制できる。
次に実施例２に係る半導体装置の製造方法について説明する。図３（ａ）から図３（ｃ）に示した図は、実施例２においても共通である。またメッキ液は実施例１において使用したもの同じ種類の溶液であり、Ｐ濃度は一定とする。Ｎｉ層１６を形成する無電解メッキ法において、メッキ液の温度を例えば３０℃から８０℃まで連続的に変化させる。無電解メッキ法の開始時点においては、メッキ液の温度を例えば３０℃程度の低温とすることで柔らかい第１領域１６ａを形成する。温度を徐々に上げ、無電解メッキ法の後半においては、メッキ液の温度を例えば８０℃程度の高温とすることでＮｉ層１６へのＰの取り込みを促進させる。これにより硬い第２領域１６ｂを形成する。以降の工程は実施例１と同じである。なお、メッキ液の温度は３０〜８０℃以外に、例えば２０〜７０℃、４０〜９０℃等でもよい。
実施例３は、Ｎｉ層を設ける工程において熱処理を行う例である。図６（ａ）から図６（ｃ）は実施例３に係る半導体装置の製造方法を例示する断面図である。
図６（ａ）に示すように、下地層１２上にＮｉ層１６を設ける。実施例３におけるメッキ液は、実施例１において使用したものと同じであり、Ｐ濃度は一定である。このため、無電解メッキ後のＮｉ層１６の硬さは領域に関係なく一定で、例えば１００Ｈｖ〜５００Ｈｖ程度である。図６（ｂ）に示すように、Ｎｉ層１６上にカバー層１８を設ける。ウェハ上においてレーザーを走査又は一括照射し、図６（ｃ）に格子斜線で示すようにＮｉ層１６の上面付近及びカバー層１８を例えば３５０℃まで加熱する。レーザーの光源として、エキシマレーザー、又はＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザー等を用いる。レーザーアニールは、例えば水素（Ｈ２）ガス、窒素（Ｎ２）ガス、アルゴン（Ａｒ）ガス等の不活性ガス、及び大気を含む雰囲気中において行う。レーザーアニールにより、Ｎｉ層１６には硬い第２領域１６ｂが形成される。なお、熱がＮｉ層１６の上面から下面に向けて連続的に伝わることで、Ｎｉ層１６の硬さは図５（ｂ）に示したように連続的に変化する。レーザーアニール以降の工程は実施例１と同じである。
熱処理温度が３００℃〜５００℃の場合、第２領域１６ｂの硬さは８００Ｈｖを超え、熱処理温度が４００度付近の場合、硬さは９００〜１０００Ｈｖ程度まで上昇する。所望の硬さに調整するため、熱処理温度を例えば１００〜６００℃の間で調整する。第２領域１６ｂをより硬くするためには、熱処理温度を例えば２００〜５００℃、３００〜４５０℃とすることが好ましい。第１領域１６ａの硬さを低く維持したまま、第２領域１６ｂの硬さを高めるためには、例えばＮｉ層１６の上面付近を集中的に、かつ１秒等の短時間、熱処理することが好ましい。このため熱処理の方法としてはレーザーアニールが好ましい。また処理時間が短いため、半導体の特性の劣化が抑制され、かつ製造工程が効率化される。レーザーアニールの場合、レーザーの出力、ビーム走査速度及びパルス幅を調整することで、熱処理温度及び照射時間を変更することができる。
実施例１に示したＰ濃度の変更、実施例２に示したメッキ温度の変更、及び実施例３に示した熱処理を組み合わせてもよい。例えばメッキ液のＰ濃度を変更し、かつ温度を連続的に変化させてもよい。また例えばＰ濃度を変化させてＮｉ層１６を形成し、さらにレーザーアニール等の熱処理を行うことで第２領域１６ｂをより硬くすることができる。特に１０００Ｈｖ程度の硬さを得るためには、熱処理を行うことが好ましい。さらにメッキ液として、例えばＮｉイオン、ジメチルアミンボラン及びグルコン酸、又はその塩を含有するものを使用してもよい。この場合、ホウ素（Ｂ）の濃度の調整、メッキ液の温度の変更、又は熱処理によりＮｉ層１６の硬さを調整することができる。
実施例４はＮｉ層１６上面に凹凸を設けた例である。図７（ａ）は実施例４における電極付近の拡大図であり、図７（ｂ）のＡ−Ａに沿った断面を図示している。図７（ｂ）は電極の平面図であり、半田ボール２０を透視している。図７（ｂ）の破線の円で囲んだ領域は、半田ボール２０が接合する領域である。
図７（ａ）に示すように、下地層１２の表面に凹凸が形成されている。Ｎｉ層１６の表面の、下地層１２の凹凸に対応する位置に、凹凸が形成されている。カバー層１８はＮｉ層１６の凹凸に沿って設けられており、表面にはＮｉ層１６の凹凸を反映した凹凸が形成されている。半田ボール２０はカバー層１８の凹凸に接触するように設けられている。Ｎｉ層１６の凹部２２の深さは例えば０．５μｍ〜１０μｍである。図７（ｂ）に示すように、Ｎｉ層１６の表面は、複数の凹部２２が分布するワッフル構造である。凹凸により下地層１２の表面積、及びＮｉ層１６の表面積を大きくすることができるため、小さい領域にストレスが集中することを抑制することができる。従って、例えば電極１１の径が小さくなった場合でも、ストレスの緩和が可能である。さらに、アンカー効果により下地層１２とＮｉ層１６、Ｎｉ層１６とカバー層１８、カバー層１８と半田ボール２０、それぞれの接合強度が高くなる。このため実装信頼性が向上する。
次に実施例４に係る半導体装置の製造方法について説明する。図８（ａ）から図８（ｃ）は実施例４に係る半導体装置の製造方法を例示する断面図である。実施例１と共通する構成については説明を省略する。
図８（ａ）に示すように、下地層１２を形成した後、例えばエッチング等により、下地層１２の表面に凹凸を形成する。凹凸の形成は、絶縁層１４を設ける前、設けた後、どちらに行ってもよい。図８（ｂ）に示すように、無電解メッキ法によりＮｉ層１６を形成する。下地層１２の凹凸に対応した凹凸がＮｉ層１６の表面にも形成される。ここで、実施例１と同様にＰ濃度を変化させることで第１領域１６ａと第２領域１６ｂとの硬さを調整する。図８（ｃ）に示すように、蒸着法又はスパッタリング法により、Ｎｉ層１６上に凹凸に沿うようにカバー層１８を設ける。リフローを行うことで、溶融した半田が凹凸に充填され、半田ボール２０が形成される。また凹凸は、下地層１２の表面に形成する以外に、Ｎｉ層１６の表面又はカバー層１８の表面に直接形成することもできる。
次に実施例４の変形例について説明する。図９は実施例４の変形例における電極の平面図である。図９に示すように、Ｎｉ層１６の表面は、凹部２２が十字型に配列される構造でもよい。凹部２２の数及び配置は変更してもよい。実施例４において、Ｐ濃度の変更、メッキ温度の変更、及び熱処理のいずれか１つを適用してもよいし、複数を組み合わせてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１１ 電極
１２ 下地層
１６ Ｎｉ層
１６ａ 第１領域
１６ｂ 第２領域
１８ カバー層
２０ 半田ボール
２２ 凹部

Claims (4)

  1. 基板上に下地層を設ける工程と、
    無電解メッキ法により前記下地層上にニッケル層を設ける工程と、
    前記ニッケル層上に半田ボールを設ける工程と、を有し、
    前記ニッケル層の前記半田ボール側の領域である第２領域は、前記ニッケル層の前記下地層側の領域である第１領域に比べて硬く、
    前記ニッケル層を設ける工程は、前記ニッケル層の上面を熱処理する工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記ニッケル層を設ける工程におけるメッキ液中のリン濃度を変化させることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 基板上に下地層を設ける工程と、
    無電解メッキ法により前記下地層上にニッケル層を設ける工程と、
    前記ニッケル層上に半田ボールを設ける工程と、を有し、
    前記ニッケル層の前記半田ボール側の領域である第２領域は、前記ニッケル層の前記下地層側の領域である第１領域に比べて硬く、
    前記ニッケル層を設ける工程において、無電解メッキ法に用いるメッキ液の温度は低温から高温に連続的に変化し、
    前記第１領域を形成するためのメッキ液の温度は低く、前記第２領域を形成するためのメッキ液の温度は高いことを特徴とする半導体装置の製造方法。
  4. 前記ニッケル層の表面に凹凸を形成する工程と、
    前記ニッケル層上にカバー層を形成する工程と、をさらに有し、
    前記カバー層の表面には、前記ニッケル層の凹凸を反映した凹凸が設けられることを特徴とする請求項１から３いずれか一項記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106764558A (zh) * 2016-12-07 2017-05-31 东莞中之光电股份有限公司 一种csp照明闪光模组生产工艺

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8941123B2 (en) 2013-05-30 2015-01-27 International Business Machines Corporation Local interconnects by metal-III-V alloy wiring in semi-insulating III-V substrates
US9437574B2 (en) 2013-09-30 2016-09-06 Freescale Semiconductor, Inc. Electronic component package and method for forming same
US9515034B2 (en) * 2014-01-03 2016-12-06 Freescale Semiconductor, Inc. Bond pad having a trench and method for forming
KR20160037314A (ko) * 2014-09-26 2016-04-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
JP7140822B2 (ja) * 2018-03-09 2022-09-21 株式会社カネカ 配線回路、その製造方法
DE102019109200B4 (de) * 2019-04-08 2024-03-07 Infineon Technologies Ag Halbleitervorrichtungen mit nicht-galvanischer verbindung
IT202000001822A1 (it) 2020-01-30 2021-07-30 St Microelectronics Srl Circuito integrato e dispositivo elettronico comprendente una pluralita' di circuiti integrati accoppiati elettricamente tramite un segnale di sincronizzazione instradato attraverso il circuito integrato
IT202000001819A1 (it) * 2020-01-30 2021-07-30 St Microelectronics Srl Circuito integrato e dispositivo elettronico comprendente una pluralita' di circuiti integrati accoppiati elettricamente tramite un segnale di sincronizzazione

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3148202B2 (ja) 1999-06-11 2001-03-19 株式会社フジクラ 半導体パッケージ及びその製造方法
JP4822694B2 (ja) * 2004-11-22 2011-11-24 京セラ株式会社 半導体素子及び半導体素子実装基板
JP5172577B2 (ja) * 2008-09-30 2013-03-27 新日本無線株式会社 半導体装置の製造方法
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106764558A (zh) * 2016-12-07 2017-05-31 东莞中之光电股份有限公司 一种csp照明闪光模组生产工艺

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