JP5823729B2 - 半導体装置及びデータ処理システム - Google Patents

Description

本発明は、交点容量がマトリクス状に形成されたタッチセンサパネルを駆動して信号を検出する半導体装置に関し、例えばタッチセンサパネルコントローラに適用して有効な技術に関する。

相互キャパシタンス方式によるマルチポイントタッチに対応するタッチセンサパネルは例えば駆動電極と検出電極が誘電体を介在して直交するように配置され、それぞれの交差部分のクロス結合容量が交点容量を構成する。交点容量の近傍に指や手によるキャパシタンスが存在することになると当該ノードの相互キャパシタンスは指や手による合成キャパシタンスの分だけ減少する。タッチセンサパネルコントローラは、この相互キャパシタンスの変化がどの交点容量で発生したかを検出するために、駆動電極を順次パルス駆動してパルス単位の充電動作を行ない、充電電荷の変化を検出電極を介して順次検出する動作を繰り返して、マトリクス配置された交点容量の相互キャパシタンスの変化に応ずる信号を取得する。このような相互キャパシタンス方式を用いてタッチセンサパネルを駆動して信号を検出するコントローラについて例えば特許文献１に記載がある。

米国特許公開第2007/0257890A1号明細書

本発明者はタッチセンサパネルの大型化に伴って信号検出のために用いるワークＲＡＭ若しくはバッファＲＡＭの記憶容量が格段に大きくなることに着目した。検出した信号に対してはＦＩＲ（Finite Impulse Response Filter）などのディジタルフィルタ処理によってノイズ成分を除去する操作を行うには、そのフィルタ次数に応じてタッチセンサパネルの全面を走査して検出した検出信号フレーム（検出信号の分布データ）をＲＡＭに時系列の複数フレーム分に亘って蓄積することが必要になるからである。

しかしながら、ディジタルフィルタ演算などを行なうマイクロプロセッサがセンサＩＣとしてのタッチセンサパネルコントローラの制御に特化したサブシステム用のマイクロプロセッサなどであるような場合に、当該マイクロプロセッサに大きなＲＡＭを必要とすれば、それに応じて周辺機能やデータ処理能力も高くされたマイクロプロセッサを利用せざるを得なくなり、コスト増大の一因になることが本発明者によって見出された。

また、タッチセンサパネルの大型化に伴ってマイクロプロセッサユニットによる上記ＲＡＭアクセス制御の負担が増えるので、タッチセンサパネルで発生する接触イベントの検出応答性を良好に維持しようとすれば、データ処理能力の高いマイクロプロセッサユニットを採用せざるを得なくなり、この点もコスト増大の一因となる。

本発明の目的はタッチセンサパネル上で発生する接触イベントの検出精度をコストを抑えて向上させることができる半導体装置を提供することにある。

本発明の別の目的は、タッチセンサパネルによる検出信号を処理するマイクロプロセッサユニットの負担を軽減することができるデータ処理システムを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、タッチセンサパネルにマトリクス状に形成された交点容量を走査電極を介して走査駆動し、走査駆動された交点容量から検出電極を介して順次信号を取得し、取得した信号をメモリ部に書き込み、また、書き込んだ信号をメモリ部から読み出すときは、同一の交点容量に係る複数の取得信号毎に所定の順番で当該取得信号を前記メモリ部から読み出す読み出し制御を行うようにする。

上記より、ディジタルフィルタ演算に好適な順序で検出信号を読み出すアクセス制御機能を備えるから、ディジタルフィルタ演算を行なう回路の負担が軽減されると共に、ディジタルフィルタ演算などのデータ処理能能力が実質的に向上する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、タッチセンサパネル上で発生する接触イベントの検出精度をコストを抑えて向上させることができる。

タッチセンサパネルによる検出信号を処理するマイクロプロセッサユニットの負担を軽減することができる。

図１は本発明の一実施の形態に係るタッチセンサパネルコントローラを適用した携帯端末などのデータ処理システムを例示するブロック図である。 図２はタッチセンサパネルの駆動及び検出のための原理的な構成を例示した説明図である。 図３はタッチセンサパネルコントローラとマイクロプロセッサの具体的な構成が例示したブロック図である。 図４はシーケンス制御回路による書き込み制御におけるアドレス生成形態を例示した説明図である。 図５は図４の書き込み動作に関するタイミングチャートである。 図６はリードアクセス制御による読み出し制御におけるアドレス生成形態を例示した説明図である。 図７は図６の読み出し動作に関するタイミングチャートである。 図８はシーケンス制御回路による書き込み制御とリードアクセス制御回路による読み出し制御のための回路構成が例示されるブロック図である。 図９はシーケンス制御回路による書き込み制御とリードアクセス制御回路による読み出し制御のためのシーケンスロジックＳＱＮＣＬＧＣの制御論理を例示する説明図である。 図１０は本発明の別の実施の形態に係るタッチセンサパネルコントローラを適用した携帯端末などのデータ処理システムを例示するブロック図である。 図１１は本発明の更に別の実施の形態に係るタッチセンサパネルコントローラ１を適用した携帯端末などのデータ処理システムを例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜メモリから同一交点容量に係る検出信号を時系列に読み出し＞
本発明の代表的な実施の形態に係る半導体装置は、複数の駆動電極と検出電極によって複数の交点に交点容量（Ｃｃ）が形成されたタッチセンサパネル（３）の前記走査電極を走査駆動し、走査駆動された交点容量を介して前記検出電極から順次信号を取得する検出部（１００）と、前記検出部で取得された取得信号を格納するメモリ部（１１０）と、前記メモリ部に対する書き込み及び読み出しを制御する制御部（１２０）と、を有する。前記制御部は、同一の交点容量に係る複数の取得信号毎に所定の順番で当該取得信号を前記メモリ部から読み出す読み出し制御を行う。

上記より、ディジタルフィルタ演算に好適な順序で検出信号を読み出すアクセス制御機能を備えるから、ディジタルフィルタ演算を行なう回路の負担が軽減されると共に、ディジタルフィルタ演算などのデータ処理能能力が実質的に向上する。したがって、タッチセンサパネル上で発生する接触イベントの検出精度をコストを抑えて向上させることができる。また、タッチセンサパネルによる検出信号を処理するマイクロプロセッサユニットの負担を軽減することができる。

〔２〕＜読み出し制御における同一交点容量毎のデータをラップアラウンド選択＞
項１の半導体装置において、前記メモリ部は複数のメモリ領域（ＲＡＭ０〜ＲＡＭ３）を有する。前記制御部は、前記タッチセンサパネル全面を一巡する複数回の走査駆動毎に異なるメモリ領域に前記取得信号を時系列に格納し、前記読み出し制御では同一の交点容量に係る取得信号毎に所定の順番でラップアラウンドに前記メモリ領域を選択する。

上記により、同一の交点容量に係る取得信号毎に当該取得信号を前記メモリ部から読み出す読み出し制御をメモリ領域の選択制御によって容易に実現することができる。

〔３〕＜新たな検出信号の書き込みとは非同期で読み出し制御を行う＞
項２の半導体装置において、前記メモリ部は前記ラップアラウンドで選択されるメモリ領域の数よりも多いメモリ領域を有する。前記制御部は、前記検出部で取得された取得信号を前記メモリ部に書き込む書き込み制御と並列的に前記読み出し制御を行う。

上記より、前記メモリ部に対する取得信号の書き込み制御とは取得信号の読み出し制御を並列的に行うことができるから、読み出し信号を用いたディジタルフィルタ演算などを中断することなく能率的に行うことができる。

〔４〕＜一のメモリ領域に現在の取得データを書き込み、書き込み済の複数のメモリ領域をラップアラウンド選択読み出しに割り当て＞
項３の半導体装置において、前記制御部は、前記書込み制御において、前記タッチセンサパネル全面を一巡する複数回の走査駆動毎に異なるメモリ領域に前記取得信号を時系列に格納すると共に取得信号を格納するメモリ領域の選択を時系列でラップアラウンドに切り替える制御を行い、前記読み出し制御において、既に書き込み完了された複数のメモリ領域の選択を同一の交点容量に係る取得信号毎に所定に順番でラップアラウンドに切り替え制御する。

上記により、取得信号の書き込み対象とするメモリ領域を取得信号のフレーム単位でラップアラウンドに切換え制御し、同一の交点容量に係る取得信号毎に当該取得信号を読み出すメモリ領域を読み出し毎に所定の順番でラップアラウンドに切り替え制御するから、前記書き込み制御と読み出し制御におけるメモリ領域の切り替え制御を容易に実現することができる。

〔５〕＜オンチップのマイクロプロセッサユニットでディジタルフィルタ演算＞
項１の半導体装置において、前記メモリ部から読み出された取得信号を用いてディジタルフィルタ演算を行うマイクロプロセッサユニット（２）を更に有する。

上記より、半導体装置のシステムオンチップによりシステムの小型化に資することができる。

〔６〕＜メモリから同一交点容量に係る検出信号を時系列に読み出し＞
本発明の別の実施の形態に係るデータ処理システムは、複数の駆動電極と検出電極によって複数の交点に交点容量が形成されたタッチセンサパネル（３）と、前記駆動電極を走査駆動して前記検出電極から順次信号を取得するタッチセンサパネルコントローラ（１）と、前記タッチセンサパネルコントローラに接続されたマイクロプロセッサユニット（２）とを有する。前記タッチセンサパネルコントローラは、前記交点容量（Ｃｃ）を走査駆動して順次取得した取得信号を格納するメモリ部（１１０）と、前記メモリ部に対する書き込み及び読み出しを制御する制御部（１１０）と、を有する。前記制御部は、同一の交点容量に係る複数の取得信号毎に所定の順番で当該取得信号を前記メモリ部から読み出す読み出し制御を行う。

上記より、タッチセンサパネルコントローラは、ディジタルフィルタ演算に好適な順序で検出信号を読み出すアクセス制御機能を備えるから、ディジタルフィルタ演算を行なうマイクロプロセッサユニットの負担が軽減されると共に、マイクロプロセッサユニットによるディジタルフィルタ演算などのデータ処理能能力が実質的に向上する。したがって、タッチセンサパネル上で発生する接触イベントの検出精度をコストを抑えて向上させることができる。また、タッチセンサパネルによる検出信号を処理するマイクロプロセッサユニットの負担を軽減することができる。

〔７〕＜読み出し制御における同一交点容量毎のデータをラップアラウンド選択＞
項６のデータ処理システムにおいて、前記メモリ部は複数のメモリ領域（ＲＡＭ０〜ＲＡＭ３）を有する。前記制御部は、前記タッチセンサパネル全面を一巡する複数回の走査駆動毎に異なるメモリ領域に前記取得信号を時系列に格納し、前記読み出し制御では同一の交点容量に係る複数の取得信号毎に所定の順番でラップアラウンドに前記メモリ領域を選択する。

上記により、同一の交点容量に係る複数の取得信号毎に当該取得信号を前記メモリ部から読み出す読み出し制御をメモリ領域の選択制御によって容易に実現することができる。

〔８〕＜新たな検出信号の書き込みとは非同期で読み出し制御を行う＞
項７のデータ処理システムにおいて、前記メモリ部は前記ラップアラウンドで選択されるメモリ領域の数よりも多いメモリ領域を有する。前記制御部は、前記検出部で取得された取得信号を前記メモリ部に書き込む書き込み制御と並列的に前記読み出し制御を行う。

上記より、前記メモリ部に対する取得信号の書き込み制御とは取得信号の読み出し制御を並列的に行うことができるから、読み出し信号を用いたディジタルフィルタ演算などを中断することなく能率的に行うことができる。

〔９〕＜一のメモリ領域に現在の取得データを書き込み、書き込み済の複数のメモリ領域をラップアラウンド選択読み出しに割り当て＞
項８のデータ処理システムにおいて、前記制御部は、前記書込み制御において、前記タッチセンサパネル全面を一巡する複数回の走査駆動毎に異なるメモリ領域に前記取得信号を時系列に格納すると共に取得信号を格納するメモリ領域の選択を時系列でラップアラウンドに切り替える制御を行い、前記読み出し制御において、既に書き込み完了された複数のメモリ領域の選択を同一の交点容量に係る複数の取得信号毎に所定の順番でラップアラウンドに切り替え制御する。

上記により、取得信号の書き込み対象とするメモリ領域を取得信号のフレーム単位でラップアラウンドに切換え制御し、同一の交点容量に係る複数の取得信号毎に当該取得信号を読み出すメモリ領域を読み出し毎にラップアラウンドに切り替え制御するから、前記書き込み制御と読み出し制御におけるメモリ領域の切り替え制御を容易に実現することができる。

〔１０〕＜オンチップのマイクロプロセッサユニットでディジタルフィルタ演算＞
項７のデータ処理システムにおいて、前記マイクロプロセッサユニットは、前記タッチセンサパネルコントローラから受け取った取得信号を用いてディジタルフィルタ演算を行い、その演算結果に基づいて接触イベントが発生したタッチセンサパネル上の座標を演算する。

上記より、マイクロプロセッサユニットによるディジタルフィルタ演算と接触イベントが発生したタッチセンサパネル上の座標演算とのコプ率化に資することができる。

〔１１〕＜ＤＩＳＰ＞
項１０のデータ処理システムにおいて、前記タッチセンサパネルは透過性を有する。前記タッチセンサパネルの下に配置されたビットマップディスプレイ（４）と、前記ビットマップディスプレイに対する表示駆動を行うディスプレイドライバ（６）とを更に有する。

ディスプレイと一体的にタッチセンサパネルの駆動制御と接触イベントの検出を行うことができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

図１には本発明の一実施の形態に係るタッチセンサパネルコントローラ（ＴＰＣ）１を適用した携帯端末などのデータ処理システムが例示される。タッチセンサパネルコントローラ１は、サブシステム用のマイクロプロセッサ（ＭＰＵ）２の制御に基づいてタッチセンサパネル（ＴＣＨＰＮＬ）３を駆動して駆動電極と検出電極との交点の交点容量から順次信号を取得して蓄積し、蓄積した信号をディジタルフィルタ演算に好適な順番でマイクロプロセッサ２に返していく。特に制限されないが、タッチセンス用のサブシステムを構成するタッチパネルコントローラ１及びマイクロプロセッサ２はそれぞれ別々の単結晶シリコンのような半導体基板にＣＭＯＳ集積回路製造技術によって形成される。

タッチセンサパネル３は透過性（透光性）の電極や誘電体膜を用いて構成され、例えばビットマップ表示形態の液晶ディスプレイ（ＬＣＤＤＳＰ）４の表示面に重ねて配置される。ホストプロセッサ（ＨＳＴ）５は表示データを生成し、液晶表示ドライバ（ＬＣＤＤＲＶ）６はホストプロセッサ５から受け取った表示データを液晶ディスプレイ４に表示するための表示制御を行う。

マイクロプロセッサ２はタッチセンサパネルコントローラ１から受け取った信号に対してディジタルフィルタ演算を行い、これによってノイズが除去された信号に基づいてタッチセンサパネル１上で接触イベントが発生したときの座標を演算してホストプロセッサ５に与える。例えばホストプロセッサ５は液晶表示ドライバ６に与えて表示させた表示画面とマイクロプロセッサ２から与えられた座標データとの関係から、タッチセンサパネル１による入力を解析する。

図２にはタッチセンサパネルの駆動及び検出のための原理的な構成が例示される。タッチセンサパネル３は相互キャパシタンス方式によるマルチポイントタッチに対応し、例えば駆動電極Ｌｘと検出電極Ｌｙが誘電体（図示せず）を介在して直交するように配置され、それぞれの交差部分ＳＮｃのクロス結合容量Ｃｃが交点容量を構成する。図２では代表的に１箇所図示してある。検出電極ＬｙにはオペアンプＡＭＰを仮想接地アンプとして用いた積分回路が構成され、Ｃｆｂは積分容量である。交点容量Ｃｃの近傍に指や手によるキャパシタンスが存在することになると交点容量Ｃｃの相互キャパシタンスは指や手による合成キャパシタンスの分だけ減少する。タッチセンサパネルコントローラ１は、この相互キャパシタンスの変化がどの交点容量Ｃｃで発生したかを検出するために、駆動電極Ｌｘを順次交流パルス駆動してパルス単位の充電動作を行ない、充電電荷（相互キャパシタンスとパルス駆動電圧との積）の変化を検出電極Ｌｙからパルス単位で順次積分容量Ｃｆｂに蓄積する動作を、交流パルス駆動される駆動電極Ｌｘが切り替えられる毎に繰り返していく。これによって、マトリクス配置された交点容量Ｃｃの相互キャパシタンスの変化に応ずる信号が、交流パルス駆動される駆動電極Ｌｘが切り替えられるたびに夫々の検出電極Ｌｙの積分回路による蓄積電荷信号として取得される。

図３にはタッチセンサパネルコントローラ１とマイクロプロセッサ２の具体的な構成が例示される。タッチセンサパネルコントローラ１は検出部（ＳＮＳＵ）１００、メモリ部（ＭＲＹ）１１０、制御部（ＣＮＴＵ）１２０及びプロセッサインタフェース部（ＭＰＩＦ）１３０を備える。

検出部１００はタッチセンサパネルにマトリクス状に形成された交点容量を走査駆動するためのドライバ（ＤＲＶ）１０１、走査駆動された交点容量から順次検出信号を取得する検知回路（ＳＮＳ）１０２及び検知回路１０２で検知された信号をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）１０３を有する。

ドライバ１０１は制御部１２０からの制御に従って図２に例示される駆動電極Ｌｘを順番にパル電圧で駆動する。駆動パルス数は少なくとも検出電極Ｌｙの本数以上とされる。

検知回路１０２は駆動電極Ｌｘのパルス駆動に同期してそのパルス単位で検出電極Ｌｙを切り替えながらオペアンプＡＭＰから検出信号を出力する。

ＡＤ変換回路１０３はパルス単位で前記オペアンプＡＭＰの出力をディジタル信号に変換してメモリ部１１０に出力する。

メモリ部１１０は検出動作に同期してＡＤ変換回路１０３から出力されるディジタル信号を格納する複数のランダムアクセスメモリ領域であるメモリ領域として、例えば４個のメモリ領域ＲＡＭ０〜ＲＡＭ３を有する。メモリ領域ＲＡＭ０〜ＲＡＭ３は周辺回路が共通化された異なるメモリマットで構成されても良いし、周辺回路が個別化された複数のメモリモジュールによって構成されても良い。例えばメモリ部１１０はメモリ領域ＲＡＭ０〜ＲＡＭ３の中で異なるメモリ領域の一方には書き込みアクセスを他方には読み出しアクセスを並列化できるデュアルアクセスポートを持っていれば良い。詳細は後で説明するが、タッチセンサパネル３に対する電極Ｌｘの駆動と電極Ｌｙの検出によってタッチセンサパネル３の一面を全走査してえら得るディジタル信号単位でメモリ領域ＲＡＭ０、…、ＲＡＭ３を切り替えてメモリ領域ＲＡＭ０〜ＲＡＭ３にディジタルデータを蓄積する。メモリ領域ＲＡＭ０〜ＲＡＭ３を４面備えるのは、例えば２次のFIRフィルタ演算に必要なデータを蓄積できることを想定したものである。

制御部１２０はシーケンス制御回路（ＳＱＮＣＣＮＴ）１２１、リードアクセス制御回路（ＲＡＣＣＮＴ）１２２及びレジスタ回路（ＲＥＧＣ）１２３を有する。シーケンス制御回路１２１は検出部１００に対する電極Ｌｘの駆動タイミング制御及び電極Ｌｙの検出タイミング制御を行うと共に、検出動作に同期してＡＤ変換回路１０３から出力されるディジタル信号をメモリ部１１０に書き込む書き込み制御などを行う。リードアクセス制御回路１２２は書き込み完了された３個のメモリ領域のデータを２次のＦＩＲフィルタ演算に好適な順番で読み出す制御を行う。レジスタ回路１２３はメモリ領域ＲＡＭ０〜ＲＡＭ３の先頭アドレスなどがマイクロプロセッサ２によって設定される。

プロセッサインタフェース部（ＭＰＩＦ）１３０はマイクロプロセッサ２との間でコマンド入力やデータの入出力を行い、入力されたコマンドやその他制御データは制御部１２０に与えられ、メモリ部１１０から読み出された検出データがマイクロプロセッサ２に与えられる。

マイクロプロセッサ２は、特に制限されないが、ＣＰＵ（中央処理装置）２００がバスブリッジ（ＢＢＲＤＧ）２０３を介して接続されたフラッシュメモリ（ＦＲＯＭ）２０４のプログラムを順次フェッチして所定のデータ処理を行い、データ処理に際してＲＡＭ２０５をワークメモリに用い、タイマ・カウンタ動作が必要なときにはタイマ（ＴＭＲ）２０７を用いる。タッチセンサパネルコントローラ１に対するコマンド出力や検出データの入力はパラレル入出力回路（ＧＰＩＯ）２０６を介して行なう。パラレル入出力回路（GPIO）の代わりに高速なシリアル通信を用いても良い。マイクロプロセッサ2は振動子の発振周波数を用いてクロック発生回路（ＣＰＧ）２０２で生成したクロック信号に同期動作される。割り込み制御は割り込みコントローラ（ＩＮＴＣ）２０１が行ない、ＣＰＵ２００の暴走に対してはウォッチドッグタイマ（ＷＤＴ）２０８によるリセット機能を用いることができる。ホストプロセッサ５とはシリアルインタフェース回路（Ｉ２Ｃ）２０９を介して接続される。ＣＰＵ２００によるデータ処理は例えばタッチセンサパネルコントローラ１から供給される検出データを用いたＦＩＲフィルタ演算、そしてその演算結果データに基づく接触イベントの発生座標の演算処理などとされる。

以下、タッチセンサパネルコントローラ１の制御部１２０によるメモリ部１１０に対する書き込み及び読み出し制御について詳述する。ここでは前述の通り２次のＦＩＲフィルタ演算に対応する場合を一例とするものであり、４個のメモリ領域ＲＡＭ０〜ＲＡＭ３のうちから順次選択される１個のメモリ領域に新たな検出データを順次蓄積する書き込み制御をシーケンス制御回路１２１が行い、過去３面分の検出データが既に書き込まれた３個のメモリ領域から同一の交点容量に係る検出データ毎に時系列に当該検出データを読み出す制御をリードアクセス制御回路１２２が行う。

上記書き込み制御としてシーケンス制御回路１２１は、メモリ領域ＲＡＭ０〜ＲＡＭ３のうちの１個のメモリ領域を選択するための先頭アドレスを生成すると共に、これを基点に、タッチセンサパネル３の交点容量の数に等しい数だけアドレスインクリメントを行なって書き込みアドレスを生成する。例えば図４及び図５に例示されるように選択された一つのメモリ領域ＲＡＭ３にその先頭アドレスＡ３から順次検出データが書き込まれる。Ｘ３をロウアドレス、Ｙ３をカラムアドレスとするとき、先頭アドレスＡ３をＸ３＝０，Ｙ３＝０とすると、図５のように書き込みアドレスが（Ｘ３＝０,Ｙ３＝０）、（Ｘ３＝１,Ｙ３＝０）、（Ｘ３＝２,Ｙ３＝０）、…に変化される毎にメモリ領域ＲＡＭ３が書き込みイネーブル（書き込み選択）にされる。

先頭アドレスを基点とする書き込みアドレスのアドレスインクリメントは駆動電極Ｌｘに対するパルス駆動によって検出電極Ｌｙから検出信号が得られるタイミングに同期して行なわれる。先頭アドレスの更新は、タッチセンサパネル３に対する電極Ｌｘの駆動と電極Ｌｙの検出によってタッチセンサパネル３の一面が全走査されて検出信号が取得される毎に行なわれる。例えばメモリ領域ＲＡＭ０〜ＲＡＭ３の先頭アドレスがＡ０，Ａ１，Ａ２，Ａ３のとき先頭アドレスはその順にラップアラウンドで変化される。即ち、先頭アドレスがＡ３まで変化されたとき再び先頭アドレスはアドレスＡ０に変化される。

上記読み出し制御としてリードアクセス制御回路１２２は、書き込み制御対象に選択される一つのメモリ領域の次にラップアラウンドで続く３個のメモリ領域に対して、共通のローカルメモリアドレスを生成し、生成した一つのローカルアドレスを３個のメモリ領域の先頭アドレスのそれぞれに加算することにより、同一の交点容量に係る複数の検出データを順次選択するメモリリードアドレスを生成する。例えば、図６及び図７に例示されるように３個メモリ領域ＲＡＭ０〜ＲＡＭ２が読み出し制御の対象にされるとき、その領域に対する読み出しアドレスは、先頭アドレスＡ０，Ａ１，Ａ２を起点にＡ０＋１，Ａ１＋１，Ａ２＋１、Ａ０＋２，Ａ１＋２，Ａ２＋２、…のように変化される。Ｘ０、Ｘ１，Ｘ２をＲＡＭ領域ＲＡＭ０，ＲＡＭ１，ＲＡＭ２ロウアドレス、Ｙ０、Ｙ１，Ｙ２をＲＡＭ領域ＲＡＭ０，ＲＡＭ１，ＲＡＭ２のカラムアドレスとするとき、先頭アドレスＡ０をＸ０＝０,Ｙ０＝０、先頭アドレスＡ１をＸ１＝０，Ｙ１＝０、先頭アドレスＡ２をＸ２＝０，Ｙ２＝０、とすると、図７のように読み出しアドレスが（Ｘ０＝０，Ｙ０＝０）、（Ｘ１＝０，Ｙ１＝０）、（Ｘ２＝０，Ｙ２＝０）、（Ｘ０＝１，Ｙ０＝０）、…に変化される毎にメモリ領域はＲＡＭ０，ＲＡＭ１，ＲＡＭ３の間で順次ラップアラウンドに読み出しイネーブル（読み出し選択）にされる。

アドレスＡ０の読み出しデータＤ（Ａ０）は先頭である第１検出ノードの２次遅延データ、アドレスＡ１の読み出しデータＤ（Ａ１）は先頭である第１検出ノードの１次遅延データ、アドレスＡ２の読み出しデータＤ（Ａ２）は先頭である第１検出ノードの０次遅延データとして、ＦＩＲフィルタ演算に供される。同様に、アドレスＡ０＋１の読み出しデータＤ（Ａ０＋１）は第２検出ノードの２次遅延データ、アドレＡ１＋１の読み出しデータＤ（Ａ１＋１）は第２検出ノードの１次遅延データ、アドレスＡ２＋１の読み出しデータＤ（Ａ２＋１）は第２検出ノードの０次遅延データとして、ＦＩＲフィルタ演算に供される。読み出しのタイミングは書き込みに検出タイミングとは非同期で行なわれればよい。即ち、ＦＩＲフィルタ演算などを行なうマイクロプロセッサユニット２のデータ処理能力に応じたタイミングで行なってよい。ただし、読み出し制御は３個のメモリ領域に検出データがそろったところで開始されなければならない。読み出しの順番は上記とは逆に０次、１次、２次の順番でもよく、ＦＩＲフィルタ演算で各次の遅延データに乗算する係数が対応すればよい。

図８にはシーケンス制御回路１２１による書き込み制御とリードアクセス制御回路１２２による読み出し制御のための回路構成が例示される。

前記レジスタ回路１２３は、メモリ領域ＲＡＭ０〜ＲＡＭ３の先頭アドレスＡ０〜Ａ３が指定される先頭アドレスレジスタＳＡＲＥＧ０〜ＳＡＲＥＧ３、及びカウント幅レジスタＣＵＮＴＷＤＴを有する。カウント幅レジスタＣＵＮＴＷＤＴにはタッチセンサパネル３にマトリクス配置された交点容量の数に等しい数（ＣＵＮＴＷＤＴ＃）が設定される。

シーケンス制御回路１２１は上記書き込みアドレスを生成するためにセレクタＷＳＬＣＴ、書き込みアドレスカウンタＷＡＣＵＮＴ及びアドレス加算器ＷＡＤＤを備える。書き込みアドレスカウンタＷＡＣＵＮＴはカウントクロックＷＣＬＫをカウントし、そのカウント値ＷＡＣＵＮＴ＃にセレクタＷＳＬＣＴで選択された先頭アドレスを加算器ＷＡＤＤで加算して書き込みアドレスＷＡＤＤＲＳを生成する。

リードアドレス制御回路１２２は上記読み出しアドレスを生成するためにセレクタＲＳＬＣＴ、読み出しアドレスカウンタＲＡＣＵＮＴ及びアドレス加算器ＲＡＤＤを備える。読み出しアドレスカウンタＲＡＣＵＮＴはカウントクロックＲＣＬＫをカウントし、そのカウント値ＲＡＣＵＮＴ＃にセレクタＲＳＬＣＴで選択された先頭アドレスを加算器ＲＡＤＤで加算して読み出しアドレスＲＡＤＤＲＳを生成する。

シーケンスロジックＳＱＮＣＬＧＣはアドレス生成スタート信号ＳＴＲＴが活性化されることによってクロックＣＬＫに同期してアドレス生成制御を開始する。シーケンスロジックＳＱＮＣＬＧＣにはアドレスカウント値ＲＡＣＵＮＴ＃，ＷＡＣＵＮＴ＃、カウント幅ＣＵＮＴＷＤＴ＃が入力され、その入力値に応じて、セレクタＲＳＬＣＴの選択信号ＲＳＴＳとリードクロックＲＣＬＫを生成するとともに、セレクタＷＳＬＣＴの選択信号ＷＳＴＳとライトクロックＷＣＬＫを生成する。

図９にはシーケンス制御回路１２１による書き込み制御とリードアクセス制御回路１２２により読み出し制御のためのシーケンスロジックＳＱＮＣＬＧＣの制御論理が例示される。アドレス生成動作が開始されたとき、メモリ領域ＲＡＭ０〜ＲＡＭ３の状態は図９のアクセス状態ＡＣＳＴＳ０〜ＡＣＳＴＳ３が繰り返される。アクセス状態ＡＣＳＴＳ０はメモリ領域ＲＡＭ０〜ＲＡＭ２が読み出し（ＲＥＡＤ）でメモリ領域ＲＡＭ３が書き込み（ＷＲＩＴＥ）の状態である。アクセス状態ＡＣＳＴＳ１はメモリ領域ＲＡＭ１〜ＲＡＭ３が読み出し（ＲＥＡＤ）でメモリ領域ＲＡＭ０が書き込み（ＷＲＩＴＥ）の状態である。アクセス状態ＡＣＳＴＳ２はメモリ領域ＲＡＭ０、ＲＡＭ２、ＲＡＭ３が読み出し（ＲＥＡＤ）でメモリ領域ＲＡＭ１が書き込み（ＷＲＩＴＥ）の状態である。アクセス状態ＡＣＳＴＳ３はメモリ領域ＲＡＭ０、ＲＡＭ１，ＲＡＭ３が読み出し（ＲＥＡＤ）でメモリ領域ＲＡＭ２が書き込み（ＷＲＩＴＥ）の状態である。

アクセス状態ＡＣＳＴＳ０においてリードアクセス形態（ＲＤＳＴＳ０）はスタートアドレスＡ０，Ａ１，Ａ２をラップアラウンドに選択してリードアドレスＡ０〜Ａ２＋ａｉを生成する状態とされる。同じくアクセス状態ＡＣＳＴＳ０においてライトアクセス形態（ＷＴＳＴＳ０）はスタートアドレスＡ３を先頭にＡ３＋ａｉまでのアドレスを生成する状態とされる。尚、ａｉはカウンタＲＡＣＵＮＴ，ＷＡＣＵＮＴのカウント幅ＣＵＮＴＷＤＴ＃であり、ｒａは先頭アドレスのラップアラウンド選択の向きである。

アクセス状態ＡＣＳＴＳ１においてリードアクセス形態（ＲＤＳＴＳ１）はスタートアドレスＡ１，Ａ２，Ａ３をラップアラウンドに選択してリードアドレスＡ１〜Ａ３＋ａｉを生成する状態とされる。同じくアクセス状態ＡＣＳＴＳ１においてライトアクセス形態（ＷＴＳＴＳ１）はスタートアドレスＡ０を先頭にＡ０＋ａｉまでのアドレスを生成する状態とされる。

アクセス状態ＡＣＳＴＳ２においてリードアクセス形態（ＲＤＳＴＳ２）はスタートアドレスＡ２，Ａ３，Ａ０をラップアラウンドに選択してリードアドレスＡ２〜Ａ０＋ａｉを生成する状態とされる。同じくアクセス状態ＡＣＳＴＳ２においてライトアクセス形態（ＷＴＳＴＳ２）はスタートアドレスＡ１を先頭にＡ１＋ａｉまでのアドレスを生成する状態とされる。

アクセス状態ＡＣＳＴＳ３においてリードアクセス形態（ＲＤＳＴＳ３）はスタートアドレスＡ３，Ａ０，Ａ１をラップアラウンドに選択してリードアドレスＡ３〜Ａ１＋ａｉを生成する状態とされる。同じくアクセス状態ＡＣＳＴＳ３においてライトアクセス形態（ＷＴＳＴＳ３）はスタートアドレスＡ２を先頭にＡ２＋ａｉまでのアドレスを生成する状態とされる。

最初にリードアクセス形態ＲＤＳＴＳ０による検出データの読み出しを行なうには先ず書き込みアクセス形態ＷＴＳＴＳ１〜ＷＴＳＴＳ３を実行して、メモリ領域ＲＡＭ０〜ＲＡＭ２に検出データを蓄積しなければならない。その後は、アクセス状態ＡＣＳＴＳ０、ＡＣＳＴＳ１、ＡＣＳＴＳ２、ＡＣＳＴＳ３の制御をラップアラウンドに繰り返していけばよい。

前記シーケンスロジックＳＱＮＣＬＧＣはそのような制御シーケンスを実現するロジックを備える。シーケンスロジックＳＱＮＣＬＧＣはアドレス生成スタート信号ＳＴＲＴが活性化されることによってセレクタＷＳＬＣＴに対する選択信号ＷＳＴＳをライトアクセス形態ＷＴＳＴＳ１を実現するためにアドレスＡ０を選択すると共にクロックＣＬＫに同期してライトクロックＷＣＬＫを生成し、Ａ０にカウウント値ＷＡＣＵＮＴ＃を加算して書き込みアドレスＷＡＤＤＲＳを順次生成する動作を、ＷＡＣＯＵＮＴ＃がＣＯＵＮＴＷＤＴ＃になるまで継続する。同様にしてライトアクセス形態ＷＴＳＴＳ２、ＷＴＳＴＳ３を実現して、メモリ領域ＲＡＭ０〜ＲＡＭ２に検出データを蓄積する。この後、シーケンスロジックＳＱＮＣＬＧＣはリードアクセス形態ＲＤＳＴＳ０とライトアクセス形態ＷＴＳＴＳ０を実現する。即ち、シーケンスロジックＳＱＮＣＬＧＣはセレクタＷＳＬＣＴに対する選択信号ＷＳＴＳでアドレスＡ３を選択すると共にクロックＶＣＬＫに同期してライトクロックＷＣＬＫを生成し、Ａ３にカウウント値ＷＡＣＵＮＴ＃を加算して書き込みアドレスＷＡＤＤＲＳを順次生成する動作を、ＷＡＣＯＵＮＴ＃がＣＯＵＮＴＷＤＴ＃になるまで継続して、メモリ領域ＲＡＭ３にタッチセンサパネル３に１フレーム分の新たな検出データを格納する動作を制御する。これに並行して、シーケンスロジックＳＱＮＣＬＧＣはセレクタＲＳＬＣＴに対する選択信号ＲＳＴＳでクロックＣＬＫに同期しならがアドレスＡ０、Ａ１，Ａ２を順次繰り返し選択すると共にアドレスＡ０、Ａ１，Ａ２が一巡する毎にリードクロックＲＣＬＫでリードアドレスカウンタＲＡＣＵＮＴをインクリメント動作させ、セレクタＲＳＬＣＴで選択されたアドレスＡ０、Ａ１，Ａ２にカウウント値ＲＡＣＵＮＴ＃を加算して読み出しアドレスＲＡＤＤＲＳを順次生成する。この動作を、ＲＡＣＯＵＮＴ＃がＣＯＵＮＴＷＤＴ＃になるまで継続して、メモリ領域ＲＡＭ０、ＲＡＭ１，ＲＡＭ２から同一の交点容量に係る複数の検出データ毎に時系列に当該データが読み出されてマイクロプロセッサ２に供給される。アクセス状態ＡＣＳＴＳ０の動作が完了すると後続のアクセス状態ＡＣＳＴＳ１の動作制御が同様に行われ、順次同様の処理が必要な分だけ繰り返される。

上記より以下の作用効果を得る。

（１）タッチセンサパネルコントローラ１は、ディジタルフィルタ演算に好適な順序で検出データを読み出すアクセス制御機能を備えるから、ディジタルフィルタ演算を行なうマイクロプロセッサ１２の負担が軽減されると共に、マイクロプロセッサ２によるディジタルフィルタ演算などのデータ処理能能力が実質的に向上する。したがって、タッチセンサパネル３上で発生する接触イベントの検出精度をコストを抑えて向上させることができる。また、タッチセンサパネル３による検出データを処理するマイクロプロセッサユニット２の負担を軽減することができる。

（２）メモリ部１１０に対する検出データの書き込み制御と検出データの読み出し制御を並列的に行うことができるから、検出データを用いたディジタルフィルタ演算などを中断することなく能率的に行うことができ、タッチセンサパネル３を用いた検出応答性を向上させることができる。

（３）検出データの書き込み対象とするメモリ領域を検出データのフレーム単位でラップアラウンドに切換え制御し、また、同一の交点容量に係る複数の検出データ毎に時系列に当該データを読み出すメモリ領域を読み出し毎にラップアラウンドに切り替え制御するから、検出データの書き込み制御と検出データの読み出し制御におけるメモリ領域の切り替え制御を容易に実現することができる。

図１０には本発明の別の実施の形態に係るタッチセンサパネルコントローラ（ＴＰＣ）１を適用した携帯端末などのデータ処理システムが例示される。同図においてタッチセンサパネルコントローラ（ＴＰＣ）１はマイクロプロセッサ（ＭＰＵ）７と共に１個の半導体基板に搭載されてシステムオンチップの半導体装置ＳＯＣ＿１として構成された点が図１と相違され、その他の同一回路構成についてはそれと同じ参照符号を付して詳細な説明を省略する。

図１１には本発明の更に別の実施の形態に係るタッチセンサパネルコントローラ（ＴＰＣ）１を適用した携帯端末などのデータ処理システムが例示される。同図においてタッチセンサパネルコントローラ（ＴＰＣ）１はマイクロプロセッサ（ＭＰＵ）７及び液晶表示ドライバ（ＬＣＤＤＲＶ）６と共に１個の半導体基板に搭載されてシステムオンチップの半導体装置ＳＯＣ＿２として構成された点が図１と相違され、その他の同一回路構成についてはそれと同じ参照符号を付して詳細な説明を省略する。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、同一の交点容量に係る複数の取得信号毎に当該取得信号を前記メモリ部から読み出す順番は昇順でも降順でもよく、要はその後の演算処理で把握可能にされた順番であれば良い。

前記メモリ部から読み出されたデータに対するディジタルフィルタ演算はＦＩＲに限定されずＩＩＲ（Infinite impulse response）などであってもよい。

タッチセンサパネルは相互キャパシタンス方式に限定されず、また、その大きさも限定されない。

また、メモリ部の記憶容量及びメモリ領域の数やサイズも適宜変更可能である。必要とされるディジタルフィルタ演算などに必要なデータ量を保持できる範囲で決定されればよい。メモリ領域のサイズ及び数は固定であってもよい。その場合には各領域の先頭アドレスをレジスタでプログラマブルに設定できる機能は廃止してよい。

１ タッチセンサパネルコントローラ（ＴＰＣ）
２ マイクロプロセッサ（ＭＰＵ）
３ タッチセンサパネル（ＴＣＨＰＮＬ）
４ 液晶ディスプレイ（ＬＣＤＤＳＰ）
５ ホストプロセッサ（ＨＳＴ）
６ 液晶表示ドライバ（ＬＣＤＤＲＶ）
Ｌｘ 駆動電極
Ｌｙ 検出電極
Ｃｃ 交点容量
１００ 検出部（ＳＮＳＵ）
１１０ メモリ部（ＭＲＹ）
１２０ 制御部（ＣＮＴＵ）
１３０ プロセッサインタフェース部（ＭＰＩＦ）
１０１ ドライバ（ＤＲＶ）
１０２ 検知回路（ＳＮＳ）
１０３ ＡＤ変換回路（ＡＤＣ）
ＲＡＭ０〜ＲＡＭ３ メモリ領域
１２１ シーケンス制御回路（ＳＱＮＣＣＮＴ）
１２２ リードアクセス制御回路（ＲＡＣＣＮＴ）
１２３ レジスタ回路（ＲＥＧＣ）
２００ ＣＰＵ（中央処理装置）
Ａ０，Ａ１，Ａ２ 先頭アドレス
ＳＡＲＥＧ０〜ＳＡＲＥＧ３ 先頭アドレスレジスタ
ＣＵＮＴＷＤＴ カウント幅レジスタ
ＷＳＬＣＴ セレクタ
ＷＡＣＵＮＴ 書き込みアドレスカウンタ
ＷＡＤＤ アドレス加算器
ＷＣＬＫ カウントクロック
ＷＡＣＵＮＴ＃ カウント値
ＲＳＬＣＴ セレクタ
ＲＡＣＵＮＴ 読み出しアドレスカウンタ
ＲＡＤＤ アドレス加算器
ＲＣＬＫ カウントクロック
ＲＡＣＵＮＴ＃ カウント値
ＲＡＤＤＲＳ読み出しアドレス
ＳＱＮＣＬＧＣ シーケンスロジック
ＡＣＳＴＳ０〜ＡＣＳＴＳ３ アクセス状態
ＲＤＳＴＳ０〜ＲＤＳＴＳ３ リードアクセス形態
ＷＴＳＴＳ０〜ＷＴＳＴＳ３ ライトアクセス形態
ＳＯＣ＿１，ＳＯＣ＿２ システムオンチップの半導体装置

Claims (7)

1. 複数の駆動電極と検出電極によって複数の交点に交点容量が形成されたタッチセンサパネルの前記駆動電極を走査駆動し、走査駆動された交点容量を介して前記検出電極から順次信号を取得する検出部と、
   前記検出部で取得された取得信号を格納するメモリ部と、
   前記メモリ部に対する書き込み及び読み出しを制御する制御部と、を有し、
   前記メモリ部は複数個のメモリ領域を有し、夫々のメモリ領域は前記タッチセンサパネルの全ての前記交点の交点容量について前記検出部で取得された取得信号を格納する記憶容量を有し、
   前記制御部は、前記メモリ領域を順次ラップアラウンドに選択しながら選択したメモリ領域に前記取得信号を書き込む書き込み制御を行なうと共に、この書き込み制御に並行して、既に前記取得信号が書き込まれた複数個のメモリ領域を並列に選択して夫々から同一の交点に係る取得信号を順次並列的に読み出す読み出し制御を行う、半導体装置。
2. 前記メモリ領域はｎ個（ｎは正の整数）設けられ、
   前記制御部は、前記メモリ領域を順次ラップアラウンドに選択しながら選択したメモリ領域に前記取得信号を書き込む書き込み制御を行なうと共に、この書き込み制御に並行して、既に前記取得信号が書き込まれたｎ個のメモリ領域を並列に選択して夫々から同一交点に係る取得信号を順次並列的に読み出す読み出し制御を行なう、請求項１記載の半導体装置。
3. 前記複数個のメモリ領域から並列的に読み出された取得信号を用いてディジタルフィルタ演算を行うマイクロプロセッサユニットを更に有する、請求項１記載の半導体装置。
4. 複数の駆動電極と検出電極によって複数の交点に交点容量が形成されたタッチセンサパネルと、前記駆動電極を走査駆動して前記検出電極から順次信号を取得するタッチセンサパネルコントローラと、前記タッチセンサパネルコントローラに接続されたマイクロプロセッサユニットとを有し、
   前記タッチセンサパネルコントローラは、前記駆動電極を走査駆動して前記検出電極から順次取得した取得信号を格納するメモリ部と、
   前記メモリ部に対する書き込み及び読み出しを制御する制御部と、を有し、
   前記メモリ部は、複数個のメモリ領域を有し、夫々のメモリ領域は前記タッチセンサパネルの全ての前記交点の交点容量について前記検出部で取得された取得信号を格納する記憶容量を有し、
   前記制御部は、前記メモリ領域を順次ラップアラウンドに選択しながら選択したメモリ領域に前記取得信号を書き込む書き込み制御を行なうと共に、この書き込み制御に並行して、既に前記取得信号が書き込まれた複数個のメモリ領域を並列に選択して夫々から同一の交点に係る取得信号を順次並列的に読み出す読み出し制御を行う、データ処理システム。
5. 前記メモリ領域はｎ個（ｎは正の整数）設けられ、
   前記制御部は、前記メモリ領域を順次ラップアラウンドに選択しながら選択したメモリ領域に前記取得信号を書き込む書き込み制御を行なうと共に、この書き込み制御に並行して、既に前記取得信号が書き込まれたｎ個のメモリ領域を並列に選択して夫々から同一交点に係る取得信号を順次並列的に読み出す読み出し制御を行なう、請求項４記載のデータ処理システム。
6. 前記マイクロプロセッサユニットは、前記複数個のメモリ領域から並列的に読み出された取得信号を前記タッチセンサパネルコントローラから受け取ってディジタルフィルタ演算を行い、その演算結果に基づいて接触イベントが発生したタッチセンサパネル上の座標を演算する、請求項４記載のデータ処理システム。
7. 前記タッチセンサパネルは透過性を有し
   前記タッチセンサパネルの下に配置されたビットマップディスプレイと、前記ビットマップディスプレイに対する表示駆動を行うディスプレイドライバとを更に有する請求項６記載のデータ処理システム。

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