JP6266892B2 - ドライバic及び表示装置 - Google Patents
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Description
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
表示パネル(2)の駆動制御とタッチパネル(3)の検出タイミング制御を行うドライバIC(4)は、表示駆動期間に前記表示パネルを駆動する駆動回路(72)と、前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出タイミングを生成すると共に前記表示駆動期間と前記非表示駆動期間とを生成する制御回路(20〜60、20A〜50A)と、表示データを1表示フレームに満たない複数表示ライン分保持するデータRAM(70,70A)と、を有する。前記制御回路は、1表示フレームの期間に、外部から供給される表示データを前記データRAMに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データRAMから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う。
項1において、前記制御回路は前記ラップアラウンドに繰返すメモリアドレッシング操作のアドレッシング範囲を前記データRAMの最大記憶容量以下の表示ライン数相当のライン数の範囲で制御するタッチインターバル期間データ(TPLINE)を書き換え可能に保持するためのレジスタ回路(20,20A)を有する。
項2において、前記制御回路は、前記データRAMの最大記憶容量以下の表示ライン数分のデータサイズを1ページとし、外部からの第1フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路(40,40A)と、表示動作のための第2フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路(50,50A)とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する。
項3において、前記制御回路は、前記ページ書込みアドレス毎に前記データRAMに表示データの書込みを開始するタイミングから所定時間(TS_OFS+TS_PRD)遅延したタイミングで前記データRAMから表示データの読出しを開始し、開始した読出しの終了は当該ページ書込みアドレス単位での書込みの終了後とする。
項4において、前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ(TS_OFS)、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データ(TS_PRD)を書き換え可能に保持する。前記所定時間は、前記タッチ検出開始ライン数データと表示リード開始ライン数データとの和で決まる期間である。
項5において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタ(32)を有し、前記ラインカウンタのカウント値に基づいて前記タッチ検出ライン数データによるライン数と前記表示リード開始ライン数データによるライン数とを判別する。
項4において、前記データRAMに対する読み出し要求のデータアクセス単位は書込み要求のデータアクセス単位に比べて大きくされる。このとき、前記制御回路は書込み要求と読出し要求が競合したとき書込み要求を優先させる調停回路(60)を有する。
項7において、前記読出し要求のアクセス単位は1表示ライン分の並列データ数を単位とし、前記書込み要求のアクセス単位はバスアクセスの並列データ数を単位とする。
項2において、前記データRAM(70A)は複数のメモリバンク(BANKA,BANKB)を有する。前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える。
項9において、前記制御回路(20A〜50A)は、表示フレーム単位で最初の非表示駆動期間に何れか一方のメモリバンクを書込み対象メモリバンクとし、最初の表示駆動期間に他方のメモリバンクを読出し対象メモリバンクとし、夫々のページ切替え毎に、書込み対象メモリバンクと読み出し対象メモリバンクの切替えを行う。
項3において、前記レジスタ回路は更に、駆動する表示ラインの切替え周期である表示パネルの表示ライン周期を制御するための表示ライン周期データ(RTN)、及び駆動する表示パネルの表示ライン数を制御するための表示ライン数データ(NL)を書き換え可能に保持する。
項11において、前記制御回路(20〜60)は、前記データRAMの最大記憶容量以下の表示ライン数分のデータサイズを1ページとし、外部からの第1フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路(40)と、表示動作のための第2フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路(50)とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する。前記レジスタ回路(20)は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ(TS_OFS)、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データ(TS_PRD)を書き換え可能に保持する。
項11において、前記データRAM(70A)は複数のメモリバンク(BANKA,BANKB)を有する。前記制御回路(20A〜50A)は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える。このいとき、前記レジスタ回路(20A)は更に、ページ内の先頭の書込みアドレスへの書込み開始からのオフセットを表示ライン数で制御するためのオフセットライン数データ(TS_OFS)、及びオフセットライン数データで決定される表示ライン数の位置から前記タッチインターバル期間データで指定される表示ライン数に達した表示ラインからタッチ検出を行って次の表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データ(TS_PRD)を書き換え可能に保持する。
項12又は13において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタ(32)を有し、前記ラインカウンタのカウント値に基づいて前記タッチインターバル期間データによるタッチインターバル期間のライン数、前記タッチ検出ライン数データによるライン数、及び前記表示リード開始ライン数データによるライン数、を判別する。
表示装置は表示パネル(2)にタッチパネル(3)が組み込まれたパネルモジュール(1)と、前記パネルモジュールに搭載され、前記表示パネルの駆動制御と前記タッチパネルの検出制御を行うドライバIC(4)とを有する。前記ドライバICは、表示駆動期間に前記表示パネルを駆動する駆動回路(72)と、前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出制御を行なうタッチパネルコントローラ(11)と、表示データを1表示フレームに満たない複数表示ライン分保持するデータRAM(70,70A)と、1表示フレームの期間に、外部から供給される表示データを前記データRAMに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データRAMから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う制御回路(20〜60、20A〜50A)とを有する。
項15において、前記制御回路は、前記データRAM(70,70A)の最大記憶容量以下の表示ライン数分のデータサイズを1ページとし、外部からの第1フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路(40,40A)と、表示動作のための第2フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路(50,50A)とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する。
項15において、前記データRAM(70A)は複数のメモリバンク(BANKA,BANKB)を有する。前記制御回路(20A〜50A)は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える。
実施の形態について更に詳述する。
図2にはパネルモジュール1とこれを駆動するドライバIC4を備えた表示装置が例示される。パネルモジュール1は表示パネル2にタッチパネル3が組み込まれた所謂インセル形態で構成され、例えばガラス基板上にTFTと画素電極をマトリクス状に配置したTFTアレイ基板を有し、その上に、液晶層、画素電極に対するコモン電極層、カラーフィルタ、及びタッチ検出容量、タッチ検出電極、及び表面ガラスなどが積層されて構成される。図2では便宜上、表示パネル2とタッチパネル3を左右に分離して図示しているが、実際には両者は重ねられている。
図1には表示ドライバ10の構成が例示される。表示ドライバ10は、レジスタ回路20、タイミングコントローラ30、RAMライト制御回路40、表示リード制御回路50、調停回路60、パーシャルRAM70、ラインラッチ71、ソース駆動回路72、及びゲートドライバIC6にゲート駆動タイミング信号などを供給するゲート駆動回路73を有する。
図8には表示ドライバの別の例が示される。ここに示される表示ドライバ10Aは、パーシャルRAM70Aが第1のメモリバンクBANKAと第2のメモリバンクBANKBとを備え、ホストプロセッサ5からのデータ書き込み用と表示パネルへの読み出し用に第1のメモリバンクBANKAと第2のメモリバンクBANKBとを切替えて相互に書込みと読出しを排他的に行うように構成した点が図1の表示ドライバ10と相違される。図9及び図10には表示ドライバ10Aによる動作制御タイミングが例示される。両図のタイミングは時刻T8−7の前後で接続するように部分的に重複するように作図されている。図8、図9及び図10に基づいて表示ドライバ10Aが図1の表示ドライバと相違する点について詳細に説明する。ここでは、表示ラインが32ラインの表示パネル2において、表示ドライバ10に夫々8ライン分のメモリバンクBANKA,BANKBを持つパーシャルRAM70Aを搭載した場合を例に挙げて説明する。
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
2 表示パネル
3 タッチパネル
4 ドライバIC
GL1〜GLmk 走査電極
SL1〜SLj 信号電極
Tr 薄膜トランジスタ
Cpx 画素コンデンサ
TX1〜TXm 駆動電極
RX1〜RXn 検出電極
5 ホストプロセッサ
6 ゲートドライバ
10,10A 表示ドライバ(LCDDRV)
11 タッチパネルコントローラ(TPC)
20,20A レジスタ回路
30,30A タイミングコントローラ
40,40A RAMライト制御回路
41 RAMライトタイミングコントローラ
42 RAMライトアドレスカウンタ
43 PDバッファ
44 RAMライトページカウンタ
50,50A 表示リード制御回路
51 表示リードタイミングコントローラ
52 表示リードアドレスカウンタ
53 表示リードページカウンタ
60 調停回路
70 パーシャルRAM70
71ラインラッチ
72 ソース駆動回路
73 ゲート駆動回路
80 タイミングコントローラ
81 タッチ検出信号ドライバ
82 タッチ状態検出回路
83 メモリ
Claims (16)
- 表示パネルの駆動制御とタッチパネルの検出タイミング制御を行うドライバICであって、
表示駆動期間に前記表示パネルを駆動する駆動回路と、
前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出タイミングを生成すると共に前記表示駆動期間と前記非表示駆動期間とを生成する制御回路と、
表示データを1表示フレームに満たない複数表示ライン分保持するデータRAMと、を有し、
前記制御回路は、1表示フレームの期間に、外部から供給される表示データを前記データRAMに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データRAMから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行い、
前記制御回路は前記ラップアラウンドに繰返すメモリアドレッシング操作のアドレッシング範囲を前記データRAMの最大記憶容量以下の表示ライン数相当のライン数の範囲で制御するタッチインターバル期間データを書き換え可能に保持するためのレジスタ回路を有し、
前記タッチインターバル期間データは、前後の前記非表示駆動期間の間に前記表示ライン数相当のライン数の範囲で可変期間を形成するために計数される表示ライン数を制御する制御データである、ドライバIC。 - 請求項1において、前記制御回路は、前記データRAMの最大記憶容量以下の表示ライン数分のデータサイズを1ページとし、外部からの第1フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路と、表示動作のための第2フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する、ドライバIC。
- 請求項2において、前記制御回路は、前記ページ書込みアドレス毎に前記データRAMに表示データの書込みを開始するタイミングから所定時間遅延したタイミングで前記データRAMから表示データの読出しを開始し、開始した読出しの終了は当該ページ書込みアドレス単位での書込みの終了後とする、ドライバIC。
- 請求項3において、前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データを書き換え可能に保持し、
前記所定時間は、前記タッチ検出開始ライン数データと表示リード開始ライン数データとの和で決まる期間である、ドライバIC。 - 請求項4において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタを有し、前記ラインカウンタのカウント値に基づいて前記タッチ検出開始ライン数データによるライン数と前記表示リード開始ライン数データによるライン数とを判別する、ドライバIC。
- 請求項3において、前記データRAMに対する読み出し要求のデータアクセス単位は書込み要求のデータアクセス単位に比べて大きくされ、
前記制御回路は書込み要求と読出し要求が競合したとき書込み要求を優先させる調停回路を有する、ドライバIC。 - 請求項6において、前記読出し要求のアクセス単位は1表示ライン分の並列データ数を単位とし、前記書込み要求のアクセス単位はバスアクセスの並列データ数を単位とする、ドライバIC。
- 請求項1において、前記データRAMは複数のメモリバンクを有し、
前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える、ドライバIC。 - 請求項8において、前記制御回路は、表示フレーム単位で最初の非表示駆動期間に何れか一方のメモリバンクを書込み対象メモリバンクとし、最初の表示駆動期間に他方のメモリバンクを読出し対象メモリバンクとし、夫々のページ切替え毎に、書込み対象メモリバンクと読み出し対象メモリバンクの切替えを行う、ドライバIC。
- 請求項2において、前記レジスタ回路は更に、駆動する表示ラインの切替え周期である表示パネルの表示ライン周期を制御するための表示ライン周期データ、及び駆動する表示パネルの表示ライン数を制御するための表示ライン数データを書き換え可能に保持する、ドライバIC。
- 請求項10において、前記制御回路は、前記データRAMの最大記憶容量以下の表示ライン数分のデータサイズを1ページとし、外部からの第1フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路と、表示動作のための第2フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止し、
前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からタッチ検出開始までの表示ライン数を制御するためのタッチ検出開始ライン数データ、及びタッチ検出開始ライン数データで決定される表示ライン数の位置からタッチ検出を行って表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データを書き換え可能に保持するドライバIC。 - 請求項10において、前記データRAMは複数のメモリバンクを有し、
前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替え、
前記レジスタ回路は更に、ページ内の先頭の書込みアドレスへの書込み開始からのオフセットを表示ライン数で制御するためのオフセットライン数データ、及びオフセットライン数データで決定される表示ライン数の位置から前記タッチインターバル期間データで指定される表示ライン数に達した表示ラインからタッチ検出を行って次の表示リードを開始するまでの表示ライン数を制御するための表示リード開始ライン数データを書き換え可能に保持する、ドライバIC。 - 請求項11又は12において、前記制御回路は、表示フレーム単位で、先頭ページの先頭の書込みアドレスへの書込み開始から表示ライン周期毎に表示ラインのカウントを行うラインカウンタを有し、前記ラインカウンタのカウント値に基づいて前記タッチインターバル期間データによるタッチインターバル期間のライン数、前記タッチ検出開始ライン数データによるライン数、及び前記表示リード開始ライン数データによるライン数、を判別する、ドライバIC。
- 表示パネルにタッチパネルが組み込まれたパネルモジュールと、
前記パネルモジュールに搭載され、前記表示パネルの駆動制御と前記タッチパネルの検出制御を行うドライバICとを有する表示装置であって、
前記ドライバICは、表示駆動期間に前記表示パネルを駆動する駆動回路と、
前記駆動回路の動作を停止する非表示駆動期間に前記タッチパネルの検出制御を行なうタッチパネルコントローラと、
表示データを1表示フレームに満たない複数表示ライン分保持するデータRAMと、
1表示フレームの期間に、外部から供給される表示データを前記データRAMに書込むと共に書込まれた表示データを書込みよりも速い速度で前記データRAMから読み出して駆動回路に与えるためのメモリアドレッシング操作をラップアラウンドに複数回繰返すことにより、前記表示駆動期間と前記非表示駆動期間とを交互に生成する制御を行う制御回路を有し、
前記制御回路は、前記データRAMの最大記憶容量以下の表示ライン数相当のライン数の範囲で前記表示駆動期間及び前記非表示駆動期間が指定される制御回路とを有し、
タッチインターバル期間データは、前後の前記非表示駆動期間の間に前記表示ライン数相当のライン数の範囲で可変期間を形成するために計数される表示ライン数を制御する制御データである、表示装置。 - 請求項14において、前記制御回路は、前記データRAMの最大記憶容量以下の表示ライン数分のデータサイズを1ページとし、外部からの第1フレーム同期信号の周期単位でページ単位のページ書込みアドレスを生成すると共にページ単位でページ内のライン書込みアドレスを生成する書込みアドレスカウンタ回路と、表示動作のための第2フレーム同期信号の周期単位で前記ページ単位のページ読出しアドレスを生成すると共にページ単位でページ内のライン読出しアドレスを生成する読出しアドレスカウンタ回路とを有し、ページ読出しアドレス毎に前記表示駆動期間と前記非表示駆動期間とを交互に生成し、表示駆動期間においてライン読出しアドレスを生成し、非表示駆動期間においてライン読出しアドレスの生成を停止する、表示装置。
- 請求項14において、前記データRAMは複数のメモリバンクを有し、
前記制御回路は、相互にいずれか一方のメモリバンクに対する書込み中に他方のメモリバンクに対する読出しを行い、書込み対象とするメモリバンクと読出し対象とするメモリバンクを交互に切替える、表示装置。
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