JP5818833B2

JP5818833B2 - 半導体記憶装置

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Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置では、メモリセルの微細化に対応するため、メモリセルに強誘電体トランジスタ（ＦｅＦＥＴ）を用いたものがある。この強誘電体トランジスタでは、強誘電体膜の分極方向を反転させることでデータを記憶することができる。

特開２０１０−２１９４５５号公報

本発明の一つの実施形態は、強誘電体膜がゲート絶縁膜に設けられたメモリセルの周辺回路の製造工程を効率化することが可能な半導体記憶装置を提供することを目的とする。

本発明の一つの実施形態によれば、メモリセルと、ワード線と、周辺回路とが設けられている。メモリセルは、強誘電体膜がゲート絶縁膜に設けられている。ワード線は、前記メモリセルの制御ゲート電極に接続されている。周辺回路は、前記強誘電体膜がゲート絶縁膜に設けられ、前記メモリセルの周辺に設けられている。ここで、前記周辺回路の同一導電型トランジスタ間で、前記ワード線を駆動する駆動電圧が印加されるトランジスタのチャネル不純物濃度が、前記駆動電圧よりも低い電圧が印加されるトランジスタのチャネル不純物濃度と異なる。

図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。図３（ａ）は、図１の半導体記憶装置のセルトランジスタの一例を示す断面図、図３（ｂ）は、図１の半導体記憶装置のセルトランジスタのその他の例を示す断面図である。図４（ａ）は、図１の半導体記憶装置の書き込み電圧印加方法を示す断面図、図４（ｂ）は、図１の半導体記憶装置の消去電圧印加方法を示す断面図である。図５は、図１のワード線ドライバに用いられるレベルコンバータの概略構成を示す回路図である。図６は、第２実施形態に係る半導体記憶装置のワード線ドライバに用いられるレベルコンバータの概略構成を示す回路図である。

以下に添付図面を参照して、実施形態に係る半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７、センスアンプ回路８およびワード線ドライバ９が設けられている。なお、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７、センスアンプ回路８およびワード線ドライバ９は、メモリセルアレイ１の周辺回路を構成することができる。これらの周辺回路には、強誘電体膜がゲート絶縁膜に設けられたトランジスタが設けられている。

メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルは、強誘電体膜がゲート絶縁膜に設けられたセルトランジスタを用いることができる。このセルトランジスタの制御ゲート電極にはワード線を接続することができる。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。

ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。

また、ロウ選択回路２は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ワード線ドライバ９は、メモリセルの読み書き消去動作時において、昇圧電圧を出力してワード線を駆動することができる。ウェル電位設定回路３は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。

ここで、メモリセルアレイ１の周辺回路の同一導電型トランジスタにおいて、ワード線を駆動する駆動電圧（昇圧電圧）が印加されるトランジスタのチャネル不純物濃度は、その駆動電圧よりも低い電圧が印加されるトランジスタのチャネル不純物濃度と異なるようにすることができる。例えば、ワード線ドライバ９に用いられるＰ型トランジスタのチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路に用いられるＰ型トランジスタのチャネル不純物濃度よりも高くすることができる。

あるいは、ワード線ドライバ９に用いられるＰ型トランジスタのチャネル不純物濃度がワード線ドライバ９以外の周辺回路に用いられるＰ型トランジスタのチャネル不純物濃度よりも高く、かつワード線ドライバ９に用いられるＮ型トランジスタのチャネル不純物濃度がワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度よりも低くてもよい。

あるいは、ワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度は、メモリセルに用いられるセルトランジスタのチャネル不純物濃度よりも高くてもよい。

あるいは、ワード線ドライバ９に用いられるＮ型トランジスタのチャネル不純物濃度は、メモリセルに用いられるセルトランジスタのチャネル不純物濃度よりも低くてもよい。

図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。

そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。

ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍが構成されている。

そして、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬ１〜ＢＬｍにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。セレクトトランジスタＭＳ１の制御ゲート電極にはセレクトゲート線ＳＧＤが接続され、セレクトトランジスタＭＳ２の制御ゲート電極にはセレクトゲート線ＳＧＳが接続されている。

図３（ａ）は、図１の半導体記憶装置のセルトランジスタの一例を示す断面図、図３（ｂ）は、図１の半導体記憶装置のセルトランジスタのその他の例を示す断面図である。
図３（ａ）において、ウェル３１上には強誘電体膜３４を介して制御ゲート電極３５が設けられている。また、ウェル３１には、制御ゲート電極３５の両側に配置されたソース層３３およびドレイン層３２が設けられている。なお、ウェル３１は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの半導体を用いることができる。また、ウェル３１はＰ型、ソース層３３およびドレイン層３２はＮ型に形成することができる。強誘電体膜３４は、例えば、ＨｆＯ_２などを用いることができる。このＨｆＯ_２には２〜３モル％のＳｉを添加してもよい。制御ゲート電極３５は、例えば、多結晶シリコンなどを用いることができる。

また、図３（ｂ）において、ウェル４１上には界面絶縁膜４４、強誘電体膜４５およびバリアメタル膜４６を順次介して制御ゲート電極４７が設けられている。また、ウェル４１には、制御ゲート電極４７の両側に配置されたソース層４３およびドレイン層４２が設けられている。なお、ウェル４１は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの半導体を用いることができる。界面絶縁膜４４は、例えば、ＳｉＯ_２などを用いることができる。強誘電体膜４５は、例えば、ＨｆＯ_２などを用いることができる。このＨｆＯ_２には２〜３モル％のＳｉを添加してもよい。バリアメタル膜４６は、例えば、ＴｉＮなどを用いることができる。制御ゲート電極４７は、例えば、多結晶シリコンなどを用いることができる。

なお、以下の説明では、図３（ａ）のセルトランジスタを例にとって説明する。また、セルトランジスタの閾値を低い値から高い値に移行させることを書き込み動作と称し、セルトランジスタの閾値を高い値から低い値に移行させることを消去動作と称する。また、メモリセルに‘０’が記憶されている時は閾値が低い状態、メモリセルに‘１’が記憶されている時は閾値が高い状態とする。

図４（ａ）は、図１の半導体記憶装置の書き込み電圧印加方法を示す断面図、図４（ｂ）は、図１の半導体記憶装置の消去電圧印加方法を示す断面図である。
図４（ａ）において、書き込み動作では、ブロックＢ１〜Ｂｎのワード線ＷＬ１〜ＷＬｈに０Ｖを印加し、メモリセルアレイ１のウェル電位を書き込み電圧Ｖｐｐ（例えば、６Ｖ）に設定する。なお、ソース層３３およびドレイン層３２は書き込み電圧Ｖｐｐに設定することができる。この時、強誘電体膜３４にはチャネル側が正、制御ゲート電極３５側が負になるように高電圧がかかる。このため、チャネル側が負、制御ゲート電極３５側が正になるように強誘電体膜３４に分極が発生し、セルトランジスタの閾値が上昇する。

なお、図４（ａ）の方法では、書き込み動作を実行するために、メモリセルのウェル３１、ソース層３３およびドレイン層３２に書き込み電圧Ｖｐｐを印加し、制御ゲート電極３５に０Ｖを印加する方法について説明したが、メモリセルのウェル３１、ソース層３３およびドレイン層３２に０Ｖを印加し、制御ゲート電極３５に−Ｖｐｐを印加するようにしてもよい。

図４（ｂ）において、消去動作では、選択ワード線に消去電圧Ｖｅ（例えば、６Ｖ）を印加し、選択ビット線に０Ｖを印加する。非選択ワード線には選択セルを含むＮＡＮＤストリングの非選択セルをオンさせるのに十分な電圧を印加し、非選択ビット線には消去禁止電圧Ｖｆｅ（例えば、１Ｖ）を印加する。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１がオンし、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフする電圧を印加する。

すると、選択ビット線に印加された０Ｖの電圧は、セレクトトランジスタＭＳ１および非選択セルを介して選択セルに転送され、ウェル３１、ソース層３３およびドレイン層３２が０Ｖに設定される。この時、選択ワード線に消去電圧Ｖｅが印加されているため、強誘電体膜３４にはチャネル側が負、制御ゲート電極３５側が正になるように高電圧がかかる。このため、チャネル側が正、制御ゲート電極３５側が負になるように強誘電体膜３４に分極が発生し、セルトランジスタの閾値が下降する。

一方、非選択ビット線に接続されたＮＡＮＤセルでは、消去禁止電圧Ｖｆｅが非選択ビット線に印加されているので、セレクトトランジスタＭＳ１がオフする。その結果、非選択ビット線に接続されたＮＡＮＤセルのセルトランジスタＭＴ１〜ＭＴｈはフローティング状態になり、選択ワード線に印加された消去電圧Ｖｅに追従するように、選択ワード線に接続された非選択セルのチャネルの電位が上昇する（セルフブースト）。このため、選択ワード線に接続された非選択セルでは、強誘電体膜３４にかかる電圧が低下し、強誘電体膜３４の分極が変化しないようにすることができる。

図５は、図１のワード線ドライバに用いられるレベルコンバータの概略構成を示す回路図である。
図５において、ワード線ドライバ９には電源電位ＶＤＤを昇圧電圧（書き込み電圧Ｖｐｐ）に変換するレベルコンバータが設けられている。このレベルコンバータには、インバータＶ１、Ｐ型トランジスタＰ２、Ｐ３およびＮ型トランジスタＮ２、Ｎ３が設けられている。インバータＶ１には、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１が設けられている。

Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１は互いに直列に接続されている。Ｐ型トランジスタＰ１のソースは電源電位ＶＤＤに接続され、Ｎ型トランジスタＮ１のソースは接地電位ＧＮＤに接続されている。Ｐ型トランジスタＰ１のゲートおよびＮ型トランジスタＮ１のゲートには、ワード線選択信号Ａが入力される。なお、電源電位ＶＤＤは、例えば、１．２Ｖに設定することができる。ワード線選択信号Ａは、例えば、０Ｖと１．２Ｖとの間を遷移することができる。

Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２はノードＹ１を介して互いに直列に接続され、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３はノードＹ２を介して互いに直列に接続されている。Ｐ型トランジスタＰ２、Ｐ３のソースには書き込み電圧Ｖｐｐが印加され、Ｎ型トランジスタＮ２、Ｎ３のソースは接地電位ＧＮＤに接続されている。Ｐ型トランジスタＰ２のゲートはノードＹ２に接続され、Ｐ型トランジスタＰ３のゲートはノードＹ１に接続されている。Ｎ型トランジスタＮ２のゲートには、ワード線選択信号Ａが入力され、Ｎ型トランジスタＮ３のゲートには、インバータＶ１の出力が入力される。ノードＹ２はワード線に接続され、ワード線にはワード線駆動信号Ｂが出力される。なお、書き込み電圧Ｖｐｐは、例えば、０Ｖと６Ｖとの間を遷移することができる。

ここで、Ｐ型トランジスタＰ１〜Ｐ３およびＮ型トランジスタＮ１〜Ｎ３のゲート絶縁膜には強誘電体膜が設けられている。これらのＰ型トランジスタＰ１〜Ｐ３およびＮ型トランジスタＮ１〜Ｎ３は、図２のセルトランジスタＭＴ１〜ＭＴｈと同一構造とすることができる。例えば、これらのＰ型トランジスタＰ１〜Ｐ３およびＮ型トランジスタＮ１〜Ｎ３は、図３（ａ）の構成であってもよいし、図３（ｂ）の構成であってもよい。

また、Ｐ型トランジスタＰ２、Ｐ３のチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路のＰ型トランジスタのチャネル不純物濃度より高くすることができる。

そして、書き込み時において、書き込み電圧Ｖｐｐは例えば、６Ｖに立ち上がる。そして、非選択ワード線ではワード線選択信号Ａは０Ｖに設定され、Ｎ型トランジスタＮ２のゲートに０Ｖが印加される。また、ワード線選択信号ＡがインバータＶ１を介してＮ型トランジスタＮ３のゲートに入力されることで、Ｎ型トランジスタＮ３のゲートに１．２Ｖが印加される。このため、Ｎ型トランジスタＮ２がオフ、Ｎ型トランジスタＮ３がオンし、ノードＹ２の電位が０Ｖに設定されることで、Ｐ型トランジスタＰ２がオンする。Ｐ型トランジスタＰ２がオンすると、ノードＹ１の電位が６Ｖに設定されることで、Ｐ型トランジスタＰ３がオフする。このため、ワード線駆動信号Ｂは０Ｖとなり、非選択ワード線に０Ｖが印加される。

一方、選択ワード線ではワード線選択信号Ａは例えば、１．２Ｖに設定され、Ｎ型トランジスタＮ２のゲートに１．２Ｖが印加される。また、ワード線選択信号ＡがインバータＶ１を介してＮ型トランジスタＮ３のゲートに入力されることで、Ｎ型トランジスタＮ３のゲートに０Ｖが印加される。このため、Ｎ型トランジスタＮ２がオン、Ｎ型トランジスタＮ３がオフし、ノードＹ１の電位が０Ｖに設定されることで、Ｐ型トランジスタＰ３がオンする。Ｐ型トランジスタＰ３がオンすると、ノードＹ２の電位が６Ｖに設定されることで、Ｐ型トランジスタＰ２がオフする。このため、ワード線駆動信号Ｂは６Ｖとなり、選択ワード線に６Ｖが印加される。

この時、Ｐ型トランジスタＰ２、Ｐ３では、ウェル３１と制御ゲート電極３５との間に６Ｖがかかり、チャネル側が正、制御ゲート電極３５側が負になるように強誘電体膜３４に分極が発生し、Ｐ型トランジスタＰ２、Ｐ３の閾値が浅くなる。そして、ウェル３１と制御ゲート電極３５との間には、この時と逆方向に６Ｖの電圧がかかることはないので、Ｐ型トランジスタＰ２、Ｐ３の閾値が一旦浅くなると、その閾値を安定して維持する。ここで、ワード線ドライバ９以外の周辺回路のＰ型トランジスタのチャネル不純物濃度よりも、Ｐ型トランジスタＰ２、Ｐ３のチャネル不純物濃度を高くすることにより、強誘電体膜３４の分極にてＰ型トランジスタＰ２、Ｐ３の閾値が浅くなった分を緩和することができる。このため、メモリセルアレイ１と周辺回路とで同一構造のトランジスタを用いることができ、メモリセルアレイ１と周辺回路とでトランジスタを作り分ける工程が削減されることから、製造工程を効率化することが可能となる。なお、ワード線ドライバ９以外の周辺回路のＰ型トランジスタのチャネル不純物濃度に対するＰ型トランジスタＰ２、Ｐ３のチャネル不純物濃度の変化分は、Ｐ型トランジスタＰ２、Ｐ３の分極による閾値変動がキャンセルされるように設定することが好ましい。

また、Ｐ型トランジスタＰ２、Ｐ３のチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路のＰ型トランジスタのチャネル不純物濃度より高く、かつＮ型トランジスタＮ２、Ｎ３のチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度より低くてもよい。

ここで、Ｎ型トランジスタＮ２、Ｎ３では、ウェル３１と制御ゲート電極３５との間に６Ｖの電圧がかかることはない。ただし、Ｎ型トランジスタＮ２、Ｎ３の制御ゲート電極３５に０Ｖ、ドレイン層３２に６Ｖの電圧がかかることがある。この時、Ｎ型トランジスタＮ２、Ｎ３の制御ゲート電極３５とドレイン層３２とのオーバラップが大きいと、その部分の強誘電体膜３４に６Ｖの電圧がかかり、それをトリガーとして強誘電体膜３４の分極が一方向に揃うと、Ｎ型トランジスタＮ２、Ｎ３の閾値がシフトする。このため、ワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度よりも、Ｎ型トランジスタＮ２、Ｎ３のチャネル不純物濃度を低くすることにより、強誘電体膜３４の分極によるＮ型トランジスタＮ２、Ｎ３の閾値のシフト分を緩和することができる。

また、ワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度は、セルトランジスタＭＴ１〜ＭＴｈのチャネル不純物濃度より高くてもよい。

ここで、セルトランジスタＭＴ１〜ＭＴｈでは、０Ｖを挟んで対称になるように書き込み時の閾値と消去時の閾値とが設定される。このため、製造工程から送られた直後ではセルトランジスタＭＴ１〜ＭＴｈの閾値は０Ｖ付近になる。一方、メモリセルアレイ１の周辺回路では、そのトランジスタの閾値は０．４Ｖ程度に設定され、制御ゲート電極３５に０Ｖが印加された時にオフ状態となることが好ましい。このため、ワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度は、セルトランジスタＭＴ１〜ＭＴｈのチャネル不純物濃度より高くてもよい。

また、Ｎ型トランジスタＮ２、Ｎ３のチャネル不純物濃度は、セルトランジスタＭＴ１〜ＭＴｈのチャネル不純物濃度より低くてもよい。

ここで、セルトランジスタＭＴ１〜ＭＴｈの書き込み時の閾値と消去時の閾値と差が大きいほどデータの読み出しマージンが増えるため、メモリ動作を安定化させることができる。セルトランジスタＭＴ１〜ＭＴｈの特性のバラツキなどを考慮すると、書き込み時の閾値は０．５Ｖ以上、消去時の閾値は−０．５Ｖ以下にすることが好ましい。一方、Ｎ型トランジスタＮ２、Ｎ３の閾値は、一般的な回路構成を考慮すると、０．５Ｖ以下にすることが好ましい。従って、Ｎ型トランジスタＮ２、Ｎ３の閾値が高い状態（セルトランジスタＭＴ１〜ＭＴｈでは書き込み状態）であっても、Ｎ型トランジスタＮ２、Ｎ３の閾値は０．５Ｖ以下であることが望まれ、セルトランジスタＭＴ１〜ＭＴｈの書き込み状態の閾値より低い。このため、Ｎ型トランジスタＮ２、Ｎ３のチャネル不純物濃度は、セルトランジスタＭＴ１〜ＭＴｈのチャネル不純物濃度より低くてもよい。

（第２実施形態）
図６は、第２実施形態に係る半導体記憶装置のワード線ドライバに用いられるレベルコンバータの概略構成を示す回路図である。
図６において、このレベルコンバータでは、図５のレベルコンバータの後段にインバータＶ２が追加されている。インバータＶ２には、Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４が設けられている。

Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４はノードＹ３を介して互いに直列に接続されている。Ｐ型トランジスタＰ４のソースには書き込み電圧Ｖｐｐが印加され、Ｎ型トランジスタＮ４のソースは接地電位ＧＮＤに接続されている。Ｐ型トランジスタＰ４のゲートおよびＮ型トランジスタＮ４のゲートには、ワード線駆動信号Ｂが入力される。ノードＹ３はワード線に接続され、ワード線にはワード線駆動信号Ｃが出力される。

ここで、Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４のゲート絶縁膜には強誘電体膜が設けられている。これらのＰ型トランジスタＰ４およびＮ型トランジスタＮ４は、図２のセルトランジスタＭＴ１〜ＭＴｈと同一構造とすることができる。例えば、これらのＰ型トランジスタＰ４およびＮ型トランジスタＮ４は、図３（ａ）の構成であってもよいし、図３（ｂ）の構成であってもよい。

そして、ノードＹ２から出力されたワード線駆動信号ＢはインバータＶ２を介してワード線駆動信号Ｃに変換され、ワード線に出力される。ここで、図５のレベルコンバータの後段にインバータＶ２を追加することにより、ワード線の駆動力を向上させることができる。

この時、Ｐ型トランジスタＰ４では、ウェル３１と制御ゲート電極３５との間に６Ｖがかかり、チャネル側が正、制御ゲート電極３５側が負になるように強誘電体膜３４に分極が発生し、Ｐ型トランジスタＰ２、Ｐ３の閾値が浅くなる。このため、Ｐ型トランジスタＰ４のチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路のＰ型トランジスタのチャネル不純物濃度より高くすることが好ましい。これにより、強誘電体膜３４の分極にてＰ型トランジスタＰ４の閾値が浅くなった分を緩和することができ、メモリセルアレイ１と周辺回路とでトランジスタを作り分ける工程が削減されることから、製造工程を効率化することが可能となる。

また、Ｐ型トランジスタＰ４のチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路のＰ型トランジスタのチャネル不純物濃度より高く、かつＮ型トランジスタＮ４のチャネル不純物濃度は、ワード線ドライバ９以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度より低くてもよい。また、Ｎ型トランジスタＮ４のチャネル不純物濃度は、セルトランジスタＭＴ１〜ＭＴｈのチャネル不純物濃度より低くてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリセルアレイ、Ｂ１〜Ｂｎブロック、２ロウ選択回路、３ウェル電位設定回路、４ソース電位設定回路、５カラム選択回路、６データ入出力バッファ、７制御回路、８センスアンプ回路、９ワード線ドライバ

Claims

強誘電体膜がゲート絶縁膜に設けられたメモリセルと、
前記メモリセルの制御ゲート電極に接続されたワード線と、
前記メモリセルの周辺に設けられた周辺回路として、前記強誘電体膜がゲート絶縁膜に設けられたトランジスタを有し、前記ワード線を駆動するワード線ドライバとを備え、
前記ワード線ドライバに用いられて前記ワード線を駆動する駆動電圧が印加されるＰ型トランジスタのチャネル不純物濃度が、前記強誘電体膜がゲート絶縁膜に設けられ前記ワード線ドライバ以外の周辺回路に用いられて前記駆動電圧よりも低い電圧が印加されるＰ型トランジスタのチャネル不純物濃度よりも高く、前記強誘電体膜がゲート絶縁膜に設けられ前記ワード線ドライバ以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度は、前記メモリセルに用いられるセルトランジスタのチャネル不純物濃度よりも高く、前記ワード線ドライバ以外の周辺回路に用いられる前記Ｎ型トランジスタおよび前記セルトランジスタの各チャネル不純物濃度よりも低いチャネル不純物濃度を有するＮ型トランジスタが前記ワード線ドライバに用いられることを特徴とする半導体記憶装置。
強誘電体膜がゲート絶縁膜に設けられたメモリセルと、
前記メモリセルの制御ゲート電極に接続されたワード線と、
前記強誘電体膜がゲート絶縁膜に設けられたトランジスタを有し、前記メモリセルの周辺に設けられた周辺回路とを備え、
前記周辺回路の同一導電型トランジスタ間で、前記ワード線を駆動する駆動電圧が印加されるトランジスタのチャネル不純物濃度が、前記駆動電圧よりも低い電圧が印加されるトランジスタのチャネル不純物濃度と異なり、
前記周辺回路は、前記ワード線を駆動するワード線ドライバを備え、
前記ワード線ドライバに用いられて前記駆動電圧が印加されるＰ型トランジスタのチャネル不純物濃度が、前記ワード線ドライバ以外の周辺回路に用いられるＰ型トランジスタのチャネル不純物濃度よりも高いことを特徴とする半導体記憶装置。
前記ワード線ドライバ以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度よりも低いチャネル不純物濃度を有するＮ型トランジスタが前記ワード線ドライバに用いられることを特徴とする請求項２に記載の半導体記憶装置。
前記ワード線ドライバ以外の周辺回路に用いられるＮ型トランジスタのチャネル不純物濃度は、前記メモリセルに用いられるセルトランジスタのチャネル不純物濃度よりも高いことを特徴とする請求項２または３に記載の半導体記憶装置。