JP5795282B2 - 電子装置 - Google Patents
電子装置 Download PDFInfo
- Publication number
- JP5795282B2 JP5795282B2 JP2012109878A JP2012109878A JP5795282B2 JP 5795282 B2 JP5795282 B2 JP 5795282B2 JP 2012109878 A JP2012109878 A JP 2012109878A JP 2012109878 A JP2012109878 A JP 2012109878A JP 5795282 B2 JP5795282 B2 JP 5795282B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- chip
- terminal
- wiring
- die pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
図1は、本発明の一実施の形態の半導体装置の全体構成の一例を模式的に示す平面図である。図2(a)は図1のA−A線で切断した様子を模式的に示す断面図であり、(b)はB−B線で切断した様子を模式的に示す断面図であり、(c)は板状電極の構成を示す断面図である。図3は、ダイパッドの様子を模式的に示す断面図である。図4は、ダイパッド間の離間距離を示す断面説明図である。図5(a)はダイパッド部の厚さがリードより厚い構成のリードフレームを用いて図1に示す構成の半導体装置を形成した場合のA−A線での切断の様子を模式的に示す断面図であり、(b)はB−B線での切断の様子を示す断面図である。図6は、本発明の半導体装置で使用する半導体チップの一例を示した断面図である。
本実施の形態では、前記実施の形態1で述べたように、一枚構成のダイパッドでも第1端面31aの切れ込みを深く形成しておくことにより、ダイパッドを分割構成した場合に使用されるモールド金型で、モールドが行える場合について説明する。
本実施の形態では、前記実施の形態2と同様に、ダイパッド30が分割構成されていない他の例について説明する。図12(a)に示すように、ダイパッド30上に、例えばMOSFETであるチップ21aが搭載された場合を挙げることができる。かかる場合でも、前記金型封止で述べたように、ダイパッド30の第1端面31aが深く形成されているため、モールド時にレジン漏れを防止して、十分な精度で封止体40を形成することができる。
本実施の形態では、前記実施の形態2と同様に、ダイパッド30に第1端面31aが形成されて、かかる第1端面31aが封止体40の内部に内包されている半導体装置10の他の例を挙げる。かかる場合には、図13(a)に示すように、例えばダイパッド30上に2個のNチャンネルMOSFETであるチップ21aと、ダイオードであるチップ21bが搭載されている。
本実施の形態では、前記実施の形態1で説明した半導体装置10の実装形態について説明する。半導体装置10は、図14の回路ブロック図に示すように、コントローラIC80と電気的に接続されて使用される。
前記実施の形態で述べた構成の半導体装置10においては、実装に際して、電源用の配線と、負荷用の配線とは、例えば、BUS−BARと呼ばれるような複数個の半導体装置10を一括して処理できるような配線レイアウトが採用される場合がある。
前記実施の形態6では、前記実施の形態1で説明した半導体装置10を用いた場合のBUS−BAR配線における優位性を述べたが、BUS−BAR配線を利用して半導体装置10の放熱性の向上を図ることもできる。
本実施の形態では、前記実施の形態1で説明した半導体装置10の板状電極61の変形例を示したものである。
前記実施の形態1で説明した半導体装置10の製造方法では、例えば、第1チップ21、第2チップ22を、第1ダイパッド31、第2ダイパッド32上にそれぞれダイボンディングする際に、半田ペーストを用いる場合について説明した。しかし、かかるダイボンド材には、半田ペーストの他に、Agペースト等のように他のペーストを用いても製造することができる。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例について説明する。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例について説明する。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例について説明する。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例について説明する。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例について説明する。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例について説明する。
前記実施の形態では、いずれの場合にも、ダイパッドのチップ搭載面と、チップと電気的接続がなされるリードの接続面とが、異なる高さの状態でモールドされている場合を例に挙げて説明した。
10a 半導体装置
20 半導体チップ(チップ)
21 第1チップ
21a チップ(パワートランジスタ)
21b チップ
21c チップ
22 第2チップ
22a 駆動用回路
22b チップ
22c チップ
30 ダイパッド
30a 端部
31 第1ダイパッド
31a 第1端面
31s 搭載面
32 第2ダイパッド
32s 搭載面
33 露出部分
40 封止体
41 第1辺
42 第2辺
43 第3辺
50 リードフレーム
50a リード
50b リード
50c リード
50d リード
51 出力用ピン
51s 接続面
52 制御用ピン
52s 接続面
61 板状電極
61a チップ側電極接続部
61b リード用電極接続部
61c 連結部
61d 基部
62 板状電極
62a 凹部
63 板状電極
64 板状電極
65 板状電極
65a チップ側電極接続部
65b リード用電極接続部
65c 連結部
70 ワイヤ
70a ワイヤ
70b ワイヤ
70c ワイヤ
70d ワイヤ
70e ワイヤ
70A ワイヤ
70B ワイヤ
70C ワイヤ
70D ワイヤ
70E ワイヤ
70F ワイヤ
70G ワイヤ
70H ワイヤ
80 コントローラIC
100 電源用BUS−BAR
200 負荷用BUS−BAR
201 基板(半導体基板)
201A n+型単結晶シリコン基板
201B n−型単結晶シリコン層
201C 基板(半導体基板)
201D p++型単結晶シリコン基板
201E n+型単結晶シリコン層
203 酸化シリコン膜
205 p型ウエル
206 フィールド絶縁膜
207 p−型半導体領域
208 n+型半導体領域
210 溝
211 熱酸化膜
212 ゲート電極
213 多結晶シリコンパターン
216 絶縁膜
217 コンタクト溝
218 コンタクト溝
219 コンタクト溝
220 p+型半導体領域
222 バリア導体膜
223 シード膜
225 導電性膜
226 配線
227 配線
228 配線
231 窒化シリコン膜
232 ポリイミド樹脂膜
233 開口部
236 バンプ下地膜
237 Ti膜
238 Ni膜
239 Au膜
240 引き出し電極
241 バンプ電極
a Gate端子
b Cathode端子
c Anode端子
d SenseSource端子
e SenseGND端子
A VB端子
B Vin端子
C Diag端子
D C1端子
E C2端子
F VCP端子
G VDDTEST端子
H GND端子
h1 高さ
h2 高さ
h3 高さ
Claims (9)
- 第1端子と、封止体の裏面から露出した第2端子と、を有する第1半導体装置と、
前記第1半導体装置と同一外形の第2半導体装置と、
前記第1半導体装置および前記第2半導体装置が搭載され、前記第1半導体装置と前記第2半導体装置とに電気的に接続された複数の配線が形成された主面を有する配線基板と、を備え、
前記複数の配線の内の第1配線は、前記第1半導体装置の前記第1端子と電気的に接続され、
前記複数の配線の内の第2配線は、前記第1半導体装置および前記第2半導体装置のそれぞれの前記第2端子と電気的に接続され、
前記複数の配線の内の第3配線は、前記第2半導体装置の第1端子と電気的に接続され、
平面視において、前記第2配線は直線状に延在する第1部分を有し、前記第1半導体装置は、前記封止体の一部が前記第2配線の前記第1部分と重なるように前記配線基板の前記主面上に搭載され、
平面視において、前記第2半導体装置は、その封止体の一部が前記第2配線の前記第1部分と重なるように、かつ第1方向において前記第1半導体装置の横に並ぶように前記配線基板の前記主面上に搭載され、
平面視において、前記第1半導体装置および前記第2半導体装置のそれぞれの前記第1端子は、前記第2配線の前記第1部分が延在する方向の前記第1方向に対して交差する方向の第2方向に延在している、電子装置。 - 請求項1に記載の電子装置において、
平面視において、前記第1半導体装置の前記第1端子は、前記封止体の第1辺から突出している、電子装置。 - 請求項1に記載の電子装置において、
前記第1半導体装置は第3端子をさらに有し、
前記複数の配線の内の第4配線は、前記第1半導体装置の前記第3端子と電気的に接続され、
前記第1半導体装置の前記第3端子は、前記第2方向とは反対側の方向である第3方向に延在している、電子装置。 - 請求項3に記載の電子装置において、
平面視において、前記第1半導体装置の前記封止体は、第1辺と前記第1辺とは対向する第2辺とを有し、
平面視において、前記第3端子は前記封止体の前記第2辺から突出している、電子装置。 - 請求項1に記載の電子装置において、
前記第1半導体装置は、前記第2端子の前記封止体の前記裏面から露出した面とは反対側の面に第1半導体チップが搭載され、
前記第1半導体チップは、前記第1端子と電気的に接続された第1電極パッドが形成された表面と、第2電極が形成され、前記第2端子と電気的に接続された裏面と、を有する、電子装置。 - 請求項5に記載の電子装置において、
前記第1半導体チップは、パワートランジスタを備え、
前記第1半導体チップの前記表面に形成された前記第1電極パッドはソース電極パッドであって、前記裏面に形成された第2電極はドレイン電極である、電子装置。 - 請求項6に記載の電子装置において、
前記第2配線は、前記第1半導体チップに電源を供給することが可能な配線である、電
子装置。 - 請求項6に記載の電子装置において、
前記第1半導体装置は、前記第1半導体チップを駆動する駆動回路を備えた第2半導体チップをさらに有し、
前記第1半導体チップの前記表面には、前記第2半導体チップと電気的に接続されたゲート電極パッドが形成されている、電子装置。 - 第1端子と、第1封止体の裏面から露出した第2端子と、を有する第1半導体装置と、
第3端子と、第2封止体の裏面から露出した第4端子と、を有する第2半導体装置と、
前記第1半導体装置と前記第2半導体装置とが搭載され、前記第1半導体装置と前記第2半導体装置とに電気的に接続された複数の配線が形成された主面を有する配線基板と、を備え、
前記複数の配線の内の第1配線は、前記第1半導体装置の前記第1端子と電気的に接続され、
前記複数の配線の内の第2配線は、前記第1半導体装置の前記第2端子と前記第2半導体装置の前記第4端子とに電気的に接続され、
前記複数の配線の内の第3配線は、前記第2半導体装置の前記第3端子と電気的に接続され、
平面視において、前記第2配線は直線状に延在する第1部分を有し、前記第1半導体装置は、前記封止体の一部が前記第2配線の前記第1部分と重なるように前記配線基板の前記主面上に搭載され、
平面視において、前記第2半導体装置は、その封止体の一部が前記第2配線の前記第1部分と重なるように、かつ第1方向において前記第1半導体装置の横に並ぶように前記配線基板の前記主面上に搭載され、
平面視において、前記第1半導体装置の前記第1端子と前記第2半導体装置の前記第3端子は、前記第2配線の前記第1部分が延在する方向の前記第1方向に対して交差する方向の第2方向に延在している、電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012109878A JP5795282B2 (ja) | 2012-05-11 | 2012-05-11 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012109878A JP5795282B2 (ja) | 2012-05-11 | 2012-05-11 | 電子装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006234061A Division JP5390064B2 (ja) | 2006-08-30 | 2006-08-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012147040A JP2012147040A (ja) | 2012-08-02 |
JP5795282B2 true JP5795282B2 (ja) | 2015-10-14 |
Family
ID=46790213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012109878A Active JP5795282B2 (ja) | 2012-05-11 | 2012-05-11 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5795282B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11195814B2 (en) | 2019-06-18 | 2021-12-07 | Kabushiki Kaisha Toshiba | Semiconductor device having second connector that overlaps a part of first connector |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5961529B2 (ja) * | 2012-11-01 | 2016-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6316708B2 (ja) * | 2014-08-26 | 2018-04-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP6582678B2 (ja) | 2015-07-27 | 2019-10-02 | 三菱電機株式会社 | 半導体装置 |
JP7091954B2 (ja) * | 2018-09-06 | 2022-06-28 | 株式会社デンソー | 電子装置 |
JP7118204B1 (ja) | 2021-04-12 | 2022-08-15 | 三菱電機株式会社 | 半導体装置 |
JP7118205B1 (ja) | 2021-04-12 | 2022-08-15 | 三菱電機株式会社 | 半導体装置及びそれを用いた半導体モジュール |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04299849A (ja) * | 1991-03-28 | 1992-10-23 | Toshiba Corp | 半導体装置 |
JP3325697B2 (ja) * | 1994-01-20 | 2002-09-17 | 三菱電機株式会社 | パワーデバイスの制御装置およびモータの駆動制御装置 |
JPH08316597A (ja) * | 1995-05-19 | 1996-11-29 | Diamond Electric Mfg Co Ltd | プリント配線基板の配線パターン |
JP5390064B2 (ja) * | 2006-08-30 | 2014-01-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2012
- 2012-05-11 JP JP2012109878A patent/JP5795282B2/ja active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11195814B2 (en) | 2019-06-18 | 2021-12-07 | Kabushiki Kaisha Toshiba | Semiconductor device having second connector that overlaps a part of first connector |
US11688711B2 (en) | 2019-06-18 | 2023-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device having second connector that overlaps a part of first connector |
Also Published As
Publication number | Publication date |
---|---|
JP2012147040A (ja) | 2012-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5390064B2 (ja) | 半導体装置 | |
JP5795282B2 (ja) | 電子装置 | |
US8564112B2 (en) | Semiconductor device | |
US8018008B2 (en) | Semiconductor device including a plurality of chips and method of manufacturing semiconductor device | |
KR101204139B1 (ko) | Dc/dc 컨버터용 반도체장치 | |
JP5706251B2 (ja) | 半導体装置 | |
TWI762535B (zh) | 半導體裝置 | |
JP5787784B2 (ja) | 半導体装置 | |
TWI670805B (zh) | 半導體裝置 | |
JP2007012857A (ja) | 半導体装置 | |
JP2008294384A (ja) | 半導体装置 | |
KR20090093880A (ko) | 반도체 장치 | |
US12025507B2 (en) | Semiconductor device, semiconductor package, semiconductor module, and semiconductor circuit device | |
JP5315378B2 (ja) | Dc/dcコンバータ用半導体装置 | |
JP2013016837A (ja) | 半導体装置 | |
JP2005079462A (ja) | 半導体装置およびその製造方法 | |
JP5665206B2 (ja) | 半導体装置 | |
JP5648095B2 (ja) | 半導体装置 | |
JP2011228719A (ja) | Dc/dcコンバータ用半導体装置 | |
WO2022270305A1 (ja) | 半導体装置、および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120511 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150804 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150812 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5795282 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |