JPH0487373A - 半導体装置 - Google Patents
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- JPH0487373A JPH0487373A JP2203087A JP20308790A JPH0487373A JP H0487373 A JPH0487373 A JP H0487373A JP 2203087 A JP2203087 A JP 2203087A JP 20308790 A JP20308790 A JP 20308790A JP H0487373 A JPH0487373 A JP H0487373A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に構成する。
「概要]
半導体装置、特にパワーMOSFETを有する半導体装
置に関し、 駆動信号に対して所望の速さでスイッチングさせること
かできるパワーMOSFETを有する半導体装置を提供
することを目的とし、 ゲートに駆動信号が入力されるパワーMOSFETを有
する半導体装置において、前記パワーMOSFETのゲ
ートと前記駆動信号の入力端の間に、絶縁層上に設けら
れた第1導電型半導体層と、前記第1導電型半導体層内
部に形成された第2導電型半導体領域と、前記第1導電
型半導体層及び前記第2導電型半導体領域の両方にコン
タクトする第1の電極と、前記第1導電型半導体層のみ
にコンタクトする第2の電極とを有するゲート充放電回
路を挿入し、前記第1の電極及び第2の電極の一方を前
記入力端に接続し、前記第1の電極及び第2の電極の他
方を前記ゲートに接続するよう[産業上の利用分野] 本発明は半導体装置、特にパワーMO9FETを有する
半導体装置に関する。
置に関し、 駆動信号に対して所望の速さでスイッチングさせること
かできるパワーMOSFETを有する半導体装置を提供
することを目的とし、 ゲートに駆動信号が入力されるパワーMOSFETを有
する半導体装置において、前記パワーMOSFETのゲ
ートと前記駆動信号の入力端の間に、絶縁層上に設けら
れた第1導電型半導体層と、前記第1導電型半導体層内
部に形成された第2導電型半導体領域と、前記第1導電
型半導体層及び前記第2導電型半導体領域の両方にコン
タクトする第1の電極と、前記第1導電型半導体層のみ
にコンタクトする第2の電極とを有するゲート充放電回
路を挿入し、前記第1の電極及び第2の電極の一方を前
記入力端に接続し、前記第1の電極及び第2の電極の他
方を前記ゲートに接続するよう[産業上の利用分野] 本発明は半導体装置、特にパワーMO9FETを有する
半導体装置に関する。
[従来の技術]
電力増幅に用いられるパワートランジスタとして、従来
はパワーバイポーラトランジスタが用いられていたが、
近年、このパワーバイポーラトランジスタがパワーMO
SFETに置き換えられるようになっている。
はパワーバイポーラトランジスタが用いられていたが、
近年、このパワーバイポーラトランジスタがパワーMO
SFETに置き換えられるようになっている。
パワーMOSFETを用いた駆動回路の例を第7図に示
す。
す。
nチャネルのパワーMOSFETIOのドレイン側の端
子12には負荷14か接続され、ゲート側の端子16に
は駆動信号回路であるCMO3IC18が接続され、ソ
ースは接地されている。
子12には負荷14か接続され、ゲート側の端子16に
は駆動信号回路であるCMO3IC18が接続され、ソ
ースは接地されている。
第8図(a)に示すように、CMO3IC18からの駆
動信号■。SがハイレベルになるとパワーMOSFET
IOがターンオンし、同図(b)に実線で示すように、
負荷】4に駆動電流■。が流れはじめ、駆動信号■。S
がローレベルになるとパワーMOSFETIOがターン
オフし、負荷14に駆動電流rDか流れなくなる。パワ
ーMOSFET10のターンオン、ターンオフを制御す
ることによりパルス幅変調等が行われる。
動信号■。SがハイレベルになるとパワーMOSFET
IOがターンオンし、同図(b)に実線で示すように、
負荷】4に駆動電流■。が流れはじめ、駆動信号■。S
がローレベルになるとパワーMOSFETIOがターン
オフし、負荷14に駆動電流rDか流れなくなる。パワ
ーMOSFET10のターンオン、ターンオフを制御す
ることによりパルス幅変調等が行われる。
パワーMO8FETは、パワーバイポーラトランジスタ
に比べて消費電力が少ないこと、通常のCMO3I C
の出力信号により直接駆動できるので駆動信号回路の構
成が簡単であるという利点を有している。
に比べて消費電力が少ないこと、通常のCMO3I C
の出力信号により直接駆動できるので駆動信号回路の構
成が簡単であるという利点を有している。
[発明が解決しようとする課題〕
このようにパワーMO3PETは、パワーバイポーラト
ランジスタに比べて種々の利点を有するものであるが、
スイッチングの速さがパワーバイポーラトランジスタと
異なるため単純に置き換えることが困難であるという問
題があった。すなわち、パワーMOSFETによる駆動
電流IDは、第8図(b)に実線で示すように、駆動信
号V。8の変化に対して高速で応答するが、パワーバイ
ポーラトランジスタによる駆動電流I。は、第8図(b
)に点線で示すように、駆動信号V。9の変化に少し遅
れて応答する。
ランジスタに比べて種々の利点を有するものであるが、
スイッチングの速さがパワーバイポーラトランジスタと
異なるため単純に置き換えることが困難であるという問
題があった。すなわち、パワーMOSFETによる駆動
電流IDは、第8図(b)に実線で示すように、駆動信
号V。8の変化に対して高速で応答するが、パワーバイ
ポーラトランジスタによる駆動電流I。は、第8図(b
)に点線で示すように、駆動信号V。9の変化に少し遅
れて応答する。
例えば、第9図(a)に示す駆動信号V。9に対して、
パワーバイポーラトランジスタを用いた場合には駆動電
流I。が第9図(b)のような波形となるのに対し、パ
ワーMO8FETを用いた場合には駆動電流IDが第9
図(りに示すような異なる波形となる。駆動信号V。S
はトランジスタによるスイッチングの遅れを予め考慮し
て設計されており、第9図(b)、 (C)に示すよう
に駆動電流IDの波形が異なると、パワーバイポーラト
ランジスタラパワーMO8FETに単純に置き換えるこ
とができず、あらためてパワーMOSFET用に駆動信
号V。5を設計し直さなくてはならないという問題があ
った。
パワーバイポーラトランジスタを用いた場合には駆動電
流I。が第9図(b)のような波形となるのに対し、パ
ワーMO8FETを用いた場合には駆動電流IDが第9
図(りに示すような異なる波形となる。駆動信号V。S
はトランジスタによるスイッチングの遅れを予め考慮し
て設計されており、第9図(b)、 (C)に示すよう
に駆動電流IDの波形が異なると、パワーバイポーラト
ランジスタラパワーMO8FETに単純に置き換えるこ
とができず、あらためてパワーMOSFET用に駆動信
号V。5を設計し直さなくてはならないという問題があ
った。
本発明の目的は、駆動信号に対して所望の速さでスイッ
チングさせることができるパワーMOSFETを有する
半導体装置を提供することにある。
チングさせることができるパワーMOSFETを有する
半導体装置を提供することにある。
でスイッチングさせることができる。
[課題を解決するための手段]
上記目的は、ゲートに駆動信号が入力されるパワーMO
SFETを有する半導体装置において、前記パワーMO
SFETのゲートと前記駆動信号の入力端の間に、絶縁
層上に設けられた第1導電型半導体層と、前記第1導電
型半導体層内部に形成された第2導電型半導体領域と、
前記第1導電型半導体層及び前記第2導電型半導体領域
の両方にコンタクトする第1の電極と、前記第1導電型
半導体層のみにコンタクトする第2の電極とを有するゲ
ート充放電回路を挿入し、前記第1の電極及び第2の電
極の一方を前記入力端に接続し、前記第1の電極及び第
2の電極の他方を前記ゲートに接続したことを特徴とす
る半導体装置によって達成される。
SFETを有する半導体装置において、前記パワーMO
SFETのゲートと前記駆動信号の入力端の間に、絶縁
層上に設けられた第1導電型半導体層と、前記第1導電
型半導体層内部に形成された第2導電型半導体領域と、
前記第1導電型半導体層及び前記第2導電型半導体領域
の両方にコンタクトする第1の電極と、前記第1導電型
半導体層のみにコンタクトする第2の電極とを有するゲ
ート充放電回路を挿入し、前記第1の電極及び第2の電
極の一方を前記入力端に接続し、前記第1の電極及び第
2の電極の他方を前記ゲートに接続したことを特徴とす
る半導体装置によって達成される。
[作用コ
本発明によれば、駆動信号に対して所望の遠さ[実施例
] 本発明の第1の実施例による半導体装置を第1図及び第
2図を用いて説明する。
] 本発明の第1の実施例による半導体装置を第1図及び第
2図を用いて説明する。
第1図(a)は本実施例による半導体装置の回路図であ
り、同図(b)は断面図である。第7図に示す回路と同
一の構成要素には同一の符号を付して説明を省略又は簡
略にする。
り、同図(b)は断面図である。第7図に示す回路と同
一の構成要素には同一の符号を付して説明を省略又は簡
略にする。
本実施例は、第1図(a)に示すように、パワーMO8
FETIOのゲートと端子16との間にゲート充放電回
路2oを挿入したことを特徴としている。ゲート充放電
図820は、第1図(a)に示すように、並列接続され
たタイオード22と抵抗24により構成されている。タ
イオード22は、アノードが端子12側でカソードがゲ
ート側になる向きに挿入されている。
FETIOのゲートと端子16との間にゲート充放電回
路2oを挿入したことを特徴としている。ゲート充放電
図820は、第1図(a)に示すように、並列接続され
たタイオード22と抵抗24により構成されている。タ
イオード22は、アノードが端子12側でカソードがゲ
ート側になる向きに挿入されている。
パワーMOSFETI Oのゲートへの駆動信号V G
9がハイレベルに立上がったときにはダイオード22
により急速に充電され、駆動信号■。8がローレベルに
立下がったときには抵抗24によりゆっくり放電される
。
9がハイレベルに立上がったときにはダイオード22
により急速に充電され、駆動信号■。8がローレベルに
立下がったときには抵抗24によりゆっくり放電される
。
本実施例による半導体装置の詳細について第1図Tb)
を用いて説明する。第1図(b)の右半分がパワーMO
SFETIOであり、左半分がゲート充放電回路20で
ある。
を用いて説明する。第1図(b)の右半分がパワーMO
SFETIOであり、左半分がゲート充放電回路20で
ある。
まず、パワーMOSFETIOについて説明する。n型
シリコン基板30表面にP型不純物領域32が形成され
、そのp型不純物領域32内にn型ソース領域34が形
成されている。n型シリコン基板30とn型ソース領域
34間のP型不純物領域32の露出表面上にはゲート酸
化膜36を介してゲート電極38が形成されている。ゲ
ート電′+f!38上にシリコン酸化膜40を介してソ
ース電極42が形成され、コンタクトホールを介してn
型ソース領域34にコンタクトしている。
シリコン基板30表面にP型不純物領域32が形成され
、そのp型不純物領域32内にn型ソース領域34が形
成されている。n型シリコン基板30とn型ソース領域
34間のP型不純物領域32の露出表面上にはゲート酸
化膜36を介してゲート電極38が形成されている。ゲ
ート電′+f!38上にシリコン酸化膜40を介してソ
ース電極42が形成され、コンタクトホールを介してn
型ソース領域34にコンタクトしている。
次に、ゲート充放電回路20について説明する。
n型シリコン基板10上にシリコン酸化WA40を介し
てn型半導体層44が形成され、このn型半導体層44
内にp型不純物領域46が形成されている。P型半導体
層44上にシリコン酸化膜48を介して第1の電極50
か形成され、コンタクトホールを介してn型半導体N4
4及びp型不純物領域46の両方にコンタクトしている
。第2の電極52も同様にシリコン酸化膜48上に形成
されるが、n型半導体層44のみにコンタクトしている
。図示しないが、第1のS % 50は駆動信号■。8
が入力される端子16に接続され、第2の電極52はゲ
ート電極38に接続されている。
てn型半導体層44が形成され、このn型半導体層44
内にp型不純物領域46が形成されている。P型半導体
層44上にシリコン酸化膜48を介して第1の電極50
か形成され、コンタクトホールを介してn型半導体N4
4及びp型不純物領域46の両方にコンタクトしている
。第2の電極52も同様にシリコン酸化膜48上に形成
されるが、n型半導体層44のみにコンタクトしている
。図示しないが、第1のS % 50は駆動信号■。8
が入力される端子16に接続され、第2の電極52はゲ
ート電極38に接続されている。
ダイオード22はp型不純物領域46とn型半導体層4
4が接するpn接合により構成され、抵抗24はP型不
純物領域46下の薄いn型半導体層44により構成され
る。
4が接するpn接合により構成され、抵抗24はP型不
純物領域46下の薄いn型半導体層44により構成され
る。
本実施例による半導体装置の動作を第2図を用いて説明
する。
する。
第2図(a)に示すような駆動信号■。Sが端子16に
入力すると、駆動電流I。は第2図(b)に示すように
立上がり時は速く応答し、立ち下がり時は遅く応答する
。すなわち、第1の電[50への駆動信号■。Sがロー
レベルからハイレベルに立上がると、P型不純物領域4
6とn型半導体層44のpn接合が順バイアスとなり、
ゲートが急速に充電される。逆に第1の電極50への駆
動信号■a s カハイレベルからローレベルに立下が
ると、P型不純物領域46とn型半導体層44のpn接
合は逆バイアスとなると共に、P型不純物領域46下の
n型半導体層44に空乏層が広がり抵抗値が大きくなっ
てゲートの放電が遅延する。
入力すると、駆動電流I。は第2図(b)に示すように
立上がり時は速く応答し、立ち下がり時は遅く応答する
。すなわち、第1の電[50への駆動信号■。Sがロー
レベルからハイレベルに立上がると、P型不純物領域4
6とn型半導体層44のpn接合が順バイアスとなり、
ゲートが急速に充電される。逆に第1の電極50への駆
動信号■a s カハイレベルからローレベルに立下が
ると、P型不純物領域46とn型半導体層44のpn接
合は逆バイアスとなると共に、P型不純物領域46下の
n型半導体層44に空乏層が広がり抵抗値が大きくなっ
てゲートの放電が遅延する。
逆バイアスの自乗■2に対して第2図(C)に示すよう
に、抵抗値Rは比例して増加するので、電圧■がゼロの
時に抵抗値Rか小さくとも逆バイアス時に所望の遅延を
生じさせる抵抗値Rにすることができる。しかも、P型
不純物領域46下のn型半導体層44の厚さを変えるこ
とにより抵抗値Rの値を自由に選択することができる。
に、抵抗値Rは比例して増加するので、電圧■がゼロの
時に抵抗値Rか小さくとも逆バイアス時に所望の遅延を
生じさせる抵抗値Rにすることができる。しかも、P型
不純物領域46下のn型半導体層44の厚さを変えるこ
とにより抵抗値Rの値を自由に選択することができる。
このように本実施例によれば簡単な構成のゲート充放電
回路を加えるだけで放電時の遅延量をパワーバイポーラ
トランジスタと同じ遅延量にすることができ、そのまま
置き換えることができる。
回路を加えるだけで放電時の遅延量をパワーバイポーラ
トランジスタと同じ遅延量にすることができ、そのまま
置き換えることができる。
また、本実施例におけるゲート充放電回路は、駆動用回
路て−あるCMO3I Cへの流入電流を制限する保護
回路の機能をも果たす。
路て−あるCMO3I Cへの流入電流を制限する保護
回路の機能をも果たす。
本発明の第2の実施例による半導体装置を第3図及び第
4図を用いて説明する。
4図を用いて説明する。
第3図(a)は本実施例による半導体装置の回路図であ
り、同図(b)は断面図である。第1図に示す半導体装
置と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。
り、同図(b)は断面図である。第1図に示す半導体装
置と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。
本実施例はゲート充放電回路20は、第1の実施例と同
様に、並列接続されたダイオード26と抵抗28により
構成されているが、ダイオード26が、第1の実施例と
は逆にアノードがゲート側でカソードが端子12側にな
る向きに挿入されている。したがって、パワーMOSF
ETIOのゲートへの駆動信号V。8がハイレベルに立
上がったときには抵抗28によりゆっくり充電され、駆
動信号■。Sかローレベルに立下がったときにはダイオ
ード26により急速に放電される。
様に、並列接続されたダイオード26と抵抗28により
構成されているが、ダイオード26が、第1の実施例と
は逆にアノードがゲート側でカソードが端子12側にな
る向きに挿入されている。したがって、パワーMOSF
ETIOのゲートへの駆動信号V。8がハイレベルに立
上がったときには抵抗28によりゆっくり充電され、駆
動信号■。Sかローレベルに立下がったときにはダイオ
ード26により急速に放電される。
本実施例による半導体装置の詳細について第3図(b)
を用いて説明する。
を用いて説明する。
本実施例では、P型不純’t0領域46がn型半導体層
44内に第2の電極52により形成されていて、駆動信
号V。Sが入力される端子16に接続された第1の電極
50はn型半導体層44のみにコンタクトし、ゲート電
極38に接続された第2の電fl!52はn型半導体層
44及びp型不純物領域46の両方にコンタクトしてい
る。
44内に第2の電極52により形成されていて、駆動信
号V。Sが入力される端子16に接続された第1の電極
50はn型半導体層44のみにコンタクトし、ゲート電
極38に接続された第2の電fl!52はn型半導体層
44及びp型不純物領域46の両方にコンタクトしてい
る。
本実施例による半導体装置の動作を第4図を用いて説明
する。
する。
第4図(a)に示すような駆動信号■。Sが端子16に
入力すると、駆動電流1.は第4図(b)に示すように
立上がり時は遅く応答し、立下がり時は速く応答する。
入力すると、駆動電流1.は第4図(b)に示すように
立上がり時は遅く応答し、立下がり時は速く応答する。
すなわち、第1の電極50への駆動信号■。Sがローレ
ベルからハイレベルに立上がると、P型不純物領域46
とn型半導体層44のpn接合は逆バイアスとなると共
に、P型不純物領域46下のn型半導体層44に空乏層
が広がり抵抗値が大きくなってゲートの充電が遅延する
。
ベルからハイレベルに立上がると、P型不純物領域46
とn型半導体層44のpn接合は逆バイアスとなると共
に、P型不純物領域46下のn型半導体層44に空乏層
が広がり抵抗値が大きくなってゲートの充電が遅延する
。
逆に第1の電極50への駆動信号■。Sがハイレベルか
らローレベルに立下がると、p型不純物領域46とn型
半導体層44のpn接合が順バイアスとなり、ゲートが
急速に放電される。
らローレベルに立下がると、p型不純物領域46とn型
半導体層44のpn接合が順バイアスとなり、ゲートが
急速に放電される。
このように本実施例によればゲートへの充電を遅延させ
て駆動信号に対するスイッチングの速さを変えることが
できる。
て駆動信号に対するスイッチングの速さを変えることが
できる。
本発明の第3の実施例による半導体装置を第5図及び第
6図を用いて説明する。
6図を用いて説明する。
第5図(a)は本実施例による半導体装置の回路図であ
り、同図(b)は断面図である。第1図及び第3図に示
す半導体装置と同一の構成要素には同一の符号を付して
説明を省略又は簡略にする。
り、同図(b)は断面図である。第1図及び第3図に示
す半導体装置と同一の構成要素には同一の符号を付して
説明を省略又は簡略にする。
本実施例のゲート充放電回路20は、第5図(a)に示
すように、第1の実施例におけるダイオード22と抵抗
24の並列接続回路と、第2の実施例におけるダイオー
ド26と抵抗28の並列接続回路とを直列接続したもの
である。ダイオード22はアノードが端子12側でカソ
ードがゲート側になる向きに接続され、ダイオード26
はアノードがゲート側でカソードが端子12側になる向
きに接続されている。
すように、第1の実施例におけるダイオード22と抵抗
24の並列接続回路と、第2の実施例におけるダイオー
ド26と抵抗28の並列接続回路とを直列接続したもの
である。ダイオード22はアノードが端子12側でカソ
ードがゲート側になる向きに接続され、ダイオード26
はアノードがゲート側でカソードが端子12側になる向
きに接続されている。
パワーMOSFETIOのゲートへの駆動信号■oll
がハイレベルに立上がったときには、充電電流がダイオ
ード22と抵抗28を介して流れ込む。
がハイレベルに立上がったときには、充電電流がダイオ
ード22と抵抗28を介して流れ込む。
また、駆動信号■。Sがローレベルに立下がったときに
は、放電電流が抵抗24とダイオード26に介して流れ
出す。したがって、駆動信号■。3の立上がりに対する
応答の速さは抵抗28の抵抗値により定まり、駆動信号
■。9の立下がりに対する応答の速さは抵抗24の抵抗
値により定まる。
は、放電電流が抵抗24とダイオード26に介して流れ
出す。したがって、駆動信号■。3の立上がりに対する
応答の速さは抵抗28の抵抗値により定まり、駆動信号
■。9の立下がりに対する応答の速さは抵抗24の抵抗
値により定まる。
本実施例による半導体装置の詳細について第5図(b)
を用いて説明する。
を用いて説明する。
本実施例では、n型半導体層44内にP型不純物領域4
6の他により浅いP型不純物領域54を形成し、第1の
電極50がn型半導体層44及びp型不純物領域46の
両方にコンタクトし、第2の電極52がn型半導体層4
4及びp型不純物領域54の両方にコンタクトしている
。
6の他により浅いP型不純物領域54を形成し、第1の
電極50がn型半導体層44及びp型不純物領域46の
両方にコンタクトし、第2の電極52がn型半導体層4
4及びp型不純物領域54の両方にコンタクトしている
。
ダイオード22はp型不純物領域46とn型半導体層4
4が接するpn接合により構成され、抵抗24はp型不
純物領域46下の薄いn型半導体屑44により構成され
る。タイオード26はP型不純物領域54とn型半導体
層44が接するpn接合により構成され、抵抗28はP
型不純物領域54下の薄いn型半導体層44により構成
される。
4が接するpn接合により構成され、抵抗24はp型不
純物領域46下の薄いn型半導体屑44により構成され
る。タイオード26はP型不純物領域54とn型半導体
層44が接するpn接合により構成され、抵抗28はP
型不純物領域54下の薄いn型半導体層44により構成
される。
本実施例による半導体装置の動作を第6図を用いて説明
する。
する。
第6図(a)に示すような駆動信号■。Il+が端子1
6に入力すると、駆動電流I。は第6図(b)に示すよ
うに駆動信号■。Sの立上がり時は抵抗28の抵抗値に
応じた応答をし、立下がり時は抵抗24の抵抗値に応じ
た応答をする。本実施例では、p型不純物領域46の方
が深いので、抵抗28より抵抗24の方が抵抗値が高く
、第6図(b)に示すように、駆動信号■。Sの立下が
り時により多く遅延する。
6に入力すると、駆動電流I。は第6図(b)に示すよ
うに駆動信号■。Sの立上がり時は抵抗28の抵抗値に
応じた応答をし、立下がり時は抵抗24の抵抗値に応じ
た応答をする。本実施例では、p型不純物領域46の方
が深いので、抵抗28より抵抗24の方が抵抗値が高く
、第6図(b)に示すように、駆動信号■。Sの立下が
り時により多く遅延する。
このように本実施例によればゲートへの充放電を自在に
遅延させることができ、駆動信号に対して所望の速さで
スイッチングさせることができる。
遅延させることができ、駆動信号に対して所望の速さで
スイッチングさせることができる。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例ではn型半導体層内にp型不純物領
域を形成したがP型半導体層内にn型半導体領域を形成
してもよい。
域を形成したがP型半導体層内にn型半導体領域を形成
してもよい。
また、上記実施例ではnチャネルのパワーMOSFET
にゲート充放電回路を設けたがPチャネルのパワーMO
SFETに本発明を適用してもよい。
にゲート充放電回路を設けたがPチャネルのパワーMO
SFETに本発明を適用してもよい。
さらに、上記実施例では第1導電型半導体層内にひとつ
又はふたつの第2導電型不純物領域を形成したが、3つ
以上の第2導電型半導体領域を形成してもよい9 [発明の効果] 以上の通り、本発明によれば、駆動信号に対して所望の
速さでスイッチングさせることができる。
又はふたつの第2導電型不純物領域を形成したが、3つ
以上の第2導電型半導体領域を形成してもよい9 [発明の効果] 以上の通り、本発明によれば、駆動信号に対して所望の
速さでスイッチングさせることができる。
第1図は本発明の第1の実施例による半導体装置を示す
図、 第2図は本発明の第1の実施例による半導体装置の動作
の説明図、 第3図は本発明の第2の実施例による半導体装置を示す
図、 第4図は本発明の第2の実施例による半導体装置の動作
の説明図、 第5図は本発明の第3の実施例による半導体装置を示す
図、 第6図は本発明の第3の実施例による半導体装置の動作
の説明図、 第7図はパワーMOSFETを用いた駆動回路の従来例
を示す回路図、 第8図、第9図はパワーMOS F ETを用いた駆動
回路の従来例の動作の説明図である。 図において、 10・−/<ワ−MOSFET 12・・・端子 14・・・負荷 16・・・端子 18・・・0MO3I C 20・・・ゲート充放電回路 22・・・ダイオード 24・・・抵抗 26・・・ダイオード 28・・・抵抗 30・・・n型シリコン基板 32・・・P型不純物領域 34・・・n型ソース領域 36・・・ゲート酸化膜 38・・・ゲート電極 40・・・シリコン酸化膜 42・・・ソース電極 44・・・n型半導体層 46・・・P型不純物領域 48・・・シリコン酸化膜 50・・・第1の電極 52・・・第2の電極 54・・・P型不純物領域
図、 第2図は本発明の第1の実施例による半導体装置の動作
の説明図、 第3図は本発明の第2の実施例による半導体装置を示す
図、 第4図は本発明の第2の実施例による半導体装置の動作
の説明図、 第5図は本発明の第3の実施例による半導体装置を示す
図、 第6図は本発明の第3の実施例による半導体装置の動作
の説明図、 第7図はパワーMOSFETを用いた駆動回路の従来例
を示す回路図、 第8図、第9図はパワーMOS F ETを用いた駆動
回路の従来例の動作の説明図である。 図において、 10・−/<ワ−MOSFET 12・・・端子 14・・・負荷 16・・・端子 18・・・0MO3I C 20・・・ゲート充放電回路 22・・・ダイオード 24・・・抵抗 26・・・ダイオード 28・・・抵抗 30・・・n型シリコン基板 32・・・P型不純物領域 34・・・n型ソース領域 36・・・ゲート酸化膜 38・・・ゲート電極 40・・・シリコン酸化膜 42・・・ソース電極 44・・・n型半導体層 46・・・P型不純物領域 48・・・シリコン酸化膜 50・・・第1の電極 52・・・第2の電極 54・・・P型不純物領域
Claims (1)
- 【特許請求の範囲】 1、ゲートに駆動信号が入力されるパワーMOSFET
を有する半導体装置において、 前記パワーMOSFETのゲートと前記駆動信号の入力
端の間に、 絶縁層上に設けられた第1導電型半導体層と、前記第1
導電型半導体層内部に形成された第2導電型半導体領域
と、前記第1導電型半導体層及び前記第2導電型半導体
領域の両方にコンタクトする第1の電極と、前記第1導
電型半導体層のみにコンタクトする第2の電極とを有す
るゲート充放電回路を挿入し、 前記第1の電極及び第2の電極の一方を前記入力端に接
続し、前記第1の電極及び第2の電極の他方を前記ゲー
トに接続したことを特徴とする半導体装置。 2、ゲートに駆動信号が入力されるパワーMOSFET
を有する半導体装置において、 前記パワーMOSFETのゲートと前記駆動信号の入力
端の間に、 絶縁層上に設けられた第1導電型半導体層と、前記第1
導電型半導体層内部に形成された第1の第2導電型半導
体領域と、前記第1導電型半導体層内部に形成され、前
記第1の第2導電型半導体領域より浅い第2の第2導電
型半導体領域と、前記第1導電型半導体層及び前記第1
の第2導電型半導体領域の両方にコンタクトする第1の
電極と、前記第1導電型半導体層及び前記第2の第2導
電型半導体領域の両方にコンタクトする第2の電極とを
有するゲート充放電回路を挿入し、 前記第1の電極及び第2の電極の一方を前記入力端に接
続し、前記第1の電極及び第2の電極の他方を前記ゲー
トに接続したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2203087A JPH0487373A (ja) | 1990-07-31 | 1990-07-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2203087A JPH0487373A (ja) | 1990-07-31 | 1990-07-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0487373A true JPH0487373A (ja) | 1992-03-19 |
Family
ID=16468152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2203087A Pending JPH0487373A (ja) | 1990-07-31 | 1990-07-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0487373A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005026732A (ja) * | 2003-06-30 | 2005-01-27 | Sony Corp | 電界効果トランジスタのドライブ回路 |
DE102009020126A1 (de) * | 2009-05-06 | 2010-11-18 | Siemens Aktiengesellschaft | Elektrische Einrichtung mit einem IGBT |
JP2014150275A (ja) * | 2014-04-04 | 2014-08-21 | Mitsubishi Electric Corp | 半導体装置 |
JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
JP5791758B1 (ja) * | 2014-05-15 | 2015-10-07 | 三菱電機株式会社 | ゲート駆動回路 |
US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
WO2019167446A1 (ja) * | 2018-02-28 | 2019-09-06 | パナソニックIpマネジメント株式会社 | スイッチング回路 |
-
1990
- 1990-07-31 JP JP2203087A patent/JPH0487373A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015220519A (ja) * | 2014-05-15 | 2015-12-07 | 三菱電機株式会社 | ゲート駆動回路 |
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WO2019167446A1 (ja) * | 2018-02-28 | 2019-09-06 | パナソニックIpマネジメント株式会社 | スイッチング回路 |
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US11031935B2 (en) | 2018-02-28 | 2021-06-08 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit |
US11398820B2 (en) | 2018-02-28 | 2022-07-26 | Panasonic Intellectual Property Management Co., Ltd. | Switching circuit |
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