JPH0487373A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 に構成する。

「概要］ 半導体装置、特にパワーＭＯＳＦＥＴを有する半導体装
置に関し、 駆動信号に対して所望の速さでスイッチングさせること
かできるパワーＭＯＳＦＥＴを有する半導体装置を提供
することを目的とし、 ゲートに駆動信号が入力されるパワーＭＯＳＦＥＴを有
する半導体装置において、前記パワーＭＯＳＦＥＴのゲ
ートと前記駆動信号の入力端の間に、絶縁層上に設けら
れた第１導電型半導体層と、前記第１導電型半導体層内
部に形成された第２導電型半導体領域と、前記第１導電
型半導体層及び前記第２導電型半導体領域の両方にコン
タクトする第１の電極と、前記第１導電型半導体層のみ
にコンタクトする第２の電極とを有するゲート充放電回
路を挿入し、前記第１の電極及び第２の電極の一方を前
記入力端に接続し、前記第１の電極及び第２の電極の他
方を前記ゲートに接続するよう［産業上の利用分野］ 本発明は半導体装置、特にパワーＭＯ９ＦＥＴを有する
半導体装置に関する。

［従来の技術］ 電力増幅に用いられるパワートランジスタとして、従来
はパワーバイポーラトランジスタが用いられていたが、
近年、このパワーバイポーラトランジスタがパワーＭＯ
ＳＦＥＴに置き換えられるようになっている。

パワーＭＯＳＦＥＴを用いた駆動回路の例を第７図に示
す。

ｎチャネルのパワーＭＯＳＦＥＴＩＯのドレイン側の端
子１２には負荷１４か接続され、ゲート側の端子１６に
は駆動信号回路であるＣＭＯ３ＩＣ１８が接続され、ソ
ースは接地されている。

第８図（ａ）に示すように、ＣＭＯ３ＩＣ１８からの駆
動信号■。ＳがハイレベルになるとパワーＭＯＳＦＥＴ
ＩＯがターンオンし、同図（ｂ）に実線で示すように、
負荷】４に駆動電流■。が流れはじめ、駆動信号■。Ｓ
がローレベルになるとパワーＭＯＳＦＥＴＩＯがターン
オフし、負荷１４に駆動電流ｒＤか流れなくなる。パワ
ーＭＯＳＦＥＴ１０のターンオン、ターンオフを制御す
ることによりパルス幅変調等が行われる。

パワーＭＯ８ＦＥＴは、パワーバイポーラトランジスタ
に比べて消費電力が少ないこと、通常のＣＭＯ３Ｉ　Ｃ
の出力信号により直接駆動できるので駆動信号回路の構
成が簡単であるという利点を有している。

［発明が解決しようとする課題〕 このようにパワーＭＯ３ＰＥＴは、パワーバイポーラト
ランジスタに比べて種々の利点を有するものであるが、
スイッチングの速さがパワーバイポーラトランジスタと
異なるため単純に置き換えることが困難であるという問
題があった。すなわち、パワーＭＯＳＦＥＴによる駆動
電流ＩＤは、第８図（ｂ）に実線で示すように、駆動信
号Ｖ。８の変化に対して高速で応答するが、パワーバイ
ポーラトランジスタによる駆動電流Ｉ。は、第８図（ｂ
）に点線で示すように、駆動信号Ｖ。９の変化に少し遅
れて応答する。

例えば、第９図（ａ）に示す駆動信号Ｖ。９に対して、
パワーバイポーラトランジスタを用いた場合には駆動電
流Ｉ。が第９図（ｂ）のような波形となるのに対し、パ
ワーＭＯ８ＦＥＴを用いた場合には駆動電流ＩＤが第９
図（りに示すような異なる波形となる。駆動信号Ｖ。Ｓ
はトランジスタによるスイッチングの遅れを予め考慮し
て設計されており、第９図（ｂ）、　（Ｃ）に示すよう
に駆動電流ＩＤの波形が異なると、パワーバイポーラト
ランジスタラパワーＭＯ８ＦＥＴに単純に置き換えるこ
とができず、あらためてパワーＭＯＳＦＥＴ用に駆動信
号Ｖ。５を設計し直さなくてはならないという問題があ
った。

本発明の目的は、駆動信号に対して所望の速さでスイッ
チングさせることができるパワーＭＯＳＦＥＴを有する
半導体装置を提供することにある。

でスイッチングさせることができる。

［課題を解決するための手段］ 上記目的は、ゲートに駆動信号が入力されるパワーＭＯ
ＳＦＥＴを有する半導体装置において、前記パワーＭＯ
ＳＦＥＴのゲートと前記駆動信号の入力端の間に、絶縁
層上に設けられた第１導電型半導体層と、前記第１導電
型半導体層内部に形成された第２導電型半導体領域と、
前記第１導電型半導体層及び前記第２導電型半導体領域
の両方にコンタクトする第１の電極と、前記第１導電型
半導体層のみにコンタクトする第２の電極とを有するゲ
ート充放電回路を挿入し、前記第１の電極及び第２の電
極の一方を前記入力端に接続し、前記第１の電極及び第
２の電極の他方を前記ゲートに接続したことを特徴とす
る半導体装置によって達成される。

［作用コ 本発明によれば、駆動信号に対して所望の遠さ［実施例
］ 本発明の第１の実施例による半導体装置を第１図及び第
２図を用いて説明する。

第１図（ａ）は本実施例による半導体装置の回路図であ
り、同図（ｂ）は断面図である。第７図に示す回路と同
一の構成要素には同一の符号を付して説明を省略又は簡
略にする。

本実施例は、第１図（ａ）に示すように、パワーＭＯ８
ＦＥＴＩＯのゲートと端子１６との間にゲート充放電回
路２ｏを挿入したことを特徴としている。ゲート充放電
図８２０は、第１図（ａ）に示すように、並列接続され
たタイオード２２と抵抗２４により構成されている。タ
イオード２２は、アノードが端子１２側でカソードがゲ
ート側になる向きに挿入されている。

パワーＭＯＳＦＥＴＩ　Ｏのゲートへの駆動信号Ｖ　Ｇ
　９がハイレベルに立上がったときにはダイオード２２
により急速に充電され、駆動信号■。８がローレベルに
立下がったときには抵抗２４によりゆっくり放電される
。

本実施例による半導体装置の詳細について第１図Ｔｂ）
を用いて説明する。第１図（ｂ）の右半分がパワーＭＯ
ＳＦＥＴＩＯであり、左半分がゲート充放電回路２０で
ある。

まず、パワーＭＯＳＦＥＴＩＯについて説明する。ｎ型
シリコン基板３０表面にＰ型不純物領域３２が形成され
、そのｐ型不純物領域３２内にｎ型ソース領域３４が形
成されている。ｎ型シリコン基板３０とｎ型ソース領域
３４間のＰ型不純物領域３２の露出表面上にはゲート酸
化膜３６を介してゲート電極３８が形成されている。ゲ
ート電′＋ｆ！３８上にシリコン酸化膜４０を介してソ
ース電極４２が形成され、コンタクトホールを介してｎ
型ソース領域３４にコンタクトしている。

次に、ゲート充放電回路２０について説明する。

ｎ型シリコン基板１０上にシリコン酸化ＷＡ４０を介し
てｎ型半導体層４４が形成され、このｎ型半導体層４４
内にｐ型不純物領域４６が形成されている。Ｐ型半導体
層４４上にシリコン酸化膜４８を介して第１の電極５０
か形成され、コンタクトホールを介してｎ型半導体Ｎ４
４及びｐ型不純物領域４６の両方にコンタクトしている
。第２の電極５２も同様にシリコン酸化膜４８上に形成
されるが、ｎ型半導体層４４のみにコンタクトしている
。図示しないが、第１のＳ　％　５０は駆動信号■。８
が入力される端子１６に接続され、第２の電極５２はゲ
ート電極３８に接続されている。

ダイオード２２はｐ型不純物領域４６とｎ型半導体層４
４が接するｐｎ接合により構成され、抵抗２４はＰ型不
純物領域４６下の薄いｎ型半導体層４４により構成され
る。

本実施例による半導体装置の動作を第２図を用いて説明
する。

第２図（ａ）に示すような駆動信号■。Ｓが端子１６に
入力すると、駆動電流Ｉ。は第２図（ｂ）に示すように
立上がり時は速く応答し、立ち下がり時は遅く応答する
。すなわち、第１の電［５０への駆動信号■。Ｓがロー
レベルからハイレベルに立上がると、Ｐ型不純物領域４
６とｎ型半導体層４４のｐｎ接合が順バイアスとなり、
ゲートが急速に充電される。逆に第１の電極５０への駆
動信号■ａ　ｓ　カハイレベルからローレベルに立下が
ると、Ｐ型不純物領域４６とｎ型半導体層４４のｐｎ接
合は逆バイアスとなると共に、Ｐ型不純物領域４６下の
ｎ型半導体層４４に空乏層が広がり抵抗値が大きくなっ
てゲートの放電が遅延する。

逆バイアスの自乗■２に対して第２図（Ｃ）に示すよう
に、抵抗値Ｒは比例して増加するので、電圧■がゼロの
時に抵抗値Ｒか小さくとも逆バイアス時に所望の遅延を
生じさせる抵抗値Ｒにすることができる。しかも、Ｐ型
不純物領域４６下のｎ型半導体層４４の厚さを変えるこ
とにより抵抗値Ｒの値を自由に選択することができる。

このように本実施例によれば簡単な構成のゲート充放電
回路を加えるだけで放電時の遅延量をパワーバイポーラ
トランジスタと同じ遅延量にすることができ、そのまま
置き換えることができる。

また、本実施例におけるゲート充放電回路は、駆動用回
路て−あるＣＭＯ３Ｉ　Ｃへの流入電流を制限する保護
回路の機能をも果たす。

本発明の第２の実施例による半導体装置を第３図及び第
４図を用いて説明する。

第３図（ａ）は本実施例による半導体装置の回路図であ
り、同図（ｂ）は断面図である。第１図に示す半導体装
置と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。

本実施例はゲート充放電回路２０は、第１の実施例と同
様に、並列接続されたダイオード２６と抵抗２８により
構成されているが、ダイオード２６が、第１の実施例と
は逆にアノードがゲート側でカソードが端子１２側にな
る向きに挿入されている。したがって、パワーＭＯＳＦ
ＥＴＩＯのゲートへの駆動信号Ｖ。８がハイレベルに立
上がったときには抵抗２８によりゆっくり充電され、駆
動信号■。Ｓかローレベルに立下がったときにはダイオ
ード２６により急速に放電される。

本実施例による半導体装置の詳細について第３図（ｂ）
を用いて説明する。

本実施例では、Ｐ型不純’ｔ０領域４６がｎ型半導体層
４４内に第２の電極５２により形成されていて、駆動信
号Ｖ。Ｓが入力される端子１６に接続された第１の電極
５０はｎ型半導体層４４のみにコンタクトし、ゲート電
極３８に接続された第２の電ｆｌ！５２はｎ型半導体層
４４及びｐ型不純物領域４６の両方にコンタクトしてい
る。

本実施例による半導体装置の動作を第４図を用いて説明
する。

第４図（ａ）に示すような駆動信号■。Ｓが端子１６に
入力すると、駆動電流１．は第４図（ｂ）に示すように
立上がり時は遅く応答し、立下がり時は速く応答する。

すなわち、第１の電極５０への駆動信号■。Ｓがローレ
ベルからハイレベルに立上がると、Ｐ型不純物領域４６
とｎ型半導体層４４のｐｎ接合は逆バイアスとなると共
に、Ｐ型不純物領域４６下のｎ型半導体層４４に空乏層
が広がり抵抗値が大きくなってゲートの充電が遅延する
。

逆に第１の電極５０への駆動信号■。Ｓがハイレベルか
らローレベルに立下がると、ｐ型不純物領域４６とｎ型
半導体層４４のｐｎ接合が順バイアスとなり、ゲートが
急速に放電される。

このように本実施例によればゲートへの充電を遅延させ
て駆動信号に対するスイッチングの速さを変えることが
できる。

本発明の第３の実施例による半導体装置を第５図及び第
６図を用いて説明する。

第５図（ａ）は本実施例による半導体装置の回路図であ
り、同図（ｂ）は断面図である。第１図及び第３図に示
す半導体装置と同一の構成要素には同一の符号を付して
説明を省略又は簡略にする。

本実施例のゲート充放電回路２０は、第５図（ａ）に示
すように、第１の実施例におけるダイオード２２と抵抗
２４の並列接続回路と、第２の実施例におけるダイオー
ド２６と抵抗２８の並列接続回路とを直列接続したもの
である。ダイオード２２はアノードが端子１２側でカソ
ードがゲート側になる向きに接続され、ダイオード２６
はアノードがゲート側でカソードが端子１２側になる向
きに接続されている。

パワーＭＯＳＦＥＴＩＯのゲートへの駆動信号■ｏｌｌ
がハイレベルに立上がったときには、充電電流がダイオ
ード２２と抵抗２８を介して流れ込む。

また、駆動信号■。Ｓがローレベルに立下がったときに
は、放電電流が抵抗２４とダイオード２６に介して流れ
出す。したがって、駆動信号■。３の立上がりに対する
応答の速さは抵抗２８の抵抗値により定まり、駆動信号
■。９の立下がりに対する応答の速さは抵抗２４の抵抗
値により定まる。

本実施例による半導体装置の詳細について第５図（ｂ）
を用いて説明する。

本実施例では、ｎ型半導体層４４内にＰ型不純物領域４
６の他により浅いＰ型不純物領域５４を形成し、第１の
電極５０がｎ型半導体層４４及びｐ型不純物領域４６の
両方にコンタクトし、第２の電極５２がｎ型半導体層４
４及びｐ型不純物領域５４の両方にコンタクトしている
。

ダイオード２２はｐ型不純物領域４６とｎ型半導体層４
４が接するｐｎ接合により構成され、抵抗２４はｐ型不
純物領域４６下の薄いｎ型半導体屑４４により構成され
る。タイオード２６はＰ型不純物領域５４とｎ型半導体
層４４が接するｐｎ接合により構成され、抵抗２８はＰ
型不純物領域５４下の薄いｎ型半導体層４４により構成
される。

本実施例による半導体装置の動作を第６図を用いて説明
する。

第６図（ａ）に示すような駆動信号■。Ｉｌ＋が端子１
６に入力すると、駆動電流Ｉ。は第６図（ｂ）に示すよ
うに駆動信号■。Ｓの立上がり時は抵抗２８の抵抗値に
応じた応答をし、立下がり時は抵抗２４の抵抗値に応じ
た応答をする。本実施例では、ｐ型不純物領域４６の方
が深いので、抵抗２８より抵抗２４の方が抵抗値が高く
、第６図（ｂ）に示すように、駆動信号■。Ｓの立下が
り時により多く遅延する。

このように本実施例によればゲートへの充放電を自在に
遅延させることができ、駆動信号に対して所望の速さで
スイッチングさせることができる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、上記実施例ではｎ型半導体層内にｐ型不純物領
域を形成したがＰ型半導体層内にｎ型半導体領域を形成
してもよい。

また、上記実施例ではｎチャネルのパワーＭＯＳＦＥＴ
にゲート充放電回路を設けたがＰチャネルのパワーＭＯ
ＳＦＥＴに本発明を適用してもよい。

さらに、上記実施例では第１導電型半導体層内にひとつ
又はふたつの第２導電型不純物領域を形成したが、３つ
以上の第２導電型半導体領域を形成してもよい９ ［発明の効果］ 以上の通り、本発明によれば、駆動信号に対して所望の
速さでスイッチングさせることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置を示す
図、 第２図は本発明の第１の実施例による半導体装置の動作
の説明図、 第３図は本発明の第２の実施例による半導体装置を示す
図、 第４図は本発明の第２の実施例による半導体装置の動作
の説明図、 第５図は本発明の第３の実施例による半導体装置を示す
図、 第６図は本発明の第３の実施例による半導体装置の動作
の説明図、 第７図はパワーＭＯＳＦＥＴを用いた駆動回路の従来例
を示す回路図、 第８図、第９図はパワーＭＯＳ　Ｆ　ＥＴを用いた駆動
回路の従来例の動作の説明図である。 図において、 １０・−／＜ワ−ＭＯＳＦＥＴ １２・・・端子 １４・・・負荷 １６・・・端子 １８・・・０ＭＯ３Ｉ　Ｃ ２０・・・ゲート充放電回路 ２２・・・ダイオード ２４・・・抵抗 ２６・・・ダイオード ２８・・・抵抗 ３０・・・ｎ型シリコン基板 ３２・・・Ｐ型不純物領域 ３４・・・ｎ型ソース領域 ３６・・・ゲート酸化膜 ３８・・・ゲート電極 ４０・・・シリコン酸化膜 ４２・・・ソース電極 ４４・・・ｎ型半導体層 ４６・・・Ｐ型不純物領域 ４８・・・シリコン酸化膜 ５０・・・第１の電極 ５２・・・第２の電極 ５４・・・Ｐ型不純物領域

Claims (1)

1. 【特許請求の範囲】 １、ゲートに駆動信号が入力されるパワーＭＯＳＦＥＴ
   を有する半導体装置において、 前記パワーＭＯＳＦＥＴのゲートと前記駆動信号の入力
   端の間に、 絶縁層上に設けられた第１導電型半導体層と、前記第１
   導電型半導体層内部に形成された第２導電型半導体領域
   と、前記第１導電型半導体層及び前記第２導電型半導体
   領域の両方にコンタクトする第１の電極と、前記第１導
   電型半導体層のみにコンタクトする第２の電極とを有す
   るゲート充放電回路を挿入し、 前記第１の電極及び第２の電極の一方を前記入力端に接
   続し、前記第１の電極及び第２の電極の他方を前記ゲー
   トに接続したことを特徴とする半導体装置。 ２、ゲートに駆動信号が入力されるパワーＭＯＳＦＥＴ
   を有する半導体装置において、 前記パワーＭＯＳＦＥＴのゲートと前記駆動信号の入力
   端の間に、 絶縁層上に設けられた第１導電型半導体層と、前記第１
   導電型半導体層内部に形成された第１の第２導電型半導
   体領域と、前記第１導電型半導体層内部に形成され、前
   記第１の第２導電型半導体領域より浅い第２の第２導電
   型半導体領域と、前記第１導電型半導体層及び前記第１
   の第２導電型半導体領域の両方にコンタクトする第１の
   電極と、前記第１導電型半導体層及び前記第２の第２導
   電型半導体領域の両方にコンタクトする第２の電極とを
   有するゲート充放電回路を挿入し、 前記第１の電極及び第２の電極の一方を前記入力端に接
   続し、前記第１の電極及び第２の電極の他方を前記ゲー
   トに接続したことを特徴とする半導体装置。