JP5750311B2 - インバータ駆動装置 - Google Patents
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Description
本発明は、ＨＥＶインバータ回路、それを用いた電力変換装置およびそれを用いた電動車両に係り、特に、パワー半導体素子の制御に用いるに好適で安全なインバータ回路を駆動するインバータ駆動装置に関する。
従来、自動車の高電圧インバータに使用されるパワー半導体素子としてＩＧＢＴがある。ＩＧＢＴはＭＯＳＦＥＴと比べ短絡耐量が少ない傾向があり、短絡および過電流保護回路の設計には注意を要する。
インバータの設計において、安全性確保のために短絡耐量の大きいＩＧＢＴを使用することも可能であるが、コスト増加，定常損失の増大などのデメリットが多い。また、短絡時のエネルギーを小さくする目的で、短絡発生時にツェナダイオードを使用してゲート電圧をクランプすることで、ＩＧＢＴの短絡電流を抑制する方法もあるが、ＩＧＢＴの種類によってはゲート電圧が振動してしまうおそれがある。
特開２００８−２３６９０７号公報では、過電流検出時にツェナダイオードを使用してＩＧＢＴのゲート電圧をクランプし過電流を抑制する記述があるが、同方式では、ＩＧＢＴの種類により、ツェナクランプ動作とツェナクランプ解除とを繰り返すことでゲート電圧が振動するおそれがある。この現象は電圧サージを大きくする要因となってしまう。
本発明の課題は、インバータシステムの安全性を向上することである。
上記課題を解決するために、本発明に係るインバータ駆動装置は、ＰＷＭ信号に基づいて前記パワー半導体素子のゲート電圧信号を出力するドライブ回路と、前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第１所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第１所定時間経過後に、当該比較結果に基づいて前記ドライブ回路に前記ゲート電圧信号の出力を停止するためのフォルト信号を出力する過電流保護回路と、前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第２所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第２所定時間経過後に、当該比較結果に基づいて前記ドライブ回路の前記ゲート電圧信号をクランプするツェナクランプ保護回路と、を備え、前記ツェナクランプ保護回路は、前記エミッタ電極側の電圧を取得した後、所定時間の間、当該ツェナクランプ保護回路によるクランプを継続するラッチ回路を有する。
本発明により、インバータシステムの安全性を向上させることができる。
図１は、一般的なＨＥＶインバータのシステム図である。このインバータシステムにはバッテリ１００の直流電圧を交流電圧に変換するパワー半導体素子１０４〜１０９と、モータ１０２と、前記パワー半導体素子１０４〜１０９からの電流を検出する電流センサ１０３と、ＣＰＵ，カウンタ回路，入出力回路などを内蔵したＰＷＭ回路１０１と、前記パワー半導体素子１０４〜１０９を駆動するためのゲート駆動回路１１０〜１１５で構成される。ツェナクランプ回路は前述のゲート駆動回路に含まれる。ここでゲート駆動回路はアーム毎に構成される。なお、本実施形態においては、パワー半導体素子は主にＩＧＢＴである。
図１に示した回路構成では、ＰＷＭ回路１０１が、電流センサ１０３により検出されたパワー半導体素子１０４〜１０９が出力する電流値と設定値との偏差を零にするＰＷＭ（パルス幅変調）演算を行う。このＰＷＭ回路１０１からゲート駆動回路１１０〜１１５へ、パワー半導体素子１０４〜１０９へのオン信号，オフ信号を交互に繰り返すＰＷＭ信号（パルス信号）が出力される。
図２は、パワー半導体素子１０４を駆動するための従来のゲート駆動回路１１０ａの回路構成図である。図２に示されるような、一般的に使用されるゲート駆動回路１１０ａの過電流保護回路２０４は、パワー半導体素子１０４のミラーエミッタ端子に接続されたミラーエミッタ検出抵抗２０２の電圧を読み取ることで、パワー半導体素子１０４の過電流異常を検出し、パワー半導体素子１０４の動作を停止する。この過電流保護回路２０４は、ミラーエミッタ検出抵抗２０２より読み取るミラー電圧に、リカバリーサージノイズを除去するためのブランキングフィルタ２０７を経由させて、過電流検出コンパレータ２０５において設定された所定の過電流検出基準電圧Ｖａより高い場合に過電流異常と判定し、フォルト信号出力部２０６からパワー半導体素子１０４の出力を停止するためのフォルト信号を出力する。
図５に図２に示したゲート駆動回路１１０ａにおける過電流保護動作のタイミングチャートを示す。縦軸に示したゲート電圧，コレクタ電圧及びミラー電圧（コレクタ電流）は、パワー半導体素子１０４のそれぞれの電圧値である。Ｖａは、図２にて説示した過電流検出基準電圧Ｖａである。
従来のゲート駆動回路では、図１に示されたパワー半導体素子１０４とパワー半導体素子１０５とのアーム短絡のような過電流が発生した場合、ブランキングフィルタ２０７のブランキング時間Ｔａの間はパワー半導体素子１０４を停止しないため、過電流保護異常でパワー半導体素子１０４を停止するまでの間は、ドライブ回路２００の制御電圧で短絡動作を継続してしまう。
そのため、パワー半導体素子１０４として短絡耐量の小さいＩＧＢＴなどを使用する場合、ブランキング時間Ｔａを自由に設計できないため、安全動作マージンが充分に確保できないおそれがある。
図３は、図２のゲート駆動回路１１０ａにツェナクランプ保護回路３００を追加したゲート駆動回路１１０ｂの回路構成図である。ツェナクランプ保護回路３００は、パワー半導体素子１０４のゲート電圧をクランプするためのツェナダイオード３０１と、このツェナダイオード３０１を通電させる為のツェナクランプ用のＭＯＳＦＥＴ３０２と、ツェナクランプ検出保護用のブランキングフィルタ３０７とにより構成される。ＭＯＳＦＥＴ３０２のゲート端子には、過電流保護回路２０４と同様に、ミラーエミッタ検出抵抗２０２が接続されており、ミラー電圧がブランキングフィルタ３０７を経由してＭＯＳＦＥＴ３０２のスレッシュホールド電圧を超えることで、ツェナクランプが動作する回路構成である。図３のゲート駆動回路１１０ｂは、ツェナクランプ動作を行うことで、短絡異常停止までの間、パワー半導体素子１０４のゲート電圧をクランプし、短絡エネルギーを低減させることが可能である。
しかしながら、使用するパワー半導体１０４の特性によっては、ツェナクランプの動作と解除とを繰り返すことで、パワー半導体素子１０４の入力電圧が振動してしまい、出力電圧および出力電流を不安定にしてしまうおそれがある。この不安定動作をタイミングチャートで示したものが図６である。
縦軸に示したゲート電圧，コレクタ電圧及びミラー電圧（コレクタ電流）は、パワー半導体素子１０４のそれぞれの電圧値である。また縦軸のツェナクランプは、ＭＯＳＦＥＴ３０２のスイッチングタイミングを示す。Ｖｂは、図３に示されたツェナクランプ保護回路３００のツェナクランプ検出コンパレータの検出基準電圧Ｖｂを示す。Ｔｂは、ブランキングフィルタ３０７のブランキング時間Ｔｂを示す。
図４は、本発明の実施形態に係るゲート駆動回路１１０の回路構成図である。図４のツェナクランプ保護回路３１０は、過電流保護回路２０４と同様にミラーエミッタ検出抵抗２０２の電圧を検出し、定常リカバリーのサージノイズを除去するためのツェナクランプ保護検出用のブランキングフィルタ３０７を経由させ、ツェナクランプ検出用のコンパレータ３０５に設定された所定のツェナクランプ検出基準電圧Ｖｂより高い場合に、ツェナクランプ動作をする。
つまり、過電流保護回路２０４は、パワー半導体素子１０４のエミッタ電極側の電圧を検出し、この電圧値と過電流検出基準電圧Ｖａ（第１所定電圧値）と比較し、当該比較結果に基づいてドライブ回路２００にゲート電圧信号の出力を停止するためのフォルト信号をフォルト信号出力部２０６から出力する。一方、ツェナクランプ保護回路３１０は、パワー半導体素子１０４のエミッタ電極側の電圧を検出し、この電圧値と検出基準電圧Ｖｂ（第２所定電圧値）と比較し、当該比較結果に基づいてドライブ回路２００のゲート電圧信号をクランプする。さらに、ツェナクランプの出力は、ラッチ回路３０３を使用することで、ツェナクランプ動作後のミラー電圧の如何によらず、一定期間ツェナクランプ動作を継続するため、パワー半導体素子１０４の入力電圧が振動するなどの弊害を無くすことができる。
図４の過電流保護回路２０４およびツェナクランプ保護回路３１０のタイミングチャートを図７に示す。ここで、過電流検出用のブランキングフィルタ２０７のブランキング時間をＴａ、過電流検出用のコンパレータ２０５の検出基準電圧Ｖａ、ツェナクランプ検出用のブランキングフィルタ３０７のブランキング時間をＴｂ、ツェナクランプ検出用のコンパレータ３０５の検出基準電圧Ｖｂとする。
本実施形態のインバータ駆動装置の特徴として、インバータ回路の短絡時は高速に応答させる必要があるために、ツェナクランプ検出用のブランキング時間Ｔｂはできる限り小さくに設定する。ただし、定常時に発生するリカバリーノイズの幅よりも長く設定する。
また、ツェナクランプの狙い値である検出基準電圧Ｖｂを過電流保護の狙い値である検出基準電圧Ｖａよりも高く設定することで、アーム短絡のような電流値が大きくかつ頻度の低いような異常の場合に、ツェナクランプが働くように設定してある。これは、インバータ回路の短絡時の電流よりは大きくない過電流発生時に、ツェナクランプが動作しパワー半導体素子１０４の出力電流を制限してしまうことを防ぐためである。
ツェナクランプを出力する時間Ｔzcpは、ブランキング時間Ｔａよりも長く設定する。これは過電流を検出しブランキング時間経過後に停止するまでの間に、ツェナクランプが終了し、再び短絡電流が増加するのを防ぐためである。
具体的には、Ｖａを使用した過電流保護をＩＧＢＴの短絡耐量時間以内に終了させているため、ツェナクランプの出力時間Ｔzcpは、パワー半導体素子１０４の短絡耐量時間程度に設定している。
これにより、パワー半導体素子１０４の入力電圧を安定的にクランプし、短絡エネルギーを低減することが可能になる。
図８は、ラッチ回路３０３のリセット信号の出力タイミングを示す第１のタイミングチャートである。ツェナクランプ時間を生成するラッチ回路３０３のリセット信号トリガは、ドライブ回路２００に入力される制御ＰＷＭのオフと同期させる。これはツェナクランプ出力時間Ｔzcpが、ドライブ回路２００に入力されるＰＷＭの最小オフ幅よりも大きい場合に、次の制御ＰＷＭオン時にツェナクランプが動作し続けている状態を回避するためである。
図９は、ラッチ回路３０３のリセット信号の出力タイミングを示す第２のタイミングチャートである。出力時間Ｔzcpの終了タイミング、つまりツェナクランプ時間を生成するラッチ回路３０３のリセット信号トリガは、フォルト信号出力部２０６から出力されるフォルト信号がオンされるタイミングと同期させる。または、出力時間Ｔzcpの終了タイミングは、その他のインバータ回路の異常が検出されたことを示す信号と同期させてもよい。インバータ回路の異常状態を検出した場合、ドライブ回路２００は、ゲート電圧を通常制御時のゲート電圧をオフする時間よりも長い時間でオフするソフト遮断状態でゲート電圧を下げる（図９のタイミングＡ以降）。この場合ツェナクランプの必要性が無いことから、ツェナクランプのラッチ動作を終了する。
図１０は、本実施形態のインバータ駆動装置を部分的にＩＣ化した場合の第１回路構成図を示す。ツェナダイオード３０１とＭＯＳＦＥＴ３０２は、ツェナクランプ電流が長時間流れるため、発熱する。そこで、ツェナダイオード３０１とＭＯＳＦＥＴ３０２を除いた過電流保護回路２０４およびツェナクランプ保護回路３１０をＩＣ化させている。さらに、ＩＣ回路の外部にフィルタＴｂ′４０１及びフィルタＴａ′４０２にて、個別に追加調整することが可能である。
図１１は、本実施形態のインバータ駆動装置を部分的にＩＣ化した場合の第２回路構成図を示す。過電流検出レベル，ツェナクランプ検出レベルは、ミラーエミッタ検出抵抗２０２とミラーエミッタ検出抵抗２０３の分割構成をとることで、おのおのに入力される電圧を個別に調整することが可能になる。ただし、過電流検出レベルはツェナクランプレベルよりも低く設定する。
１００ バッテリ
１０１ ＰＷＭ回路
１０２ モータ
１０３ 電流センサ
１０４，１０５，１０６，１０７，１０８，１０９ スイッチング素子
１１０，１１１，１１２，１１３，１１４，１１５ ゲート駆動回路
２００ ドライブ回路
２０２，２０３ ミラーエミッタ検出抵抗
２０４ 過電流保護回路
２０５ 過電流検出コンパレータ
２０６ フォルト信号出力部
２０７ ブランキングフィルタ
３０１ ツェナダイオード
３０２ ＭＯＳＦＥＴ
３０３ ラッチ回路
３０５ コンパレータ
３０７ ブランキングフィルタ
４０１，４０２ フィルタ
１０１ ＰＷＭ回路
１０２ モータ
１０３ 電流センサ
１０４，１０５，１０６，１０７，１０８，１０９ スイッチング素子
１１０，１１１，１１２，１１３，１１４，１１５ ゲート駆動回路
２００ ドライブ回路
２０２，２０３ ミラーエミッタ検出抵抗
２０４ 過電流保護回路
２０５ 過電流検出コンパレータ
２０６ フォルト信号出力部
２０７ ブランキングフィルタ
３０１ ツェナダイオード
３０２ ＭＯＳＦＥＴ
３０３ ラッチ回路
３０５ コンパレータ
３０７ ブランキングフィルタ
４０１，４０２ フィルタ
Claims (3)
- パワー半導体素子により構成されるインバータ回路を駆動するインバータ駆動装置であって、
ＰＷＭ信号に基づいて前記パワー半導体素子のゲート電圧信号を出力するドライブ回路と、
前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第１所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第１所定時間経過後に、当該比較結果に基づいて前記ドライブ回路に前記ゲート電圧信号の出力を停止するためのフォルト信号を出力する過電流保護回路と、
前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第２所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第２所定時間経過後に、当該比較結果に基づいて前記ドライブ回路の前記ゲート電圧信号をクランプするツェナクランプ保護回路と、を備え、
前記第２所定電圧値は、第１所定電圧値よりも大きく設定され、
前記第２所定時間は、前記第１所定時間よりも小さくかつ前記パワー半導体素子のリカバリーノイズの幅よりも長く設定され、
前記ツェナクランプ保護回路は、前記第１所定時間の期間よりも大きくかつ前記パワー半導体素子の短絡耐量時間よりも長くさらに前記第１所定時間が終了したタイミングを含む期間、当該ツェナクランプ保護回路によるクランプを継続させるラッチ回路を有するインバータ駆動装置。 - 請求項１に記載されたインバータ駆動装置であって、
前記ラッチ回路は、前記ツェナクランプ保護回路によるクランプの解除タイミングを前記ドライブ回路に入力される前記ＰＷＭ信号のオフ信号と同期させるインバータ駆動装置。 - 請求項１または２に記載されたインバータ駆動装置であって、
前記パワー半導体素子の前記エミッタ電極側に接続された第１抵抗体と、
前記第１抵抗体に対してグランドに近い側に直列に接続された第２抵抗体と、を備え、
前記過電流保護回路は、前記パワー半導体素子の前記エミッタ電極側の電圧の代わりに、前記第１抵抗体の電圧を取得し、当該電圧と予め定められた第１所定電圧値を比較し、
前記第１抵抗体の電圧を取得してから前記第１所定時間経過後に、当該比較結果に基づいて前記ドライブ回路に前記ゲート電圧信号の出力を停止するためのフォルト信号を出力する 前記ツェナクランプ保護回路は、前記パワー半導体素子の前記エミッタ電極側の代わりに、前記第２抵抗体の電圧を取得し、前記第２抵抗体の電圧を取得してから前記第２所定時間経過後に、当該比較結果に基づいて前記ドライブ回路の前記ゲート電圧信号をクランプするインバータ駆動装置。
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