JP5554444B1 - 半導体パッケージの複合冷却構造 - Google Patents

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Abstract

【課題】半導体を3次元実装して構成された半導体パッケージの冷却性能に優れた冷却構造を提供する。
【解決手段】マザーボード1上に半導体2,4,5が複数層に積層されて構成された半導体パッケージの複合冷却構造において、最上層の半導体5の上に、加熱されて蒸発するとともに放熱して凝縮する作動流体が封入されたベーパーチャンバー型熱拡散板8が前記最上層の半導体5との間で熱授受するように配置され、その熱拡散板8上にヒートシンク11が設けられ、前記熱拡散板8は、前記マザーボード1の上面に配置された第1層の半導体2の上面に向けて延びるとともにその第1層の半導体の上面に熱授受可能に接触させられた中空構造の脚部8bを備え、この脚部8bの内部を含む前記熱拡散板8の内部に、液相の前記作動流体が浸透しかつ毛管力を発生するウィック9が収容されている。
【選択図】図1

Description

この発明は、半導体パッケージからの放熱を促進して半導体パッケージの冷却を行うための冷却構造に関し、特に複数のチップを3次元方向に積層して実装された半導体パッケージを冷却する構造に関するものである。
メモリやマイコンをはじめとした複数のチップやシリコンダイを積層して実装することが従来行われており、このような技術は3次元実装と称されている。それらのチップやシリコンダイなどは、バンプを使用したフリップチップ接続や貫通電極などによって接続され、このような接続技術により同一寸法のチップやシリコンダイを積層できるようになった。
3次元実装によってチップなどを積層して構成された半導体パッケージは、素子や回路の実装密度が高くなるのに対して、周囲の空気に接触する面積が小さくなる。そのため、放熱面となる外面の単位面積当たりの放熱量が増大し、放熱が確実かつ十分に行われなければ、チップ自体や接点などが異常もしくは不均一に高温になってしまい、動作不良の原因になる可能性がある。また、3次元実装された半導体パッケージでは、機能を増大させるために、電気的もしくは光学的信号などの各種の信号の入出力のための広い表面が必要となり、これが放熱のための面積を減じる要因になっている。そして、100層程度の多層に3次元実装した場合の電気的な性能や製造方法などが積極的に研究されており、これと同時にその冷却が重要な課題となっている。より多層に積層した場合、下層のチップと外気との間の熱抵抗が大きくなり、それに伴ってチップにおける接点の温度が高くなる。従来では、2次元実装における冷却技術によって3次元実装の半導体パッケージもしくはチップの冷却を行っていた。その一例を説明すると、基板もしくはマザーボート上に複数層に積層された半導体チップの上に、熱伝達材を介在させて熱拡散板を配置し、その熱拡散板を介してヒートシンクに熱を伝達するように構成されている。しかしながら、このような構成では、3次元実装した半導体パッケージの冷却を必ずしも十分に行うことができなかった。一方、特許文献1には、二種類の半導体チップを重ね合わせ、これを金属伝熱板によって挟み付け、さらにその外側に冷媒チューブを配置した半導体装置が記載されている。
特開2001−308245号公報
半導体チップやシリコンダイなどを積層する場合、各層の間に絶縁層を設ける場合があり、その絶縁層は熱伝導性が劣るから、3次元実装による集積度の増大と相まって、半導体パッケージの温度管理が難しくなる。上述した特許文献1に記載されているような冷却構造は、二層に積層された半導体チップをその両面側に設けた冷媒チューブによって冷却するように構成され、したがって一つの半導体チップに対して一つの冷媒チューブを設けた構成となっている。これは、従来の2次元実装の半導体パッケージの冷却技術と相違がなく、その放熱面積が限られるなど冷却能力が必ずしも高くないから、3次元実装の半導体パッケージの冷却に使用した場合には、接点温度が高くなるなどの可能性があり、3次元実装の半導体パッケージの冷却に適した技術を開発する必要がある。
この発明は上記の技術的課題に着目してなされたものであって、3次元実装された半導体パッケージにおける下層のチップもしくはシリコンダイなどの冷却をも十分に行うことのできる複合冷却構造を提供することを目的とするものである。
上記の目的を達成するために、請求項1の発明は、マザーボード上に半導体が複数層に積層されて構成された半導体パッケージの複合冷却構造において、最上層の半導体の上に、加熱されて蒸発するとともに放熱して凝縮する作動流体が封入されたベーパーチャンバー型熱拡散板が前記最上層の半導体との間で熱授受するように配置され、その熱拡散板上にヒートシンクが設けられ、前記熱拡散板は、前記マザーボードの上面に配置された第1層の半導体の上面に向けて延びるとともにその第1層の半導体の基板の上面に熱授受可能に接触させられた中空構造の脚部を備え、この脚部の内部を含む前記熱拡散板の内部に、液相の前記作動流体が浸透しかつ毛管力を発生するウィックが収容されていることを特徴とするものである。
また、請求項2の発明は、請求項1の発明において、前記マザーボードの下面に他のヒートシンクが前記マザーボードと熱授受可能に配置されていることを特徴とする半導体パッケージの複合冷却構造である。
そして、請求項3の発明は、請求項2の発明において、前記マザーボードには、前記上面から下面に貫通して前記他のヒートシンクに熱を伝達する熱伝達部材が設けられていることを特徴とする半導体パッケージの複合冷却構造である。
この発明によれば、積層された半導体が動作することにより熱が発生する。最上層の半導体側にはベーパーチャンバー型熱拡散板が配置されているので、その熱拡散板の内部の作動流体は半導体から熱を奪って蒸発し、その蒸気が熱拡散板の内部に広がる。一方、その熱拡散板の上面側にヒートシンクが配置されているから、熱拡散板の上面は、半導体に接触している下面より低温になっており、したがって作動流体の蒸気が熱拡散板の上面に接触して放熱し、凝縮する。すなわち、作動流体がその潜熱としてヒートシンクに対して熱を輸送する。そして、そのヒートシンクから周囲の空気に放熱する。
また、熱拡散板は、第1層の半導体の上面に熱授受可能に接触する脚部を備えており、その脚部の内部にも作動流体が存在している。したがって、第1層の半導体の温度が低い場合には、上層の半導体の熱が第1層の半導体に対して輸送され、第1層の半導体を放熱部として熱を放散し、上層の半導体を冷却することができる。あるいは第1層の半導体の温度が高い場合には、脚部の内部の作動流体が第1層の半導体から熱を奪って蒸発し、その熱を上側のヒートシンクに運んで放熱させる。この場合は、熱拡散板は上層の半導体だけでなく、第1層の半導体の放熱手段としても機能する。そして、熱拡散板を構成しているベーパーチャンバーは、液相の作動流体が浸透することにより毛管圧を生じるウイックをその内部に収容しているから、半導体から熱を受ける箇所に対して液相の作動流体を十分にもしくは確実に行き渡らせて、半導体からヒートシンクに対する熱輸送を必要十分に行うことができる。
また、この発明によれば、第1層の半導体からの放熱を促進することができるので、ハンダ付け時の熱による半導体の損傷を回避するべく低融点のハンダを使用したとしても、そのハンダが軟化もしくは溶融して接続不良が生じるなどの事態を防止することができる。
この発明の具体例を説明するための模式的な断面図である。
図1はこの発明の一具体例を模式的に示す断面図であって、マザーボード1上に半導体を複数層に積層して半導体パッケージが構成されている。マザーボート1は従来知られている構成のものであって、その上面に回路が形成されており、電子素子や回路を有する第1層の半導体であるセラミック基板2が、マザーボート1の上面側に配置されている。このセラミック基板2の回路とマザーボート1の回路とは、銅を含有する低融点のハンダ3によって接続されている。
セラミック基板2の上には、そのセラミック基板2より外形寸法が小さい(言い換えれば面積が小さい)複数のシリコンダイ4,5が積層されている。これらのシリコンダイ4,5はこの発明における上層側の半導体に相当していて電子素子もしくは回路を有し、前記ハンダ3より融点の高いバンプ6を使用したフリップチップ接続によって相互に接続され、また前記セラミック基板2に接続されている。
最上層のシリコンダイ5の上面には、熱伝達物質7を介してベーパーチャンバー型熱拡散板8が配置されている。この熱伝達物質7は熱伝導率の高い物質を含有するグリース状もしくは薄膜状の物質であり、サーマル・インターフェイス・マテリアル(Thermal Interface material:TIM)として従来知られているものである。また、ベーパーチャンバー型熱拡散板8は、加熱されて蒸発しかつ放熱して凝縮する作動流体を封入した中空部材であり、特に図1に示す例では、最上層のシリコンダイ5の上面に接触させられる平板部8aと、その平板部8aの周辺部から下側に延びた脚部8bとを有している。
平板部8aはシリコンダイ5の上面より広い面積をもった中空平板体であり、その平板部8aの内部には、狭い間隔で互いに平行に多数の仕切り板を設けることによりマイクロチャネルが形成されている。また、脚部8bは中空の柱状もしくは立て壁状の部分であって、その内部は上記の平板部8aに連通している。そして、その脚部8bの下面は、熱伝達物質9を介して、前述したセラミック基板2の上面に熱授受可能に接触している。さらに、上記の平板部8aおよび脚部8bの内面に沿わせてウイック10が配置されている。このウイック10は、液相の作動流体が浸透することにより毛管圧を発生する多孔構造体であって、一例として銅粒子などの焼結材によって構成されている。なお、作動流体は水が一般的であり、これに替えてアルコールなどの他の流体を使用してもよい。
熱拡散板8の上面に熱伝達物質11を介してヒートシンク12が接触させられている。ヒートシンク12は周囲の空気に対して熱を放散するためのものであるから、多数の放熱フィンを有する一般的な構造のヒートシンクであってよいが、図1に示す例では、マイクロチャネルが形成された冷却板によって構成されている。その構造を説明すると、全体として中空の平板状に形成されるとともに、その内部には狭い間隔で互いに平行に配列した多数のフィン(もしくは仕切り板)が設けられ、それらのフィンによってスリット状の通気路(チャネル)が多数形成されている。
ヒートシンク12は外周側に突出しているフランジ部13を有しており、ヒートシンク12はこのフランジ部13を介してマザーボート1に取り付けられている。すなわち、フランジ部13の少なくとも2箇所には、フランジ部13およびマザーボート1を貫通する締結ボルト14が設けられており、その締結ボルト14の頭部とフランジ部13の上面との間にスプリング15が介在させられ、かつ締結ボルト14のマザーボート1の下面側に突き出た先端部にナット16が締め込まれている。したがって、そのスプリング15の弾性力がヒートシンク12とマザーボート1とを近づける荷重として作用し、その結果、ヒートシンク12が熱拡散板8の上面に押し付けられて接触している。同時に、セラミック基板2およびその上に積層されたシリコンダイ4,5ならびに熱拡散板8が、上記のスプリング15の弾性力によって、マザーボート1とヒートシンク12との間に挟み込まれている。なお、図1で符号17はマザーボート1の上面に設けられた補強板を示す。
さらに、マザーボート1の下面には、他のヒートシンク18が取り付けられている。これは、熱が溜まって温度が上昇しやすい第1層の半導体であるセラミック基板2からの放熱を促進するためのものであり、上記の熱拡散板8から放熱させるための前記ヒートシンク12と同様に、マイクロチャネル型の冷却板によって構成されている。当該他のヒートシンク18は、熱伝達物質19を介在させた状態でマザーボート1の下面に接触させられている。このヒートシンク18は外周側に突出したフランジ部20を有し、そのフランジ部20に下面側から挿入された取り付けビス21の先端部が、マザーボート1に埋め込んであるナット22にねじ込まれている。また、その取り付けビス21の頭部とフランジ部20の下面との間にスプリング23が介在させられており、このスプリング23によってヒートシンク18がマザーボート1の下面に押し付けられて密着させられている。
そして、このヒートシンク18に対する熱伝導を促進するために、マザーボート1にはサーマルビア(Thermal Via)と称される熱伝達部材24が設けられている。この熱伝達部材24は、金属などの熱伝導率の高い素材からなる細い軸状もしくはピン状の部材であって、マザーボート1における電子素子や回路を避けた位置にその厚さ方向に貫通して端部が上下両面側に露出した状態に埋め込まれている。
つぎに上記の複合冷却構造の作用について説明すると、セラミック基板2やシリコンダイ4,5などに通電して動作させると、不可避的に熱が生じ、その温度が上昇する。その熱の一部は、それぞれの表面から周囲の空気に放散させられ、また他の一部は、セラミック基板2からその上層側にシリコンダイ4,5を経て熱拡散板8に伝達される。その熱によって、熱拡散板8の内部の作動流体が蒸発し、その蒸気は温度が低いことにより圧力が相対的に低くなっている箇所、すなわちヒートシンク12に接触している上面側に流動する。そして、作動流体蒸気は、熱拡散板8の上面に接触することにより放熱して凝縮する。こうしてヒートシンク12に伝達された熱は、周囲の空気に対して伝達され、ヒートシンク12が冷却される。このように最上層のシリコンダイ5からヒートシンク12への熱の伝達は、作動流体の潜熱として運ばれて行われるから、作動流体の潜熱の熱量が大きいことにより、最上層のシリコンダイ5とヒートシンク12との間の熱抵抗が小さくなり、半導体パッケージの全体としての冷却が効率よく行われる。
また、この発明に係る上記の構造では、熱拡散板8が前述した脚部8bを有し、セラミック基板2からヒートシンク12への熱の伝達を媒介するように構成されているので、熱抵抗の大きいシリコンダイ4,5を介することなくセラミック基板2からヒートシンク12に対して熱を伝達することができ、しかもその熱伝達は熱拡散板8に封入されている作動流体が潜熱として熱輸送することにより行われる。そのため、セラミック基板2とヒートシンク12との間の熱抵抗を小さくすることができ、最下層に配置されているセラミック基板2を効果的に冷却することができる。なお、セラミック基板2の温度が最上層のシリコンダイ5の温度より低温になっている場合には、熱拡散板8における作動流体の蒸気が、脚部8bの内部を下降してセラミック基板2に対して放熱して凝縮する。すなわち、セラミック基板2を放熱板として熱を放散し、最上層のシリコンダイ5を冷却することができる。その場合、凝縮した作動流体はウイック10によって上側に還流させられ、作動流体による熱輸送が継続される。
また、最下層のセラミック基板2は図1に示す例では、それより上層のシリコンダイ4,5よりも大型で、発熱量が多い。その熱は、上述したように、シリコンダイ4,5を介して図1の上方向に伝達され、また脚部8bを介して上方向に運ばれる。これに加えて、マザーボート1の下面に他のヒートシンク18が取り付けられるとともに、上面から下面に貫通した熱伝達部材24が多数埋設されているから、セラミック基板2の熱(特にセラミック基板2とマザーボード1との接続部の熱)が下面側のヒートシンク18に伝達されて周囲の空気に放熱される。すなわち、セラミック基板2やそのマザーボード1に対する接続部が下面側のヒートシンク18を介して空冷される。したがって、その接続に用いられているハンダ3が低融点のものであっても接続不良などの不都合が生じることが回避される。
1…マザーボード、 2…セラミック基板、 3…ハンダ、 4,5…シリコンダイ、 6…バンプ、 7…熱伝達物質、 8…ベーパーチャンバー型熱拡散板、 8a…平板部、 8b…脚部、 9…熱伝達物質、 10…ウイック、 11…熱伝達物質、 12…ヒートシンク、 13…フランジ部、 14…締結ボルト、 15…スプリング、 16…ナット、 17…補強板、 18…他のヒートシンク、 19…熱伝達物質、 20…フランジ部、 21…取り付けビス、 22…ナット、 23…スプリング、 24…熱伝達部材(サーマルビア:Thermal Via)。

Claims (3)

  1. マザーボード上に半導体が複数層に積層されて構成された半導体パッケージの複合冷却構造において、
    最上層の半導体の上に、加熱されて蒸発するとともに放熱して凝縮する作動流体が封入されたベーパーチャンバー型熱拡散板が前記最上層の半導体との間で熱授受するように配置され、その熱拡散板上にヒートシンクが設けられ、前記熱拡散板は、前記マザーボードの上面に配置された第1層の半導体の上面に向けて延びるとともにその第1層の半導体の上面に熱授受可能に接触させられた中空構造の脚部を備え、この脚部の内部を含む前記熱拡散板の内部に、液相の前記作動流体が浸透しかつ毛管力を発生するウィックが収容されていることを特徴とする半導体パッケージの複合冷却構造。
  2. 前記マザーボードの下面に他のヒートシンクが前記マザーボードと熱授受可能に配置されていることを特徴とする請求項1に記載の半導体パッケージの複合冷却構造。
  3. 前記マザーボードには、前記上面から下面に貫通して前記他のヒートシンクに熱を伝達する熱伝達部材が設けられていることを特徴とする請求項2に記載の半導体パッケージの複合冷却構造。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114510135A (zh) * 2022-02-16 2022-05-17 苏州生益兴热传科技有限公司 一种导热散热效果好的均温板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6905678B2 (ja) * 2017-03-27 2021-07-21 大日本印刷株式会社 ベーパーチャンバ、ベーパーチャンバ搭載基板およびベーパーチャンバ用金属シート
WO2022050337A1 (ja) * 2020-09-02 2022-03-10 株式会社カネカ ベイパーチャンバー、及び、これを搭載する半導体パッケージ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007300029A (ja) * 2006-05-02 2007-11-15 Sony Corp 半導体装置及びその製造方法並びに回路基板装置
JP2009068827A (ja) * 2007-09-13 2009-04-02 Tamkang Univ 放熱装置
WO2010050087A1 (ja) * 2008-10-31 2010-05-06 パナソニック株式会社 積層型半導体装置及びその製造方法
JP2012089642A (ja) * 2010-10-19 2012-05-10 Fujitsu Ltd 電子装置、半導体装置、サーマルインターポーザ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007300029A (ja) * 2006-05-02 2007-11-15 Sony Corp 半導体装置及びその製造方法並びに回路基板装置
JP2009068827A (ja) * 2007-09-13 2009-04-02 Tamkang Univ 放熱装置
WO2010050087A1 (ja) * 2008-10-31 2010-05-06 パナソニック株式会社 積層型半導体装置及びその製造方法
JP2012089642A (ja) * 2010-10-19 2012-05-10 Fujitsu Ltd 電子装置、半導体装置、サーマルインターポーザ及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114510135A (zh) * 2022-02-16 2022-05-17 苏州生益兴热传科技有限公司 一种导热散热效果好的均温板
CN114510135B (zh) * 2022-02-16 2024-04-05 苏州生益兴热传科技有限公司 一种导热散热效果好的均温板

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