JP5729747B2 - 液晶ディスプレイゲート駆動装置 - Google Patents

Description

この発明は液晶表示の技術分野に関し、特に液晶ディスプレイゲート駆動装置に関する。

液晶ディスプレイゲート駆動装置はゲートラインに駆動信号を提供するものであり、複数段のシフトレジスタ部を備える。図１aは従来技術に係る液晶ディスプレイゲート駆動装置の構成を示す模式図であり、図１bは従来技術に係るシフトレジスタ部のシーケンス図である。中には、各段のシフトレジスタ部（Shift Register,ＳＲと略称する）のそれぞれは、高電圧信号入力端（ＶＤＤＩＮ）、低電圧信号入力端（ＶＳＳＩＮ）、第１のクロック信号入力端（ＣＬＫＩＮ）、第２のクロック信号入力端（ＣＬＫＢＩＮ）、ゲート駆動信号出力端（ＯＵＴ）、信号入力端（ＩＮＰＵＴ）、及びリセット信号入力端（ＲＥＳＥＴＩＮ）を備える。また、１段目のシフトレジスタ部（ＳＲ_１）と最後段目のシフトレジスタ部（ＳＲ_ｎ＋１）を除き、各段のシフトレジスタ部のそれぞれのゲート駆動信号出力端は、それ自身に隣接する前段のシフトレジスタ部のリセット信号入力端、及びそれ自身に隣接する後段のシフトレジスタ部の信号入力端に接続され、１段目のシフトレジスタ部の信号入力端（ＩＮＰＵＴ）には、フレームスタート信号（ＳＴＶ）が入力され、最後段目のシフトレジスタ部（ＳＲ_ｎ＋１）の信号出力端（ＯＵＴ_ｎ＋１）は、それ自身に隣接する前段のシフトレジスタ部（ＳＲ_ｎ）のリセット信号入力端（ＲＥＳＥＴＩＮ）及びそれ自身のリセット信号入力端（ＲＥＳＥＴＩＮ）に接続される。各段のシフトレジスタ部のそれぞれの信号出力端が一つのゲートライン（ＧＬ）に接続され、ゲート駆動信号を該ゲートラインに提供するためのものである。各段のシフトレジスタ部のそれぞれの高電圧信号入力端（ＶＤＤＩＮ）は、高電圧信号（ＡＤＤ）が入力された高電圧信号ラインＡに接続され、低電圧信号の入力端（ＶＳＳＩＮ）は、低電圧信号（ＶＳＳ）が入力された低電圧信号ラインBに接続され、第１のクロック信号入力端（ＣＬＫＩＮ）は、第１のクロック信号（ＣＬＫ）が入力された第１のクロック信号ラインＣに接続され、第２のクロック信号の入力端（ＣＬＫＢＩＮ）は、第２のクロック信号（ＣＬＫＢ）が入力された第２のクロック信号ラインＤに接続される。

図１ｂにおいて、各段のシフトレジスタ部それぞれの信号出力端（ＯＵＴ）は、１フレームの期間おきに、一つのハイレベルを出力して、該当する行の薄膜トランジスタ（ＴＦＴ）がオンとなるように制御して、これにより、液晶ディスプレイの順次走査を実現する。最後段目のシフトレジスタ部（ＳＲ_ｎ＋１）から出力されたハイレベルが同時にそれ自身と前段のシフトレジスタ部（ＳＲ_ｎ）のリセット信号として使用される。従来技術において、ゲート駆動信号の遅延が大きい。図１ｃは図１ｂにおける信号出力端（ＯＵＴ_ｎ）から出力されたゲート駆動信号と第２のクロック信号の対比を示す模式図である。図１ｃから分かるように、ｎ段目のシフトレジスタ部（ＳＲ_ｎ）の信号出力端（ＯＵＴ_ｎ）から出力されたゲート駆動信号の立ち上がりと第２のクロック信号（ＣＬＫＢ）の立ち上がりとの間に、大きい遅延が存在する。ｔｄは、第２のクロック信号（ＣＬＫＢ）の立ち上がりの50％と信号出力端（ＯＵＴ_ｎ）から出力されたゲート駆動信号の立ち上がりの50％との間の時間差である。また、従来技術において、各信号出力端は、電源によりハイレベルまで充電した直後に、ローレベルまで放電するので、電荷の充放電の量は大きく、各信号出力端から出力されたハイレベル信号が十分に利用されないので、ゲート駆動装置の消費電力が大きいというような問題が存在する。

本発明は、従来技術において存在する問題に鑑みてなされたものであり、その目的は、各段のシフトレジスタ部から出力されたゲート駆動信号の遅延を減少することができ、しかも、消費電力が小さい液晶ディスプレイゲート駆動装置を提供することにある。

上記の目的を達成するために、本発明は、それぞれの段にも信号出力端が含まれる複数段のシフトレジスタ部と、前記複数段のシフトレジスタ部にゲート駆動信号を生成させるように、それぞれのクロック信号ラインが前記複数段のシフトレジスタ部に接続される複数のクロック信号ラインと、を備え、i段目のシフトレジスタ部の信号出力端とi+1段目のシフトレジスタ部の信号出力端との間に、前記i段目のシフトレジスタ部の信号出力端から出力されたハイレベル信号の電荷を前記i+1段目のシフトレジスタ部の信号出力端に放電するための第１の放電回路モジュールが接続され、ここで、1≦i≦複数段のシフトレジスタ部の段数-1とする液晶ディスプレイゲート駆動装置を提供する。

本発明は、複数段のシフトレジスタ部と、前記複数段のシフトレジスタ部にゲート駆動信号を生成させるように、それぞれのクロック信号ラインが前記複数段のシフトレジスタ部に接続される複数のクロック信号ラインと、を備え、前記複数のクロック信号ラインのそれぞれは、互いに並列に接続されるクロック信号プライマリラインとクロック信号セカンダリラインを含み、複数のクロック信号ライン内の二つのクロック信号ラインの間に、前記二つのクロック信号ラインのうち一つのクロック信号プライマリラインのハイレベル信号の電荷を前記二つのクロック信号ラインのうち他の一つのクロック信号プライマリラインに放電させる放電回路モジュールが接続されている液晶ディスプレイゲート駆動装置をさらに提供する。

本発明が提供する液晶ディスプレイゲート駆動装置は、i段目のシフトレジスタ部の信号出力端とi+1段目のシフトレジスタ部の信号出力端との間に、第１の放電回路モジュールが接続されることにより、i段目のシフトレジスタ部の信号出力端から出力されたハイレベル信号の電荷をi+1段目のシフトレジスタ部の信号出力端に放電させ、これにより、i+1段目のシフトレジスタ部から出力されたゲート駆動信号の遅延を減少することができ、シフトレジスタ部から出力されたハイレベル信号を効率的に利用するので、消費電力を減少することができる。二つのクロック信号ラインの間に第２の放電回路モジュールを設置することにより、一つのクロック信号プライマリラインのクロック信号が下降する場合、ハイレベル信号の電荷を他の一つのクロック信号プライマリラインのクロック信号に放電することができ、これにより、前記他の一つのクロック信号プライマリラインのクロック信号のレベルが速く上昇し、立ち上がりの遅延を減少し、シフトレジスタ部から出力されたゲート駆動信号の遅延を減少する。

これからは、図面と実施例により、本発明の技術方案をさらに詳しく説明する。

従来技術に係る液晶ディスプレイゲート駆動装置の構成を示す模式図である。 従来技術に係るシフトレジスタ部のシーケンス図である。 図１ｂにおける信号出力端（ＯＵＴ_ｎ）から出力されたゲート駆動信号と第２のクロック信号の対比を示す模式図である。 本発明に係る液晶ディスプレイゲート駆動装置の第１実施例の構成を示す模式図である。 本発明に係る液晶ディスプレイゲート駆動装置の第２実施例の構成を示す模式図である。 図３におけるi段目のシフトレジスタ部（ＳＲ_ｉ）とi+1段目のシフトレジスタ部(ＳＲ_ｉ＋１)のシーケンス図である。 本発明に係る液晶ディスプレイゲート駆動装置の第３実施例の構成を示す模式図である。 図５におけるi段目のシフトレジスタ部（ＳＲ_ｉ）とi+1段目のシフトレジスタ部(ＳＲ_ｉ＋１)のシーケンス図である。 図６ａにおけるＣＬＫ、ＣＬＫ’、ＣＬＫＢとＣＬＫＢ’の対比を示す拡大模式図である。 本発明に係る液晶ディスプレイゲート駆動装置の第４実施例の構成を示す模式図である。

図２は本発明に係る液晶ディスプレイゲート駆動装置の第１実施例の構成を示す模式図である。該液晶ディスプレイゲート駆動装置は、複数段のシフトレジスタ部を備える。各段のシフトレジスタ部のそれぞれは、信号入力端と信号出力端を備え、i段目のシフトレジスタ部の信号出力端とi+1段目のシフトレジスタ部の信号出力端との間に、i段目のシフトレジスタ部の信号出力端から出力されたハイレベル信号の電荷をi+1段目のシフトレジスタ部の信号出力端に放電させるための第１の放電回路モジュール３１が接続されている。本発明が提供する液晶ディスプレイゲート駆動装置は、i段目のシフトレジスタ部の信号出力端から出力されたハイレベル信号の電荷を、第１の放電回路モジュール３１により、i+1段目のシフトレジスタ部の信号出力端に印加することができるように、i段目のシフトレジスタ部の信号出力端とi+1段目のシフトレジスタ部の信号出力端との間に、該第１の放電回路モジュール３１を設置し、これにより、各段のシフトレジスタ部から出力されたゲート駆動信号の遅延を減少することができる。

図３は本発明に係る液晶ディスプレイゲート駆動装置の第２実施例の構成を示す模式図である。図３において、第１の放電回路モジュール３１は二つの薄膜トランジスタを含む。また、i（iは自然数であり、0＜i＜n+1）段目のシフトレジスタ部について、第１の薄膜トランジスタ（Ｔ_ｉ１）のドレインとゲートがそれぞれi段目のシフトレジスタ部（ＳＲ_ｉ）の信号出力端（ＯＵＴ_i）に接続され、第２の薄膜トランジスタ（Ｔ_ｉ２）は、ソースがi+1段目のシフトレジスタ部（ＳＲ_ｉ＋１）の信号出力端（ＯＵＴ_ｉ＋１）に接続され、ドレインが、第１の薄膜トランジスタ（Ｔ_ｉ１）のソースに接続される。iが奇数である場合、第２の薄膜トランジスタ（Ｔ_ｉ２）のゲートが、第２のクロック信号ラインに接続され、また、iが偶数である場合、第２の薄膜トランジスタ（Ｔ_ｉ２）のゲートが、第１のクロック信号ラインに接続される。ｎ＋１段目のシフトレジスタ部の（ＳＲ_ｎ＋１）は、ゲートラインを駆動することに用いられず、ｎ段目のシフトレジスタ部にリセット信号を提供するので、その中、第１の薄膜トランジスタと第２の薄膜トランジスタを加えないことができる。

図４は図３におけるi段目のシフトレジスタ部（ＳＲ_ｉ）とｉ＋１段目のシフトレジスタ部(ＳＲ_ｉ＋１)のシーケンス図である。次は、図３と図４を結合して、本発明の第２の実施例の動作原理を説明する。

i段目のシフトレジスタ部（ＳＲ_ｉ）の信号出力端（ＯＵＴ_ｉ）から出力されたゲート駆動信号のレベルが低くなると、i+1段目のシフトレジスタ部（ＳＲ_i＋1）の信号出力端（ＯＵＴ_ｉ＋１）から出力されたゲート駆動信号が、相変わらずローレベルであり、第２のクロック信号（ＣＬＫＢ）が立ち上がり状態にあるので、第２の薄膜トランジスタ（Ｔ_i2）がオンされる。また、i段目のシフトレジスタ部（ＳＲ_ｉ）の信号出力端（ＯＵＴ_ｉ）から出力されたゲート駆動信号のレベルは、ハイレベルとなり、i+1段目のシフトレジスタ部の（ＳＲ_ｉ＋1）の信号出力端（ＯＵＴ_ｉ＋１）から出力されたゲート駆動信号のレベルは、相変わらずローレベルであるので、第１の薄膜トランジスタ（Ｔ_i１）がオンされる。このようにして、i段目のシフトレジスタ部（ＳＲ_ｉ）の信号出力端（ＯＵＴ_ｉ）から出力されたハイレベル信号の電荷は、第１の薄膜トランジスタ（Ｔ_i１）と第２の薄膜トランジスタ（Ｔ_i2）により、i+1段目のシフトレジスタ部（ＳＲ_ｉ＋1）の信号出力端（ＯＵＴ_ｉ＋１）に放電し、これにより、i+1段目のシフトレジスタ部（ＳＲ_ｉ＋1）から出力されたゲート駆動信号の遅延を減少することができる。i段目のシフトレジスタ部（ＳＲ_ｉ）の信号出力端（ＯＵＴ_ｉ）から出力された信号のレベルは、ｉ＋1段目のシフトレジスタ部（ＳＲ_ｉ＋1）の信号出力端（ＯＵＴ_ｉ＋１）から出力された信号のレベルよりも小さいである場合、第１の薄膜トランジスタ（Ｔ_i１）がオフとなる。この場合、i段目のシフトレジスタ部（ＳＲ_ｉ）の信号出力端（ＯＵＴ_ｉ）から出力された信号は、もう、i+1段目のシフトレジスタ部（ＳＲ_i＋1）の信号出力端（ＯＵＴ_ｉ＋１）から出力された信号に影響を与えなくなる。

図３において、隣接する二つ段のシフトレジスタの間に、二つの薄膜トランジスタが接続されることにより、各段のシフトレジスタ部の信号出力端から出力されたハイレベル信号が、ゲートラインを駆動することに加え、信号の電荷も、隣接する次段のシフトレジスタ部の信号出力端に放電できるようになり、これにより、隣接する次段のシフトレジスタ部の信号出力端から出力された信号の遅延を減少することができ、そして、各段のシフトレジスタ部の信号出力端から出力されたハイレベル信号が効率的に利用されるようになり、無駄に消費されることに至らない。

図３に示される実施例において、液晶ディスプレイゲート駆動装置は、入力されたクロック信号のそれぞれが互いに反転信号である二つのクロック信号ラインを含む。該分野において、液晶ディスプレイゲート駆動装置は、二つ以上のクロック信号ラインを含んでもいい。液晶ディスプレイゲート駆動装置は二つ以上のクロック信号ラインを含む場合に、第１の放電回路モジュールにおける第２の薄膜トランジスタのゲートは、二つ以上のクロック信号ラインのうちの一つに接続され、具体にどのクロック信号ラインに接続されるべきかは、入力されたクロック信号の特性によって確定することができる。具体な実現方式は前述の各実施例と類似して、当業者は、本発明の前述の各実施例の説明に基づき、該当する実現方式を得ることができ、ここで、重複な説明を省略する。

図５は本発明に係る液晶ディスプレイゲート駆動装置の第３実施例の構成を示す模式図である。図５に示される装置は図３に示される装置と比べて、図５において、第１のクロック信号ラインが、互いに並列に接続される第１のクロック信号プライマリライン（primary line）Ｃ１と第１のクロック信号セカンダリライン(secondary line)Ｃ２を含む点で異なる。第２のクロック信号ラインは、互いに並列に接続される第２のクロック信号プライマリラインＤ１と第２のクロック信号セカンダリラインＤ２を含む。第１のクロック信号プライマリラインＣ１と第２のクロック信号プライマリラインＤ１は、各段のシフトレジスタ部にクロック信号を提供するものである。図５が提供される装置は、図３に示される装置を基に、第１のクロック信号プライマリラインＣ１と第２のクロック信号プライマリラインＤ１との間に、第３の薄膜トランジスタと第４の薄膜トランジスタを含む第２の放電回路モジュール３２が接続されるものである。i段目のシフトレジスタ部について、第３の薄膜トランジスタ（Ｔ_ｉ３）のソースが、第４の薄膜トランジスタ（Ｔ_ｉ４）のドレインに接続される。iが奇数である場合、第３の薄膜トランジスタ（Ｔ_ｉ３）のゲートとソースが、第１のクロック信号プライマリラインＣ１に接続され、第４の薄膜トランジスタ（Ｔ_ｉ４）のゲートとソースがそれぞれ、第２のクロック信号セカンダリラインＤ２と第２のクロック信号プライマリラインＤ１に接続され、第２の薄膜トランジスタ（T_i２）のゲートが第２のクロック信号セカンダリラインＤ２に接続され、第２の薄膜トランジスタ（Ｔ_ｉ２）のソース、ドレイン及び第１の薄膜トランジスタ（Ｔ_ｉ１）のゲート、ソースの間のそれぞれの接続関係は、図２と同じである。iが偶数である場合、第３の薄膜トランジスタ（Ｔ_ｉ３）のゲートとドレインが第２のクロック信号プライマリラインＤ１に接続され、第４の薄膜トランジスタ（Ｔ_ｉ４）のゲートとソースがそれぞれ、第１のクロック信号セカンダリラインＣ２と第１のクロック信号プライマリラインＣ１に接続され、第２の薄膜トランジスタ（Ｔ_ｉ２）のゲートが、第１のクロック信号セカンダリラインＣ２に接続され、第２の薄膜トランジスタ（Ｔ_ｉ２）のソース、ドレイン及び第１の薄膜トランジスタ（Ｔ_ｉ１）のゲート、ソース、ドレインの間のそれぞれの接続関係は図３と同じである。

第３実施例の動作原理について、次は、i段目のシフトレジスタ部と第i＋１段目のシフトレジスタ部を例に説明する。図６aは図５におけるi段目のシフトレジスタ部（ＳＲ_ｉ）とi+1段目のシフトレジスタ部(ＳＲ_ｉ＋1)のシーケンス図である。第１のクロック信号プライマリラインＣ１と第２のクロック信号プライマリラインＤ１はシフトレジスタ部にクロック信号を提供するものであり、前記二つのクロック信号プライマリラインには一般的にサイズが大きい薄膜トランジスタが接続され、前記二つのクロック信号プライマリラインの立ち上がりと立ち下りの遅延は、二つのクロック信号セカンダリラインのクロック信号の立ち上がりと立ち下げりの遅延よりも大きい。第１のクロック信号プライマリラインＣ１に入力されたのは第１のクロック信号（ＣＬＫ）であり、第１のクロック信号セカンダリラインＣ２に入力されたのは第１のクロック信号（ＣＬＫ’）であり、第２のクロック信号プライマリラインＤ１に入力されたのは第２のクロック信号（ＣＬＫＢ）であり、第２のクロック信号セカンダリラインＤ２に入力されたのは第２のクロック信号（ＣＬＫＢ’）である。図６ｂは図６aにおけるＣＬＫ、ＣＬＫ’、 ＣＬＫＢとＣＬＫＢ’の対比を示す拡大模式図である。次は、図５、図６aと図６bを結合して、本発明の第３実施例の動作原理を詳しく説明する。図６bにおいて、第１段階で、第１のクロック信号セカンダリライン（Ｃ２）の第１のクロック信号（ＣＫＬ’）が低くなったばかりであるとき、第1のクロック信号プライマリラインＣ１の第１のクロック信号（ＣＬＫ）が相変わらずハイレベルであり、従って、図５の第３の薄膜トランジスタ（T_ｉ３）がオンされた。また、第２のクロック信号セカンダリラインＤ２の第２のクロック信号ＣＬＫＢ’の上昇が速いので、第２のクロック信号セカンダリラインＤ２の第２のクロック信号（ＣＬＫＢ’）が、より高いレベルとなり、第４の薄膜トランジスタ（Ｔ_ｉ４）もオンされた。このとき、第1のクロック信号プライマリラインＣ１の第１のクロック信号（ＣＬＫ）を利用して、第３の薄膜トランジスタ（Ｔ_ｉ３）と第４の薄膜トランジスタ（Ｔ_ｉ４）により、電荷を第２のクロック信号プライマリラインＤ１の信号に放電し、これによって、第２の信号プライマリラインＤ１の第２のクロック信号（ＣＬＫＢ）のレベルが速く上昇し、立ち上がりの遅延を減少し、さらにシフトレジスタ部から出力されたゲート駆動信号の遅延を減少すると共に、立ち下げりの遅延を減少することもできる。第２の段階で、第２のクロック信号プライマリラインＤ１の第２のクロック信号（ＣＬＫＢ）のレベルが第１のクロック信号プライマリラインＣ１の第１のクロック信号（ＣＬＫ）のレベルより高くなると、第３の薄膜トランジスタ（Ｔ_ｉ３）が逆方向にオフされるので、第１のクロック信号プライマリラインＣ１の第１のクロック信号（ＣＬＫ）は、もう、第２のクロック信号プライマリラインＤ１に放電することができないとともに、ＣＬＫＢの電荷も第１のクロック信号プライマリラインＣ１に放電することができない。これによって、電荷が第１のクロック信号と第２のクロック信号の間で共有されることが達成することができる。

類似した原理に基づき、第２のクロック信号プライマリラインの第２のクロック信号（ＣＬＫＢ）が低くなったときにも、第３の薄膜トランジスタと第４の薄膜トランジスタにより、電荷を第１のクロック信号プライマリラインに放電し、これによって、第１のクロック信号プライマリラインの第1のクロック信号（ＣＬＫ）が速く上昇し、立ち上がりの遅延を減少し、それで、シフトレジスタ部から出力されたゲート駆動信号の遅延を減少する。

第３の薄膜トランジスタと第４の薄膜トランジスタを加えることにより、第１のクロック信号（ＣＬＫ）と第2のクロック信号（ＣＬＫＢ）の間で、電荷を共有することができ、電源から供給される電荷量を減少することもでき、それで、液晶ディスプレイゲート駆動装置の消費電力を減少する。

図５において、各段のシフトレジスタ部が、加えた第１の薄膜トランジスタと第２の薄膜トランジスタにより、信号出力端から出力されたゲート駆動信号の電荷を隣接する後段のシフトレジスタ部に放電する原理は、図３と類似して、ここで、重複な説明を省略する。

図７は本発明に係る液晶ディスプレイゲート駆動装置の第４実施例の構成を示す模式図である。該液晶ディスプレイゲート駆動装置は、図５に示される実施例と比べて、図７に、第１の放電回路モジュール３１を含まず、第２の放電回路モジュール３２のみを含み、これに対して、図５に第１の放電回路モジュール３１と第２の放電回路モジュール３２を共に含む点で異なる。図７に第２の放電回路モジュール３２の動作原理は、図５と類似して、ここで、重複な説明を省略する。

図５と図７に示される実施例で、液晶ディスプレイゲート駆動装置は、入力されたクロック信号は互いに反転信号である二つのクロック信号ラインを含む。本分野において、液晶ディスプレイゲート駆動装置は、二つ以上のクロック信号ラインを含むこともできる。液晶ディスプレイゲート駆動装置は二つ以上のクロック信号ラインを含む場合に、第２の放電回路モジュールがそのうちの二つのクロック信号ラインの間に接続されることができ、これによって、前記二つのクロック信号ラインのうちの、一つのクロック信号プライマリラインのハイレベル信号の電荷を他の一つのクロック信号プライマリラインに放電させる。第２の放電回路モジュールにおける第３の薄膜トランジスタのゲートとドレインがそれぞれ、二つのクロック信号ライン内の、一つのクロック信号プライマリラインに接続され、第４の薄膜トランジスタのドレインが第３の薄膜トランジスタのソースに接続され、第４の薄膜トランジスタのソースが前記二つのクロック信号ライン内の、他の一つのクロック信号プライマリラインに接続され、第４の薄膜トランジスタのゲートが前記二つのクロック信号ライン内の、他の一つのクロック信号ラインのクロック信号セカンダリラインに接続される。具体的な実現方式は、前述の各実施例と類似して、ここで、重複な説明を省略する。

本発明が提供する液晶ディスプレイゲート駆動装置は、i段目のシフトレジスタ部の信号出力端とi+1段目のシフトレジスタ部の信号出力端との間に、第１の放電回路モジュールが接続されることにより、i段目のシフトレジスタ部の信号出力端から出力されたハイレベル信号の電荷をi+1段目のシフトレジスタ部の信号出力端に放電させ、i+1段目のシフトレジスタ部から出力されたゲート駆動信号の遅延を減少することができ、シフトレジスタ部から出力されたハイレベル信号を効率的に利用するので、消費電力を減少することができる。二つのクロック信号ラインの間に第２の放電回路モジュールを設置することにより、一つのクロック信号プライマリラインのクロック信号が下降すると、ハイレベル信号の電荷を他の一つのクロック信号プライマリラインのクロック信号に放電することができ、これにより、前記他の一つのクロック信号プライマリラインのクロック信号のレベルが速く上昇し、立ち上がりエッジの遅延を減少し、それで、シフトレジスタ部から出力されたゲート駆動信号の遅延を減少する。

最後に説明すべきは、以上の実施例は本発明の技術的方案を説明するためのものだけで、制限の目的はない。前記の実施例にしたがって本発明を詳しく説明したが、前述の各実施例に記載の技術的方案を改定したり、その部分的な技術的特徴を同等に取り替えたりすることができ、その改定や取替えは該当する技術的方案の本質が本発明の実施例の技術的方案の趣旨と範囲を脱出することに繋がらないことは当業者にとって理解するところである。

３１ 放電回路モジュール
ＳＲ シフトレジスタ部
ＧＬ ゲートライン
ＣＬＫ 第１のクロック信号
ＣＬＫＢ 第２のクロック信号
ＶＳＳＩＮ 低電圧信号入力端
ＶＤＤＩＮ 高電圧信号入力端
ＳＴＶ フレームスタート信号

Claims (4)

1. それぞれの段にも信号出力端が含まれる複数段のシフトレジスタ部と、前記複数段のシ
   フトレジスタ部にゲート駆動信号を生成させるように、それぞれのクロック信号ラインが前記複数段のシフトレジスタ部に接続される複数のクロック信号ラインと、を備える液晶ディスプレイゲート駆動装置であって、
   i段目のシフトレジスタ部の信号出力端とi+1段目のシフトレジスタ部の信号出力端との間に、前記i段目のシフトレジスタ部の信号出力端から出力されたハイレベル信号の電荷を前記i+1段目のシフトレジスタ部の信号出力端に放電するための第１の放電回路モジュールが接続され、ここで、1≦i≦複数段のシフトレジスタ部の段数-1とし、
   前記第１の放電回路モジュールは第１の薄膜トランジスタと第２の薄膜トランジスタを含み、
   前記第１の薄膜トランジスタのゲートとドレインがそれぞれ前記i段目のシフトレジスタ部の信号出力端に接続され、
   前記第２の薄膜トランジスタのドレインが、前記第１の薄膜トランジスタのソースに接続され、前記第２の薄膜トランジスタのソースが、前記i+1段目のシフトレジスタ部の信号出力端に接続され、前記第２の薄膜トランジスタのゲートが、前記複数のクロック信号ラインのうちの一つに接続され、
   前記i+1段目のシフトレジスタ部の信号出力端がハイレベル信号を出力する期間に、前記第２の薄膜トランジスタのゲートに前記第２の薄膜トランジスタを導通させるクロック信号が入力されることを特徴とする液晶ディスプレイゲート駆動装置。
2. 前記複数のクロック信号ラインは、第１のクロック信号ラインと第２のクロック信号ラインを含み、前記第１のクロック信号ラインに入力されたクロック信号と前記第２のクロック信号ラインに入力されたクロック信号は、互いに反転の信号であり、
   前記複数段のシフトレジスタ部のうち奇数段目のシフトレジスタ部について、前記第２の薄膜トランジスタのゲートが前記第２のクロック信号ラインに接続され、前記複数段のシフトレジスタ部のうち偶数段目のシフトレジスタ部について、前記第２の薄膜トランジスタのゲートが前記第１のクロック信号ラインに接続されることを特徴とする請求項１に記載の液晶ディスプレイゲート駆動装置。
3. 第２の放電回路モジュールをさらに備え、
   前記第１のクロック信号ラインは、互いに並列に接続される第１のクロック信号プライマリラインと第１のクロック信号セカンダリラインを含み、
   前記第２のクロック信号ラインは、互いに並列に接続される第２のクロック信号プライマリラインと第２のクロック信号セカンダリラインを含み、
   前記第１のクロック信号ラインと前記第２のクロック信号ラインとの間に、前記第１のクロック信号プライマリラインでのハイレベル信号の電荷を前記第２のクロック信号プライマリラインに放電させる、或いは、前記第２のクロック信号プライマリラインでのハイレベル信号の電荷を前記第１のクロック信号プライマリラインに放電させるための第２の放電回路モジュールが接続されることを特徴とする請求項２に記載の液晶ディスプレイゲート駆動装置。
4. 前記第２の放電回路モジュールは、第３の薄膜トランジスタと第４の薄膜トランジスタを備え、
   前記複数段のシフトレジスタ部のうち奇数段目のシフトレジスタ部について、第３の薄膜トランジスタのゲートとドレインがそれぞれ前記第１のクロック信号プライマリラインに接続され、第４の薄膜トランジスタのドレインが第３の薄膜トランジスタのソースに接続され、第４の薄膜トランジスタのソースが前記第２のクロック信号プライマリラインに接続され、第４の薄膜トランジスタのゲートが前記第２のクロック信号セカンダリラインに接続され、前記第２の薄膜トランジスタのゲートが前記第２のクロック信号セカンダリラインに接続され、
   前記複数段のシフトレジスタ部のうち偶数段目のシフトレジスタ部について、第３の薄膜トランジスタのゲートとドレインがそれぞれ前記第２のクロック信号プライマリラインに接続され、第４の薄膜トランジスタのドレインが第３の薄膜トランジスタのソースに接続され、第４の薄膜トランジスタのソースが前記第１のクロック信号プライマリラインに接続され、第４の薄膜トランジスタのゲートが前記第１のクロック信号セカンダリラインに接続され、
   前記第２の薄膜トランジスタのゲートが前記第１のクロック信号セカンダリラインに接続されることを特徴とする請求項３に記載の液晶ディスプレイゲート駆動装置。

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