TWI662329B

TWI662329B - 顯示面板

Info

Publication number: TWI662329B
Application number: TW107109349A
Authority: TW
Inventors: 塗俊達; 李明賢; 林逸承; 洪凱尉; 楊創丞; 林峻鋒
Original assignee: 友達光電股份有限公司
Priority date: 2018-03-19
Filing date: 2018-03-19
Publication date: 2019-06-11
Also published as: TW201939127A; US20190287444A1; CN108806579A

Abstract

一種顯示面板包括畫素陣列、多個第一至第二位移暫存器以及多個第一至第二放電電路。畫素陣列具有多個閘極線。多個位移暫存器分別提供多個閘極信號至閘極線。多個第一放電電路分別接收第三閘極信號，以分別與對應的第一位移暫存器對同一第一閘極線行放電，第三閘極信號的上升沿實質地切齊對應的第一閘極信號的下降沿。多個第二放電電路分別接收第四閘極信號，以分別與對應的第二位移暫存器對同一第二閘極線行放電，第四閘極信號的上升沿實質地切齊對應的第二閘極信號的下降沿。

Description

顯示面板

本發明是有關於一種顯示裝置，且特別是有關於一種顯示面板。

隨著電子技術的進步，顯示裝置已成為人們生活中不可或缺的工具。為提供良好的人機介面，高品質的顯示面板已成為顯示裝置中必要的設備。

隨著顯示面板的解析度不斷地提升，設計者通常會利用交叉驅動式（Interlace Driving）的閘極驅動電路來配置於顯示面板中，以減少閘極驅動電路的佈局面積，進而降低顯示面板的邊框。然而，在此設計型態下，會影響閘極驅動信號的下拉速度，亦即閘極驅動信號進行放電的下降時間（Falling Time）將會增加。在此情況下，將會使得顯示面板整體的驅動時間延長，進而降低顯示畫面的品質。因此，如何設計出具有足夠放電能力且具有較少的佈局面積的閘極驅動電路，將是本領域相關技術人員重要的課題。

本發明之實施例提供一種顯示面板，可以使閘極信號在進行放電時的下降時間縮短，以降低顯示面板整體的驅動時間，進而提升顯示面板所呈現的顯示畫面的品質。

本發明之實施例的顯示面板包括畫素陣列、多個第一至第二位移暫存器以及多個第一至第二放電電路。畫素陣列具有多個閘極線。多個第一位移暫存器耦接閘極線中的多個第一閘極線的第一端，以提供多個第一閘極信號至第一閘極線。多個第二位移暫存器耦接閘極線中的多個第二閘極線的第一端，以提供多個第二閘極信號至第二閘極線。多個第一放電電路耦接第一閘極線的第二端，並且分別接收第三閘極信號，以分別與對應的第一位移暫存器對同一第一閘極線行放電，其中第三閘極信號的上升沿實質地切齊對應的第一位移暫存器所提供的第一閘極信號的下降沿。多個第二放電電路耦接第二閘極線的第二端，並且分別接收第四閘極信號，以分別與對應的第二位移暫存器對同一第二閘極線行放電，其中第四閘極信號的上升沿實質地切齊對應的第二位移暫存器所提供的第二閘極信號的下降沿。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一實施例的顯示面板100的示意圖。請參照圖1，在本實施例中，顯示面板100包括畫素陣列110、多個第一位移暫存器（如位移暫存器SR1、SR3～SR15等奇數編號的位移暫存器）、多個第二位移暫存器（如位移暫存器SR2、SR4～SR16等偶數編號的位移暫存器）、多個第一放電電路（如放電電路DC1、DC3～DC15等奇數編號的放電電路）以及多個第二放電電路（如放電電路DC2、DC4～DC16等偶數編號的放電電路）。

畫素陣列110中具有多個畫素（如畫素P11～PN1、P12～PN2、P13～PN3）及多個閘極線G1～G16。值得一提的是，畫素P11～PN1、P12～PN2、P13～PN3是以矩陣排列，並且可配置於資料線（未繪製）與閘極線G1～G16的交錯處，以透過相對應的閘極線G1～G16與資料線（未繪製）來控制畫素陣列（如畫素陣列110）的電路操作。在本發明實施例中，本領域通常知識者可以依據顯示面板100的設計需求，來決定畫素陣列110中的畫素、閘極線、放電電路以及位移暫存器的數量，本發明並不限於上述所舉例的數量。並且，上述的N為正整數。為便於說明，圖1之實施例僅以閘極線G1～G16、多個畫素P11～PN1、P12～PN2、P13～PN3來繪示，但本發明不以此為限。

在本實施例中，這些第一位移暫存器（如位移暫存器SR1、SR3、…、SR15）分別耦接至這些閘極線G1～G16中的多個第一閘極線（如閘極線G1、G3～G15等奇數編號的閘極線）的第一端。並且，這些第一位移暫存器（如位移暫存器SR1、SR3～SR15）分別提供多個第一閘極信號（如閘極信號GS1、GS3～GS15等奇數編號的閘極信號）至這些第一閘極線（如閘極線G1、G3、…、G15）。舉例來說，位移暫存器SR1耦接至閘極線G1的第一端，並且位移暫存器SR1可以提供閘極信號GS1至閘極線G1。位移暫存器SR3耦接至閘極線G3的第一端，並且位移暫存器SR3可以提供閘極信號GS3至閘極線G3，其餘依此類推。

另一方面，這些第二位移暫存器（如位移暫存器SR2、SR4、…、SR16）分別耦接多個閘極線G1～G16中的多個第二閘極線（如閘極線G2、G4～G16等偶數編號的閘極線）的第一端。並且，這些第二位移暫存器（如位移暫存器SR2、SR4、…、SR16）分別提供多個第二閘極信號（如閘極信號GS2、GS4～GS16等偶數編號的閘極信號）至這些第二閘極線（如閘極線G2、G4、…、G16）。舉例來說，位移暫存器SR2耦接至閘極線G2的第一端，並且位移暫存器SR2可以提供閘極信號GS2至閘極線G2。位移暫存器SR4耦接至閘極線G4的第一端，並且位移暫存器SR4可以提供閘極信號GS4至閘極線G2，其餘依此類推。

在本實施例中，上述的第一閘極線是以多個奇數閘極線(如閘極線G1、G3、...、G15)為例，第二閘極線是以多個偶數閘極線(如閘極線G2、G4、...、G16)為例，但本發明實施例並不限於此。

於本實施例中，這些第一放電電路(如放電電路DC1、DC3、...、DC15)分別耦接至這些第一閘極線(如閘極線G1、G3、...、G15)的第二端，並且這些第一放電電路(如放電電路DC1、DC3、...、DC15)可以分別接收第三閘極信號(如閘極信號GS4、GS6~GS16等偶數編號的閘極信號)。舉例來說，放電電路DC1耦接至閘極線G1的第二端，並且放電電路DC1可以接收位移暫存器SR4所提供的閘極信號GS4。此外，放電電路DC3耦接至閘極線G3的第二端，並且放電電路DC3可以接收位移暫存器SR6所提供的閘極信號GS6，其餘依此類推。

於本實施例中，這些第二放電電路(如放電電路DC2、DC4、...、DC16)分別耦接至多個第二閘極線(如閘極線G2、G4、...、G16)的第二端，並且這些第二放電電路(如放電電路DC2、DC4、...、DC16)分別接收第四閘極信號(如閘極信號GS5~GS15等奇數編號的閘極信號)。舉例來說，放電電路DC2耦接至閘極線G2的第二端，並且放電電路DC2可以接收位移暫存器SR5所提供的閘極信號GS5。此外，放電電路DC4可以耦接至閘極線G4的第二端，並且放電電路DC4可以接收位移暫存器SR7所提供的閘極信號GS7，其餘依此類推。

如圖1所示，上述的第一位移暫存器(如位移暫存器SR1、SR3~SR15)及第二放電電路(如放電電路DC2、DC4、...、DC16)可以分別配置於畫素陣列110的第一側(如畫素陣列110的左側)。並且，上述的第二位移暫存器(如位移暫存器SR2、SR4、...、SR16)及第一放電電路(如放電電路DC1、DC3、...、DC15)可以分別配置於畫素陣列110的相對於第一側的第二側(如畫素陣列110的右側)，但本發明並不限於此。

圖2是依照本發明一實施例的顯示面板100的波形示意圖。請同時參照圖1及圖2，在本實施例中，當啟動信號ST為致能(例如為高電壓準位)時，位移暫存器SR1~SR16會提供依序致能的閘極信號GS1~GS16，並且位移暫存器SR1~SR16與放電電路DC1~DC16會同步操作，以使位移暫存器SR1~SR16的其中之一與對應的放電電路(如DC1~DC16)同步對同一閘極線(如G1~G16)進行電壓下拉，藉此對應地形成閘極信號GS1~GS16的下降沿，並且降低閘極信號GS1~GS16所需的下降時間。

舉例來說，以閘極信號GS1~GS5作為範例，在本實施例中，耦接閘極線G1的位移暫存器SR1及放電電路DC1會同步操作。換言之，當放電電路DC1接收位移暫存器SR4所提供的致能的閘極信號GS4時，則放電電路DC1將會與對應的位移暫存器SR1對閘極線G1進行放電動作，如時間點t1所示。其中，閘極信號GS4的上升沿會實質地切齊對應的位移暫存器SR1所提供的閘極信號GS1的下降沿。

另一方面，當放電電路DC2接收位移暫存器SR5所提供的致能的閘極信號GS5時，則放電電路DC2將會與對應的位移暫存器SR2對閘極線G2進行放電動作，如時間點t2所示。其中，閘極信號GS5的上升沿會實質地切齊對應的位移暫存器SR2所提供的閘極信號GS2的下降沿。

具體來說，在本實施例中，當各閘極線（如閘極線G1～G16）中的閘極信號（閘極信號GS1～GS16）進行放電動作時，本實施例可以分別透過配置於畫素陣列110的第一側及第二側的第二放電電路（如放電電路DC2、DC4、…DC16）及第一放電電路（如放電電路DC1、DC3、…DC15），同時與所對應的位移暫存器SR1～SR16對同一閘極線G1～G16進行放電動作。藉此，當閘極信號GS1～GS16在進行放電動作時，本實施例可以提升閘極信號GS1～GS16由高電壓準位下拉至低電壓準位的能力，進而使閘極信號GS1～GS16的放電時間可以被縮短，以進一步縮短顯示面板100操作時的整體延遲時間，藉以改善顯示畫面的品質。

圖3是依照本發明一實施例的位移暫存器及放電電路於顯示面板中的示意圖。請同時參照圖1及圖3，顯示面板300大致相同於顯示面板100，其中相同或相似元件使用相同或相似標號。在圖3中，為便於說明，將分別以位移暫存器SR1及位移暫存器SR2來解釋畫素陣列110的第一側及第二側的第一位移暫存器及第二位移暫存器的電路結構。並且，將分別以放電電路DC1及放電電路DC2來解釋畫素陣列110的第二側及第一側的第一放電電路及第二放電電路的電路結構，其餘的位移暫存器及放電電路的作動關係可以依此類推。

具體來說，在畫素陣列110的第一側（如畫素陣列110的左側）中，位移暫存器SR1（對應為第一位移暫存器）包括充電電路311（對應為第一充電電路）、上拉電路312（對應為第一上拉電路）、穩壓電路313～314（對應為第一穩壓電路及第二穩壓電路）以及下拉電路315（對應為第一下拉電路）。

關於位移暫存器SR1的工作細節，詳細來說，充電電路311接收啟動信號ST1，並對內部電壓VIN1（對應為第一內部電壓）進行充電動作。值得一提的是，上拉電路312接收內部電壓VIN1及時脈信號CLK1（對應為第一時脈信號），並且，上拉電路312將依據內部電壓VIN1及時脈信號CLK1的狀態來上拉對應的第一閘極信號（如閘極信號GS1）。舉例來說，在位移暫存器SR1中，當設定啟動信號ST1為致能（例如為高電壓準位）時，充電電路311可以對內部電壓VIN1進行充電動作，此時，上拉電路312將依據內部電壓VIN1及時脈信號CLK1的狀態來上拉對應的閘極信號GS1，以使閘極信號GS1完成充電動作。

另一方面，本實施例的穩壓電路313～314分別接收內部電壓VIN1，並且，穩壓電路313～314將依據內部電壓VIN1的狀態，來對第一閘極信號（如閘極信號GS1）進行穩壓動作。其中，本實施例的穩壓電路313～314可以相互交替運作。除此之外，本實施例的下拉電路315可以接收下拉信號DS1（對應為第一下拉信號），並且，下拉電路315將依據下拉信號DS1的狀態來下拉對應的第一閘極信號（如閘極信號GS1）。舉例來說，在位移暫存器SR1中，當閘極信號GS1將進行放電動作時，下拉電路315將依據下拉信號DS1來下拉對應的閘極信號GS1，以使閘極信號GS1完成放電動作。

除此之外，在畫素陣列110的第一側（如畫素陣列110的左側）中，放電電路DC2（對應為第二放電電路）包括電晶體M2（對應為第二電晶體）。詳細來說，電晶體M2的源極（對應為第一端）耦接至對應的第二閘極線（如閘極線G2）的第二端，電晶體M2的閘極（對應為控制端）接收第四閘極信號（如閘極信號GS5），電晶體M2的汲極（對應為第二端）接收系統低電壓VSS。

另一方面，在畫素陣列110的第二側（如畫素陣列110的右側）中，位移暫存器SR2（對應為第二位移暫存器）包括充電電路321（對應為第二充電電路）、上拉電路322（對應為第二上拉電路）、穩壓電路323～324（對應為第三穩壓電路及第四穩壓電路）以及下拉電路325（對應為第二下拉電路）。

關於位移暫存器SR2的工作細節，詳細來說，充電電路321接收啟動信號ST2，並對內部電壓VIN2（對應為第二內部電壓）進行充電動作。值得一提的是，上拉電路322接收內部電壓VIN2及時脈信號CLK2（對應為第二時脈信號），並且，上拉電路322將依據內部電壓VIN2及時脈信號CLK2的狀態來上拉對應的第二閘極信號（如閘極信號GS2）。舉例來說，在位移暫存器SR2中，當設定啟動信號ST2為致能（例如為高電壓準位）時，充電電路321可以對內部電壓VIN2進行充電動作，此時，上拉電路322將依據內部電壓VIN2及時脈信號CLK2的狀態來上拉對應的閘極信號GS2，以使閘極信號GS2完成充電動作。

另一方面，本實施例的穩壓電路323～324分別接收內部電壓VIN2，並且，穩壓電路323～324將依據內部電壓VIN2的狀態，來對第二閘極信號（如閘極信號GS2）進行穩壓動作。其中，本實施例的穩壓電路323～344可以相互交替運作。除此之外，本實施例的下拉電路325可以接收下拉信號DS2（對應為第二下拉信號），並且，下拉電路325將依據下拉信號DS2的狀態來下拉對應的第二閘極信號（如閘極信號GS2）。舉例來說，在位移暫存器SR2中，當閘極信號GS2將進行放電動作時，下拉電路325將依據下拉信號DS2來下拉對應的閘極信號GS2，以使閘極信號GS2完成放電動作。

除此之外，在畫素陣列110的第二側（如畫素陣列110的右側）中，放電電路DC1（對應為第一放電電路）包括電晶體M1（對應為第一電晶體）。詳細來說，電晶體M1的源極（對應為第一端）耦接至對應的第一閘極線（如閘極線G1）的第二端，電晶體M1的閘極（對應為控制端）接收第三閘極信號（如閘極信號GS4），電晶體M1的汲極（對應為第二端）接收系統低電壓VSS。

圖4是依照本發明另一實施例的第一側的位移暫存器及放電電路的電路圖。請同時參照圖3及圖4，位移暫存器SRA及放電電路DC21大致分別相同於位移暫存器SR1及放電電路DC2，其不同之處在於上拉電路312（對應為第一上拉電路）可以更接收一驅動信號A1（對應為第一驅動信號），其中相同或相似元件使用相同或相似標號。具體來說，在本實施例中，位移暫存器SRA（對應為第一位移暫存器）包括充電電路311（對應為第一充電電路）、上拉電路312（對應為第一上拉電路）、穩壓電路313～314（對應為第一穩壓電路及第二穩壓電路）以及下拉電路315（對應為第一下拉電路）。

詳細來說，在本實施例的充電電路311中，電晶體T1具有接收內部電壓VIN1的第一端、接收啟動信號ST1的控制端以及接收閘極信號的第二端。另一方面，上拉電路312中的電晶體T2具有接收時脈信號CLK1的第一端、接收內部電壓VIN1的控制端以及接收驅動信號A1的第二端。上拉電路312中的電晶體T3具有接收時脈信號CLK1的第一端、接收內部電壓VIN1的控制端以及耦接至電容C1的第二端的第二端。上拉電路312中的電容C1具有第一端及第二端，其中，電容C1的第一端接收內部電壓VIN1，電容C1的第二端接收閘極信號GS1。

另一方面，在本實施例的穩壓電路313中，電晶體T4的第一端及控制端相互耦接，並且電晶體T4具有耦接至電晶體T5的第一端的第二端。電晶體T5具有耦接至電晶體T4的第二端的第一端、接收內部電壓VIN1的控制端以及接收系統低電壓VSS的第二端。電晶體T6具有耦接至電晶體T4之第一端的第一端、耦接至電晶體T4之第二端的控制端以及耦接至電晶體T7之第一端的第二端。電晶體T7具有耦接至電晶體T6之第二端的第一端、接收內部電壓VIN1的控制端以及接收系統低電壓VSS的第二端。電晶體T8具有接收內部電壓VIN1的第一端、耦接至電晶體T6之第二端的控制端以及耦接至電晶體T9之第一端的第二端。電晶體T9具有耦接至電晶體T8之第二端的第一端、耦接至電晶體T6之第二端的控制端以及接收系統低電壓VSS的第二端。電晶體T10具有耦接至電容C1之第二端的第一端、耦接至電晶體T6之第二端的控制端以及接收系統低電壓VSS的第二端。

另一方面，在本實施例的穩壓電路314中，電晶體T11的第一端及控制端相互耦接，並且電晶體T11具有耦接至電晶體T12之第一端的第二端。電晶體T12具有耦接至電晶體T11之第二端的第一端、接收內部電壓VIN1的控制端以及接收系統低電壓VSS的第二端。電晶體T13具有耦接至電晶體T11之第一端的第一端、耦接至電晶體T11之第二端的控制端以及耦接至電晶體T14之第一端的第二端。電晶體T14具有耦接至電晶體T13之第二端的第一端、接收內部電壓VIN1的控制端以及接收系統低電壓VSS的第二端。電晶體T15具有接收內部電壓VIN1的第一端、耦接至電晶體T13之第二端的控制端以及耦接至電晶體T16之第一端的第二端。電晶體T16具有耦接至電晶體T15之第二端的第一端、耦接至電晶體T13之第二端的控制端以及接收系統低電壓VSS的第二端。電晶體T17具有耦接至電容C1之第二端的第一端、耦接至電晶體T13之第二端的控制端以及接收系統低電壓VSS的第二端。

另一方面，在本實施例的下拉電路315中，電晶體T18具有接收內部電壓VIN1的第一端、接收下拉信號DS1的控制端以及接收系統低電壓VSS的第二端。電晶體T19具有耦接至電容C1之第二端的第一端、接收下拉信號DS1的控制端以及接收系統低電壓VSS的第二端。值得一提的是，在本實施例的放電電路DC21中，電晶體M2具有接收閘極信號GS2的第一端、接收閘極信號GS5的控制端以及接收系統低電壓VSS的第二端。

不同於前一實施例中的位移暫存器SR1，在本實施例中，位移暫存器SRA中的上拉電路312（對應為第一上拉電路）將依據內部電壓VIN1（對應為第一內部電壓）及時脈信號CLK1（對應為第一時脈信號）來上拉多個第一驅動信號中所對應的驅動信號A1（對應為第一驅動信號）。除此之外，本實施例的下拉電路315（對應為第一下拉電路）亦將依據下拉信號DS1（對應為第一下拉信號）來下拉對應的驅動信號A1。並且，本實施例的第一閘極信號的下降沿可以實質地切齊時脈信號CLK1的下降沿。

需注意到的是，圖3中的位移暫存器SR2（對應為第二位移暫存器）及放電電路DC1（對應為第一放電電路）中的內部電路，可以分別相同或相似於圖4中的位移暫存器SRA及放電電路DC21的內部電路。換言之，本領域技術人員可以依據圖4中的位移暫存器SRA及放電電路DC21的內部電路，來分別實施圖3中的位移暫存器SR2（對應為第二位移暫存器）及放電電路DC1（對應為第一放電電路）中的內部電路，在此恕不多作贅述。

綜上所述，本發明之實施例所述顯示面板可以利用配置於畫素陣列的第二側的多個第一放電電路，來分別接收第三閘極信號，以分別與對應的第一位移暫存器對同一第一閘極線進行放電，以使第三閘極線信號的上升沿可以實質地切齊對應的第一位移暫存器所提供的第一閘極信號的下降沿。此外，顯示面板還可以利用配置於畫素陣列的相對於第二側的第一側的多個第二放電電路，來分別接收第四閘極信號，以分別與對應的第二位移暫存器對同一第二閘極線進行放電，以使第四閘極信號的上升沿可以實質地切齊對應的第二位移暫存器所提供的第二閘極信號的下降沿。如此一來，本實施例的顯示面板可以提升閘極信號由高電壓準位下拉至低電壓準位的放電能力且節省佈局上的面積，藉以改善顯示畫面的品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、300‧‧‧顯示面板

110‧‧‧畫素陣列

311、321‧‧‧充電電路

312、322‧‧‧上拉電路

313～314、323～324‧‧‧穩壓電路

315、325‧‧‧下拉電路

DC1～DC16、DC21‧‧‧放電電路

SR1～SR16、SRA‧‧‧位移暫存器

A1‧‧‧驅動信號

ST1、ST2‧‧‧啟動信號

CLK1、CLK2‧‧‧時脈信號

VIN1、VIN2‧‧‧內部電壓

DS1、DS2‧‧‧下拉信號

VSS‧‧‧系統低電壓

P11～PN1、P12～PN2、P13～PN3‧‧‧畫素

G1～G16‧‧‧閘極線

GS1～GS16‧‧‧閘極信號

M1～M2、T1～T19‧‧‧電晶體

C1、C2‧‧‧電容

t1、t2‧‧‧時間點

圖1是依照本發明一實施例的顯示面板的示意圖。圖2是依照本發明一實施例的顯示面板的波形示意圖。圖3是依照本發明一實施例的位移暫存器及放電電路於顯示面板中的示意圖。圖4是依照本發明另一實施例的第一側的位移暫存器及放電電路的電路圖。

Claims

一種顯示面板，包括：一畫素陣列，具有多個閘極線；多個第一位移暫存器，耦接該些閘極線中的多個第一閘極線的第一端，以提供多個第一閘極信號至該些第一閘極線；多個第二位移暫存器，耦接該些閘極線中的多個第二閘極線的第一端，以提供多個第二閘極信號至該些第二閘極線；多個第一放電電路，耦接該些第一閘極線的第二端，並且分別接收一第三閘極信號，以分別與對應的第一位移暫存器對同一第一閘極線行放電，其中該第三閘極信號的上升沿實質地切齊對應的第一位移暫存器所提供的第一閘極信號的下降沿；以及多個第二放電電路，耦接該些第二閘極線的第二端，並且分別接收一第四閘極信號，以分別與對應的第二位移暫存器對同一第二閘極線行放電，其中該第四閘極信號的上升沿實質地切齊對應的第二位移暫存器所提供的第二閘極信號的下降沿。
如申請專利範圍第1項所述的顯示面板，其中該些第一放電電路分別包括一第一電晶體，具有一第一端、一第二端與一控制端，其中該第一端耦接對應的第一閘極線的第二端，該控制端接收該第三閘極信號，該第二端接收一系統低電壓。
如申請專利範圍第1項所述的顯示面板，其中該些第一位移暫存器分別包括：一第一充電電路，接收一啟動信號，以對一第一內部電壓進行充電；一第一上拉電路，接收該第一內部電壓及一第一時脈信號，以依據該第一內部電壓及該第一時脈信號上拉對應的第一閘極信號；一第一穩壓電路及一第二穩壓電路，分別接收該第一內部電壓，以依據該第一內部電壓穩壓對應的第一閘極信號，其中該第一穩壓電路及該第二穩壓電路為交替運作；以及一第一下拉電路，接收一第一下拉信號，以依據該第一下拉信號下拉對應的第一閘極信號。
如申請專利範圍第3項所述的顯示面板，其中該第一上拉電路更依據該第一內部電壓及該第一時脈信號上拉多個第一驅動信號中對應的第一驅動信號。
如申請專利範圍第4項所述的顯示面板，其中該第一下拉電路更依據該第一下拉信號下拉對應的第一驅動信號。
如申請專利範圍第3項所述的顯示面板，其中對應的第一閘極信號的下降沿實質地切齊該第一時脈信號的下降沿。
如申請專利範圍第1項所述的顯示面板，其中該些第二放電電路分別包括一第二電晶體，具有一第一端、一第二端與ㄧ控制端，其中該第一端耦接對應的第二閘極線的第二端，該控制端接收該第四閘極信號，該第二端則接收一系統低電壓。
如申請專利範圍第1項所述的顯示面板，其中該些第二位移暫存器分別包括：一第二充電電路，接收一啟動信號，以對一第二內部電壓進行充電；一第二上拉電路，接收該第二內部電壓及一第二時脈信號，以依據該第二內部電壓及該第二時脈信號上拉對應的第二閘極信號；一第三穩壓電路及一第四穩壓電路，分別接收該第二內部電壓，以依據該第二內部電壓穩壓對應的第二閘極信號，其中該第三穩壓電路及該第四穩壓電路為交替運作；以及一第二下拉電路，接收一第二下拉信號，以依據該第二下拉信號下拉對應的第二閘極信號。
如申請專利範圍第8項所述的顯示面板，其中該第二上拉電路更依據該第二內部電壓及該第二時脈信號上拉多個第二驅動信號中對應的第二驅動信號。
如申請專利範圍第9項所述的顯示面板，其中該第二下拉電路更依據該第二下拉信號下拉對應的第二驅動信號。
如申請專利範圍第8項所述的顯示面板，其中對應的第二閘極信號的下降沿實質地切齊該第二時脈信號的的下降沿。
如申請專利範圍第1項所述的顯示面板，其中該些第一位移暫存器及該些第二放電電路分別配置於該畫素陣列的一第一側，該些第二位移暫存器及該些第一放電電路分別配置於該畫素陣列的相對於該第一側的一第二側。
如申請專利範圍第1項所述的顯示面板，其中該些第一閘極線為多個奇數閘極線，該些第二閘極線為多個偶數閘極線。