JPH11224940A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】プログラム電圧の低減に伴う非選択セルへの誤
書き込みを有効に防止する。 【解決手段】半導体のチャネル形成領域上に電荷蓄積手
段を含む絶縁膜を介して積層された第１の制御電極（例
えば、ワード線ＷＬ１１〜ＷＬ１ｎ）に電圧を印加し、
電荷蓄積手段への電荷の注入又は引き抜きを情報記憶の
基本動作とする記憶素子Ｍ１１ａ〜Ｍ１ｎａと、その電
荷の注入又は引き抜きの際に記憶素子のチャネル形成領
域に所定の電位を伝達する素子（例えば、他の記憶素子
又は選択素子）とを有する。また、記憶素子と所定の電
位を伝達する素子との間の半導体領域と容量結合し、当
該半導体領域に対し素子間チャネルまたは空乏層の形成
と電位の制御を行う第２の制御電極２２が、当該素子間
不純物領域上に絶縁膜２０を介して設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネル形成領域
と制御電極との間の絶縁膜内に電荷蓄積手段を有し、当
該電荷蓄積手段に電荷を注入し又は引き抜くことによ
り、電気的にデータのプログラムが可能な不揮発性半導
体記憶装置とその書き込み方法に関する。特定的には、
本発明は、記憶素子の書き込み時間が長い場合でも、当
該記憶素子と制御電極同士が接続され書き込みを禁止し
たい他の記憶素子について、書き込みを禁止できる時間
を長くして誤書き込みを有効に防止できる構成の不揮発
性半導体記憶装置とその書き込み方法に関する。更に、
本発明は、記憶素子間、記憶素子と選択素子間の半導体
表面に第２の制御電極により空乏層を誘起して、その空
乏層の電位を第２の制御電極の電位により制御すること
で、書き込み禁止をより確実に行うことができる不揮発
性半導体記憶装置とその書き込み方法に関する。

【０００２】

【従来の技術】従来、不揮発性半導体メモリ素子は、半
導体のチャネル形成領域（素子のチャネルが形成され
る、例えば半導体基板又はウェル等の表面領域）と制御
電極との間に介在させた絶縁膜中に電荷蓄積手段を設
け、この電荷蓄積手段に存在する電荷の有無、或いは電
荷量に応じてメモリ素子のしきい値（一般には、ゲート
しきい値電圧）を変化させ、このしきい値を記憶データ
信号の論理状態に対応させている。ここで、電荷を蓄積
する電荷蓄積手段には、例えば、ＦＧ（フローティング
ゲート）等の単一導電層、ナノクリスタル等の平面的に
離散化されて複数配置され互いに絶縁された小粒径導電
体、窒化膜中或いは窒化膜と酸化膜界面に形成され空間
的（平面方向および膜厚方向）に離散化された電荷トラ
ップ等がある。この電荷トラップを含むゲート絶縁膜の
積層構造の違いに応じて、ＦＧ型、ナノ結晶型、ＭＯＮ
ＯＳ型、ＭＮＯＳ型等の様々な種類の不揮発性半導体メ
モリ素子が試作，提供されている。

【０００３】かかるメモリ素子を多数配置させてメモリ
セルアレイが構成された不揮発性半導体記憶装置（不揮
発性メモリ装置）では、多くの種類のメモリセル方式が
提案されているが、その中でもっともセルサイズが小さ
く大容量化が可能なセル方式として、ＮＡＮＤ型があ
る。ＮＡＮＤ型不揮発性メモリ装置は、複数のメモリト
ランジスタを直列接続してＮＡＮＤ列と称されるメモリ
ブロックを構成し、２個のＮＡＮＤ列で１個のビットコ
ンタクトおよびソース線を共有することにより、１ビッ
トあたりの実効的なセル面積の縮小を可能としたもので
ある。

【０００４】図１３は、従来のＮＡＮＤ型不揮発性メモ
リ装置のメモリセルアレイの基本構成を示す回路図であ
る。

【０００５】図１３中、符号１００はメモリセルアレ
イ、Ｍ１１ａ〜Ｍ１ｎａ，Ｍ１１ｂ〜Ｍ１ｎｂ，Ｍ２１
ａ及びＭ２１ｂはメモリトランジスタ、Ｓ１１ａ，Ｓ１
２ａ，Ｓ１１ｂ，Ｓ１２ｂ，Ｓ２１ａ，Ｓ２２ａ，Ｓ２
１ｂ，Ｓ２２ｂは選択トランジスタ、ＢＬａ、ＢＬｂは
ビット線、ＷＬ１１〜ＷＬｎ１及びＷＬ２１はワード
線、ＳＬはソース線、ＳＧ１１及びＳＧ２１はビット線
選択信号線、ＳＧ１２及びＳＧ２２はソース線選択信号
線、ＢＣはビットコンタクトを示す。ストリングと称さ
れる繰り返し単位は、ビット線又はソース線に接続され
た２つの選択トランジスタ（選択ゲート）と、両選択ト
ランジスタ間にｎ個（ｎは、例えば８，１６，３２等の
数）のメモリトランジスタを直列接続させたＮＡＮＤ列
とから構成されている。ビット線に接続された選択トラ
ンジスタＳ１１ａ，Ｓ１１ｂ，Ｓ２１ａ及びＳ２１ｂ
は、ビット線選択信号線ＳＧ１１又はＳＧ２１により制
御され、ソース線に接続された選択トランジスタＳ１２
ａ，Ｓ１２ｂ，Ｓ２２ａ及びＳ２２ｂは、ソース線選択
信号線ＳＧ１２又はＳＧ２２により制御される。また、
メモリトランジスタＭ１１ａとＭ１１ｂ，Ｍ１２ａとＭ
１２ｂ，Ｍ１３ａとＭ１３ｂ，Ｍ１ｎａとＭ１ｎｂは、
それぞれワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ
ｎ１により制御される。同様に、メモリトランジスタＭ
２１ａとＭ２１ｂは、ワード線ＷＬ２１により制御され
る。

【０００６】図１４は、従来の不揮発性メモリ装置にお
いて、図１３の左下に位置するＮＡＮＤ列を中心とした
列方向断面図である。なお、ここでは、メモリトランジ
スタをＦＧ(Floating Gate) 型とした場合を例示する。
図１４において、符号２は例えばｎ型の半導体基板、４
は例えばｐ型のウェル（ｐウェル）、２４は層間絶縁
層、２４ａは層間絶縁層２４に開孔されたビットコンタ
クト孔を示す。ビットコンタクト孔２４ａは、これに埋
め込まれた接続プラグとともに前記ビットコンタクトＢ
Ｃを構成する。各メモリトランジスタＭ１１ａ〜Ｍ１ｎ
ａは、ｐウェル４上に、トンネル絶縁膜４０、フローテ
ィングゲートＦＧ、ゲート間絶縁膜４２、コントロール
ゲートＣＧが積層されて構成されている。各メモリトラ
ンジスタのコントロールゲートＣＧは、それぞれワード
線ＷＬ１１〜ＷＬ１ｎを構成する。

【０００７】選択トランジスタＳＧ１１，ＳＧ１２，Ｓ
Ｇ２１は、メモリトランジスタと基本的には同じ積層構
造であるが、これら選択トランジスタでは、メモリトラ
ンジスタにおいてフローティングゲートＦＧとなる層と
コントロールゲートＣＧとなる層がゲート間絶縁膜４２
に設けられた接続孔を介して短絡されている。これによ
り、通常の単層ゲートと同じく、ゲート絶縁膜上のゲー
ト電極層は全て同電位になっており、これによりビット
線選択信号線ＳＧ１１，ＳＧ２１、及び、ソース線選択
信号線ＳＧ１２が構成されている。

【０００８】このように配置されたゲート電極間のスペ
ース領域に位置するｐウェル４の表面領域には、メモリ
トランジスタ及び選択トランジスタのソース・ドレイン
不純物領域６ｃが形成されている。一方の選択トランジ
スタＳＧ１１，ＳＧ２１のゲート電極の離間スペースに
位置するｐウェル４の表面領域には、ビット方向の２つ
のストリング間で共通なドレイン不純物領域６ａが形成
されている。また、他方の選択トランジスタＳＧ１２の
ゲート電極外側に位置するｐウェル４の表面領域には、
ビット方向に隣接する他のストリング間で共通な前記ソ
ース線ＳＬをなすソース不純物領域６ｂが形成されてい
る。

【０００９】図１４ではＦＧ型を示すが、電荷蓄積手段
が平面的に離散化された不揮発性メモリ素子を用いた場
合でも、ゲート絶縁膜構造が異なるほかは、従来のＮＡ
ＮＤ型では基本的には図１４と同様である。ｐウェル４
とゲート電極（ワード線）との間に、ＭＯＮＯＳ型では
トンネル絶縁膜，窒化膜及びトップ酸化膜を積層させ、
ＭＮＯＳ型ではトンネル絶縁膜と窒化膜を積層させてい
る。また、ナノ結晶型では、ｐウェル４上のトンネル絶
縁膜上の絶縁膜内に小粒径導電体を互いに離散化させて
埋め込んでいる。

【００１０】つぎに、このような構成のＮＡＮＤ型不揮
発性メモリ装置において、メモリトランジスタがノーマ
リーオン状態と、ノーマリーオフ状態に対応させて２値
情報が記憶されている場合を例に、一般的な動作説明を
行う。読み出し動作では、読み出すセル（選択セル）が
接続されたワード線（選択ワード線）とウェルを０Ｖに
電位固定し、全ての選択トランジスタと、選択ワード線
以外のワード線（非選択ワード線）に接続されたメモリ
トランジスタとの全てが導通するような電圧ＶRGを、全
ての選択信号線と非選択ワード線に印加する。この電圧
ＶRGは、ウェルとの電位差のみでは、メモリトランジス
タに書き込みと消去がされない大きさで、例えば５Ｖ〜
７Ｖ程度である。この状態で、選択セルが接続されたビ
ット線（選択ビット線）のみ正の電圧を印加すると、情
報を読み出すセル以外の全てのメモリトランジスタは導
通状態にあるため、選択セルのメモリトランジスタが、
ノーマリーオンかノーマリーオフかによって、選択ビッ
ト線に電流が流れるか流れないかが決まる。この電流の
有無を検出し、記憶データの論理状態“１”又は“０”
を判定する。

【００１１】消去動作は、通常、ブロック単位で行わ
れ、選択ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ
列の全ワード線および基板又はウェルに高電圧Ｖ_PPを印
加する。その結果、選択ブロックのメモリトランジスタ
のみ、フローティングゲートから基板に電子が引き抜か
れて、メモリトランジスタのしきい値電圧は負方向にシ
フトして、例えばノーマリーオンの消去状態（論理状態
は例えば“１”に対応）になる。

【００１２】一方、データのプログラム動作は、通常、
選択するワード線に接続されたメモリトランジスタ一括
に、いわゆるページ単位で行われる。具体的には、ビッ
ト線側の選択トランジスタをオン、ソース線側の選択ト
ランジスタをオフした状態で、選択ワード線に高電圧、
非選択ワード線に非選択セルに書き込みは行われないが
オンする程度の中間電圧（パス電圧）を印加する。この
とき、プログラム（例えば“０”データを記憶）すべき
メモリトランジスタが接続された選択ビット線に０Ｖ、
プログラムを禁止（例えば“０”データを保持）すべき
メモリトランジスタのみ接続された非選択ビット線に上
記印加高電圧による電位との電位差により書き込みがさ
れない程度に高い中間電位を設定しておく。その結果、
プログラムすべき選択メモリトランジスタのみ、フロー
ティングゲート中に電子が注入されて、選択メモリトラ
ンジスタのしきい値電圧は正方向にシフトして上記消去
状態より高い、例えばノーマリーオフの書き込み状態に
なる。

【００１３】この書き込み動作において、通常、高い負
荷容量を有するビット線の充放電により動作時間が律束
されるので、ビット線を駆動する電圧を低減して昇圧系
回路の負担を軽減することを主な目的として、非選択Ｎ
ＡＮＤ列のみ選択ゲートでビット線から切り離す技術
が、特許公開公報平６−９７４５５号に記載されてい
る。この技術では、非選択ビット線の印加電圧を選択ゲ
ートの印加電圧からしきい値を引いた程度に低減して、
非選択ＮＡＮＤ列をビット線から切り離すこととしてい
る。この結果、以後はパス電圧やプログラム電圧による
自動昇圧により、非選択ＮＡＮＤ列のチャネル電位（書
き込み阻止電位）が設定されることから、上記文献に記
載された技術は、現在、セルフブースト技術として広く
知られている。

【００１４】

【発明が解決しようとする課題】しかしながら、このセ
ルフブースト技術を、例えば図１４の断面図で基本構成
を示した従来の不揮発性メモリ装置に適用した場合、以
下に示す幾つかの問題がある。

【００１５】不揮発性メモリでは、電源電圧の低減、セ
ル微細化が進むにつれてトンネル絶縁膜を更に薄膜化し
ているが、特にＦＧ型ではストレスリークに起因した膜
厚限界が存在することが指摘され、その膜厚限界は理論
値でも６ｎｍ、現実には８ｎｍ程度とされており（日経
マイクロデバイス１月号及び２月号，１９９７年 参
照）、トンネル膜厚がスケーリングされないまま低電圧
駆動が進むと、書き込み速度が遅くなる可能性がある。
第１の問題は、このような理由で書き込み速度が遅い場
合に、データを書き込んでいる選択セルと同じワード線
に接続された非選択セルのメモリトランジスタが、誤書
き込みされやすいことである。先に挙げた文献（公開公
報）によれば、非選択ＮＡＮＤ列を有効に書き込み禁止
状態にしてしきい値シフトがない時間は、ある一定の上
限があり、例えば１０ｍｓｅｃを越えるとしきい値が上
昇することがグラフで示されている。したがって、書き
込み時間がこの上限を越えて長くなると、書き込みの最
終段階で同じ選択ワード線に接続された非選択セルのメ
モリトランジスタに電荷が注入されて、多少なりとも書
き込みされてしまう。

【００１６】この第１の問題は、基本的にはＭＯＮＯＳ
型、ＭＮＯＳ型等においても同じであるが、ＭＯＮＯＳ
型、ＭＮＯＳ型等では、電荷トラップが離散化されてい
るのでＦＧ型に比べゲート絶縁膜のスケーリング性に優
れるとされることから、プログラム電圧の低下に伴いゲ
ート絶縁膜等のスケーリングを行うことで、書き込み時
の低電圧化に伴って書き込み速度が低下しにくく、この
点ではＦＧ型より有利である。

【００１７】第２の課題として、素子の微細化に伴い減
少化傾向にある書き込み状態と消去状態のしきい値のシ
フト量（Ｖthウインドウ幅）がプログラム電圧の低電圧
化に適合しないことが挙げられる。すなわち、従来より
低い電圧でプログラムされるように記憶素子のトンネル
絶縁膜等が最適化されているＮＡＮＤ型不揮発性メモリ
において、Ｖthウインドウ幅もある程度縮小化されない
と、特に読み出し時にＮＡＮＤ列の非選択メモリトラン
ジスタをオンさせる電圧を低くできず、しきい値のバラ
ツキに応じて弱く書き込まれる非選択メモリトランジス
タが生じやすくなる。この点でも、誤書き込みが発生し
やい傾向にある。

【００１８】本発明は、このような実情に鑑みてなさ
れ、プログラム電圧の低減に伴う非選択セルへの誤書き
込みを有効に防止する構造の不揮発性半導体記憶装置を
提供することを目的とする。また、本発明は、この不揮
発性半導体記憶装置において好適に実施でき、プログラ
ム電圧の低減に伴う非選択セルへの誤書き込みを有効に
防止できる不揮発性半導体記憶装置の書き込み方法を提
供することを他の目的とする。

【００１９】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置では、例えば従来構成のＮＡＮＤ列
等、トランジスタが直列接続されるようなセル構成にお
いて、そのトランジスタ間に共通な不純物添加領域（ソ
ース・ドレイン領域）がない構成とし、当該半導体領域
を、特に選択メモリトランジスタと同一ワード線に接続
された非選択メモリトランジスタ側で容量結合によって
空乏化させ、これにより書き込み阻止電位を誘起させる
こととした。すなわち、本発明の不揮発性半導体記憶装
置は、半導体のチャネル形成領域上に電荷蓄積手段を含
む絶縁膜を介して積層された第１の制御電極に電圧を印
加し、前記電荷蓄積手段に対し電荷を電気的に注入し又
は当該電荷蓄積手段から電荷を引き抜くことにより情報
を記憶する記憶素子と、前記電荷の注入又は引き抜きの
際に前記チャネル形成領域に所定の電位を伝達する素子
とを有する不揮発性半導体記憶装置であって、前記記憶
素子と前記所定電位を伝達する素子間の半導体領域と容
量結合し、当該半導体領域に対し素子間チャネルまたは
空乏層の形成と電位の制御を行う第２の制御電極が、当
該記憶素子と所定電位を伝達する素子との間の半導体領
域上に絶縁膜を介して設けられている。この所定電位を
伝達する素子は、例えばＮＡＮＤ型等の他の記憶素子で
あってもよく、また、行方向又は列方向の複数の記憶素
子間で共通な配線と前記記憶素子との接続と遮断を制御
する選択素子であってもよい。

【００２０】好ましくは、前記第２の制御電極は、前記
第１の制御電極および前記電荷蓄積手段に対し絶縁膜を
介して覆うプレート形状を有し、かつ、少なくとも行方
向に並ぶ複数の前記記憶素子列間で共通に設けられてい
る。また、好ましくは、行方向又は列方向の複数の記憶
素子間で共通な配線と前記記憶素子との接続および遮断
をそれぞれ制御する複数の選択素子と、当該複数の選択
素子の制御電極、前記複数の記憶素子の第１の制御電
極、第２の制御電極、前記配線の印加電圧をそれぞれ制
御して、書き込みを行う選択記憶素子に隣接した前記素
子間半導体領域に反転層を形成し、当該反転層に、対応
する導通状態の選択素子を介して前記所定電位を供給す
る一方で、第１の制御電極が前記選択記憶素子と共通接
続された非選択な記憶素子に隣接した素子間半導体領域
を、対応する選択素子を遮断し電気的に浮遊状態として
空乏化し、当該素子間半導体領域に所定の書き込み阻止
電位を誘起させるバイアス制御手段とを、更に有する。

【００２１】本発明の不揮発性半導体記憶装置の書き込
み方法は、半導体のチャネル形成領域上に、電荷蓄積手
段を含む絶縁膜を介して制御電極を積層させてなる複数
の記憶素子を行列状に配置させてメモリセルアレイが構
成され、前記制御電極にプログラム電圧を印加すること
により前記電荷蓄積手段に電荷を電気的に注入し又は当
該電荷蓄積手段から電荷を引き抜いて情報を記憶する不
揮発性半導体記憶装置の書き込み方法であって、書き込
みを行う前記記憶素子について、そのチャネル形成領域
に隣接した半導体領域に少数キャリアによる反転層を形
成し、当該反転層を上記プログラム電圧印加による電位
との電位差により書き込みが行われる所定電位で保持し
て書き込みを行い、前記記憶素子と制御電極同士が接続
された情報を書き込まない他の記憶素子について、その
チャネル形成領域に隣接した半導体領域に上記書き込み
中に空乏層を形成し、書き込み阻止電位を誘起させる。

【００２２】このような不揮発性半導体記憶装置及びそ
の書き込み方法では、それぞれ所定電位が印加された前
記第１及び第２の制御電極の容量結合により、チャネル
形成領域と素子間半導体領域に少数キャリアが引き寄せ
られて、メモリトランジスタを単数又は複数個含むトラ
ンジスタ列ごとに反転層が形成される。ところが、トラ
ンジスタ列が複数ある場合、その素子間の半導体領域の
表面側部分が配線に電気的に接続されて、ある電位が供
給されている場合と、電位を供給する配線と切り離され
ている場合とでは、隣接する領域にチャネルを形成する
際に時間差が生じる。このような制御では、例えばセル
フブースト技術を用いて書き込みを禁止するＮＡＮＤ型
の場合で説明すると、選択ブロックのＮＡＮＤ列端に接
続された選択トランジスタがオンしてビット線電位（例
えば、０Ｖ）が供給されているので、ビット線から少数
キャリアが急速に供給されて、この選択ブロックのＮＡ
ＮＤ列は、チャネルが早く形成される。一方、非選択ブ
ロックでは、ビット線側の選択トランジスタが遮断する
ので、表面にチャネル形成領域を有するウェル等は例え
ば接地電位に固定されているものの、チャネル形成領域
端の表面領域が電位固定されていないことから、少数キ
ャリアの急速な供給源がない。このため、ビット線から
所定電位（例えば、接地電位）が供給されている場合と
比較してチャネルの形成が遅く、空乏化した状態が長く
保持される。このとき非選択ブロックの素子間半導体領
域は、第２の制御電極との容量結合によって電位がプル
アップされ、この結果、当該素子間半導体領域、ひいて
は隣接するチャネル形成領域に所定の書き込み阻止電位
を誘起することが可能となる。

【００２３】従来では、非選択ブロックはビット線等の
配線に接続されなくても、ＮＡＮＤ列の途中に所定間隔
でチャネル形成領域を挟んで交互に、チャネル形成領域
と逆導電型の不純物拡散層（ソース・ドレイン領域）が
設けられているので、これが少数キャリアの供給源とし
て機能し、選択ブロックのチャネル形成より遅いが、そ
れでも比較的に速い段階でチャネルが形成されてしま
う。また、チャネルで連続した素子間の電位差は少なく
なり、書き込み禁止をしたい記憶素子のチャネル形成領
域の電位を隣接する記憶素子のチャネル形成領域の電位
よりその絶対値を大きく設定して、書き込み禁止を確実
にすることは難しかった。

【００２４】これに対し、本発明の不揮発性半導体記憶
装置では、このようなキャリア供給源として作用する不
純物拡散層がなく、その部分に隣接するチャネル形成領
域でのチャネル（反転層）の形成を従来より遅くでき、
この結果、書き込み禁止時間が長くなる。つまり、誤書
き込みに対する時間的なマージンが拡大する。また、こ
のチャネル形成を遅くできることは、ある時刻でみる
と、トンネル絶縁膜にかかる電位差に関し、誤書き込み
が生じる限界値との電圧マージンが拡大することを意味
する。さらに、記憶素子間、記憶素子と選択素子間の半
導体領域表面に空乏層を誘起し、その表面電位を第２の
制御電極の電位で制御できるので、書き込み禁止をした
い記憶素子のチャネル形成領域の表面電位の絶対値を大
きく設定することが可能となり、書き込み禁止を確実に
することができる。

【００２５】とくに、電荷蓄積手段が平面内で離散化さ
れている場合、上記電圧マージンをさらに大きくでき
る。ＦＧ型では、第２の制御電極の印加電圧を大きくす
ると、空乏層（素子間半導体領域）の電位が上昇するが
容量結合によって電荷蓄積手段（浮遊ゲート）電位もあ
る程度上昇してしまう。これに対し、電荷蓄積手段が平
面内で離散化されている場合、これと第２の制御電極と
は殆ど容量結合しないので、誤書き込みを引き起こすト
ンネル絶縁膜にかかる電位差を急速に低下させることが
できる。

【００２６】

【発明の実施の形態】本発明は、記憶素子が、その制御
電極の容量結合を利用して電荷蓄積手段（例えば、フロ
ーティングゲート，電荷トラップ等）に対し電荷を電気
的に注入し又は引き抜くことを基本動作とし、その記憶
素子が、他の記憶素子又は選択トランジスタ等と直列接
続されるセル構成を有する不揮発性半導体記憶装置に広
く適用される。このような不揮発性半導体記憶装置であ
れば、記憶素子の種類に限定はなく、通常のＦＧ(Float
ing Gate) 型のほか、ＭＮＯＳ(Metal-Nitride-Oxide S
emiconductor) 、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxi
de Semiconductor) 、更にはナノ結晶型等に適用可能で
ある。また、メモリセル方式に限定はなく、ＮＡＮＤ型
のほか、ＮＯＲ型（ビット線，ソース線が階層化された
もの、例えばＤＩＮＯＲ型或いはＡＮＤ型を含む）に適
用可能である。以下、ＭＯＮＯＳ，ＭＮＯＳ型及びＦＧ
型ＦＥＴを記憶素子として有するＮＡＮＤ型不揮発性メ
モリ装置を例として、本発明に係る不揮発性半導体記憶
装置及びその製造方法の実施形態を、図面にもとづいて
詳細に説明する。

【００２７】第１実施形態 本実施形態は、ＭＯＮＯＳ型に関するものである。図１
は、本実施形態に係るＮＡＮＤ型不揮発性メモリ装置の
メモリセルアレイの回路構成図である。また、図２は、
本実施形態に係るＮＡＮＤ列（図１の左下のＮＡＮＤ列
に対応）の断面構造図である。

【００２８】図１において、各ビット線ＢＬａ，ＢＬｂ
には、それぞれ２本のトランジスタ列（ストリング）が
接続されている。ビット線ＢＬａに接続された第１のス
トリングは、ビット線ＢＬａに接続された選択トランジ
スタＳ１１ａと、ソース線ＳＬに接続された選択トラン
ジスタＳ１２ａと、両選択トランジスタ間に直列接続さ
れたｎ個のメモリトランジスタＭ１１ａ〜Ｍ１ｎａとか
らなる。ビット線ＢＬａに接続された第２のストリング
は、ビット線ＢＬａに接続された選択トランジスタＳ２
１ａと、ソース線ＳＬに接続された選択トランジスタＳ
２２ａと、両選択トランジスタ間に直列接続されたｎ個
のメモリトランジスタＭ２１ａ…とからなる。同様に、
ビット線ＢＬｂにも２本のストリングが接続されてお
り、その第１のストリングは、ビット線ＢＬｂに接続さ
れた選択トランジスタＳ１１ｂと、ソース線ＳＬに接続
された選択トランジスタＳ１２ｂと、両選択トランジス
タ間に直列接続されたｎ個のメモリトランジスタＭ１１
ｂ〜Ｍ１ｎｂとからなる。ビット線ＢＬｂに接続された
第２のストリングは、ビット線ＢＬｂに接続された選択
トランジスタＳ２１ｂと、ソース線ＳＬに接続された選
択トランジスタＳ２２ｂと、両選択トランジスタ間に直
列接続されたｎ個のメモリトランジスタＭ２１ｂ…とか
らなる。

【００２９】選択トランジスタＳ１１ａおよびＳ１１ｂ
は、ともにビット線選択信号線ＳＧ１１により制御さ
れ、選択トランジスタＳ１２ａおよびＳ１２ｂは共にソ
ース線選択信号線ＳＧ１２により制御される。同様に、
選択トランジスタＳ２１ａおよびＳ２１ｂは、ともにビ
ット線選択信号線ＳＧ２１により制御され、選択トラン
ジスタＳ２２ａおよびＳ２２ｂは共にソース線選択信号
線ＳＧ２２により制御される。また、メモリトランジス
タＭ１１ａとＭ１１ｂ，Ｍ１２ａとＭ１２ｂ，Ｍ１３ａ
とＭ１３ｂ，…，Ｍ１ｎａとＭ１ｎｂは、それぞれワー
ド線ＷＬ１１，ＷＬ１２，ＷＬ１３，…，ＷＬ１ｎによ
り制御される。同様に、メモリトランジスタＭ２１ａと
Ｍ２１ｂは、ワード線ＷＬ２１により制御される。

【００３０】このように相互接続される各ストリングに
おいて、図２の断面に示すように、例えばｎ型の半導体
基板２内の表面側に、例えばｐ型のウェル（ｐウェル
４）が形成され、当該ｐウェルの表面側にトランジスタ
列が配置させている。

【００３１】メモリトランジスタＭ１１ａ〜Ｍ１ｎａ
は、そのｐウェル４上に、トンネル絶縁膜８、窒化膜１
０、トップ酸化膜１２、からなるゲート絶縁膜が構成さ
れている。また、ゲート絶縁膜上に、ポリシリコン層１
６と、その上の高融点金属シリサイド層１８からなるワ
ード線ＷＬ１１〜ＷＬ１ｎが積層されている。このワー
ド線は、本発明の“第１の制御電極”に該当する。ま
た、ポリシリコン層と高融点金属シリサイド層からなる
第１の制御電極下方のｐウェル表面部分が本発明におけ
る“チャネル形成領域”、当該第１の制御電極間のｐウ
ェル表面部分が本発明における“素子間半導体領域”に
該当する。

【００３２】選択トランジスタＳ１１ａ，Ｓ１２ａ等
は、通常のＭＯＳＦＥＴで構成される。したがって、そ
のゲート絶縁膜１４は、シリコン酸化膜のみで構成され
ている。選択トランジスタＳ１１ａ，Ｓ１２ａの各ゲー
ト電極層は、それぞれビット線選択信号線ＳＧ１１，ソ
ース線選択信号線ＳＧ１２を構成する。

【００３３】本実施形態の不揮発性メモリの構造的な特
徴の一つは、メモリトランジスタ間、メモリトランジス
タと選択トランジスタ間のｐウェル４の表面領域（素子
間半導体領域）に、このｐウェル４と逆導電型の不純物
領域（従来例を示す図１４におけるソース・ドレイン領
域６ｃ）が形成されていないことである。他の逆導電型
の不純物領域、即ちビット方向の一方側に隣接する他の
ストリングと共通な逆導電型のドレイン不純物領域６ａ
と、他方の隣接ストリング間で共通な逆導電型のソース
不純物領域６ｂ（ソース線ＳＬ）は、従来と同様に設け
られている。

【００３４】本実施形態の不揮発性メモリの構造的な他
の特徴は、トランジスタ列上に例えば酸化シリコンから
なる層間絶縁層２０を介して、第２の制御電極２２が設
けられていることである。この第２の制御電極２２は、
例えば各トランジスタ列ごとに、その一方の選択トラン
ジスタの上方から他方の選択トランジスタの上方にかけ
て一枚のプレート状に形成されている。そして、第２の
制御電極２２は、各メモリトランジスタ間、或いはメモ
リトランジスタと選択トランジスタ間の素子間半導体領
域に対し層間絶縁層２０を介して近接しており、当該制
御電極２２の印加電圧に応じて、その下方のｐウェル４
表面部分（素子間半導体領域）において素子間チャネル
または空乏層の形成ならびに電位を制御する。

【００３５】第２の制御電極２２上を含む全面に、比較
的に厚い層間絶縁層２４が成膜され、ビットコンタクト
ＢＣは、この層間絶縁層２４について前記ドレイン不純
物領域６ａ上で開孔されたコンタクト孔２４ａ内を、例
えばＴｉ／ＴｉＮ等の密着層を介在させてＷ等の金属プ
ラグで埋め込むことにより形成されている。ビットコン
タクトＢＣによりトランジスタ列と接続するかたちで、
ビット線ＢＬａが層間絶縁層２４上に配線されている。
ビット線ＢＬａは、特に図示しないが、通常、例えばＡ
ｌ等の主配線層の上下を、反射防止層（又は保護層）と
バリアメタルで挟んだ３層構造を有している。

【００３６】このような構成のＮＡＮＤ型不揮発性メモ
リ装置では、メモリトランジスタと隣接する他のトラン
ジスタ間に不純物領域がないので、後述するように誤書
き込みが有効に防止される利点がある。

【００３７】つぎに、製造方法について説明する。図３
〜図６は、上述した構成の不揮発性メモリ装置の各製造
過程を示す断面図である。

【００３８】この図３に先立って、まず、用意した基板
（ｎ型半導体基板２）の表面部分に、例えばＬＯＣＯＳ
又はトレンチによる素子分離領域を形成する。この素子
分離領域は、断面図には現れないが、各トランジスタ列
と交互にビット方向に長い平行ストライプ状に形成さ
れ、これにより主に行方向の素子分離が達成される。

【００３９】ついで、図３（ａ）に示すように、基板内
の表面部分にｐウェル４をイオン注入法により形成す
る。なお、このｐウェル４は、エピタキシャル成長層、
基板（石英、サファイア基板等の半導体以外も可）上に
絶縁層を介して形成したＳＯＩ層等で代替できる。ｐウ
ェル４表面を例えば熱酸化することにより、トンネル絶
縁膜８を形成する。トンネル絶縁膜８は、酸化シリコン
のほか、熱酸化シリコンを熱窒化処理することにより、
その表面部分或いは全ての熱酸化シリコンを窒化酸化シ
リコンとしてもよい。トンネル絶縁膜８上に、例えば窒
化シリコンからなる窒化膜１０をＣＶＤ法等により成膜
する。

【００４０】つぎに、図４（ｂ）に示すように、メモリ
トランジスタ列が形成される部分にのみ被膜するレジス
トパターンＲＰを形成し、これをマスクに下地の窒化膜
１０をエッチングし、選択トランジスタが形成される部
分の窒化膜を除去する。このエッチングの際に、トンネ
ル絶縁膜８は少なくとも一部残して、基板側にエッチン
グダメージが導入されないようにすることが望ましい。

【００４１】続く図４（ｃ）では、熱酸化を行う。先の
工程でトンネル絶縁膜８を少なくとも一部残した場合、
熱酸化の前処理等のウェット処理で完全に除去すること
が望ましい。この熱酸化により、ウェル４がほぼ表出し
た選択トランジスタ部には、選択トランジスタのゲート
絶縁膜１４となる熱酸化膜が厚く形成される一方、窒化
膜１０上では、メモリトランジスタのトップ酸化膜１２
となる熱酸化膜が薄く形成される。このとき、窒化膜１
０が膜減りして最終的な所望の窒化膜厚が得られる。

【００４２】図５（ｄ）では、熱酸化膜１２，１４上
に、不純物が導入されて導電化されたポリシリコン層１
６と、高融点金属シリサイド層１８を、通常のポリサイ
ド形成法により積層させる。

【００４３】続く図５（ｅ）では、レジストパターンＲ
Ｐを用いて、これをマスクに下地の積層膜をエッチング
し、平行ストライプ状のワード線ＷＬ１１〜ＷＬ１ｎ等
と、選択信号線ＳＧ１１，ＳＧ１２等を同時形成する。
この図では、シリコン層が表出するまで全てエッチオフ
しているが、基板側へのダメージ導入を抑制するには、
全ての領域に最下層の酸化膜を部分的に残し、後でウエ
ットエッチングにより除去してもよい。

【００４４】つぎに、レジストパターンＲＰを除去後、
図６（ｆ）に示すように、例えば酸化シリコン等の第１
の層間絶縁層２０を全面に薄く成膜する。この成膜は、
例えば熱酸化又はＣＶＤの何れかの方法によって形成す
る。ワード線等がポリシリコンでなる場合、熱酸化法が
採用できる。ワード線等がポリサイドの場合は、ＣＶＤ
法による。その後、第２の制御電極２２となる導電層を
全面に、しかもゲート電極間を埋め込むように成膜し、
これを図示せぬレジストパターンをマスクとしてエッチ
ング加工する。これにより形成された第２の制御電極２
２は、素子間チャネルまたは空乏層の形成ならびに電位
を制御するために、少なくともメモリトランジスタの電
極間を覆っている必要がある。第２の制御電極はトラン
ジスタ電極間のスペース毎に分離された埋め込みライン
状に形成し、図示しない箇所で電気的に接続させる構成
でもよい。この第２の制御電極２２、又はその形成マス
クのレジストパターンを付けたままで、これをマスクに
イオン注入を行い、第１の層間絶縁層２０をスルー膜と
してｐウェル４の表面部分にドレイン不純物領域６ａ
と、ソース線ＳＬとなるソース不純物領域６ｂを同時形
成する。

【００４５】その後は、図２に示す如く、厚い第２の層
間絶縁層２４を堆積して平坦化し、ビットコンタクト孔
２４ａの開孔、接続プラグの埋め込み、ビット線の配線
等を行うことによって、当該不揮発性メモリ装置を完成
させる。

【００４６】つぎに、このような構成のＮＡＮＤ型不揮
発性メモリ装置において、メモリトランジスタのデータ
書き込み，消去及び読み出しの動作説明を行う。このメ
モリトランジスタは２値情報のほかに、多値情報を記憶
する場合も本発明は適用できるが、ここでは、ノーマリ
ーオンとノーマリーオフの２つの状態間での動作説明を
行う。なお、多値の場合は、プログラム時或いは読み出
し時のワード線電圧又はビット線を段階的に、例えば正
方向にシフトさせて行うことから、基本的な動作は同じ
である。

【００４７】まず、読み出し動作では、読み出すセル
（選択セル）が接続されたワード線（選択ワード線）と
ウェルを０Ｖに電位固定し、全ての選択トランジスタ
と、選択ワード線以外のワード線（非選択ワード線）に
接続されたメモリトランジスタとの全てが導通するよう
な電圧ＶRGを、全ての選択信号線と非選択ワード線に印
加する。この電圧ＶRGは、ウェルとの電位差のみでは、
メモリトランジスタに書き込みと消去がされない大きさ
である。また、前記第２の制御電極に印加する電圧は、
読み出すセルを含むＮＡＮＤ列において、その素子間チ
ャネルが形成される電圧が選択される。この状態で、選
択セルが接続されたビット線（選択ビット線）のみ正の
電圧を印加すると、情報を読み出すセル以外の全てのメ
モリトランジスタは導通状態にあるため、選択セルのメ
モリトランジスタが、ノーマリーオンかノーマリーオフ
かによって、選択ビット線に電流が流れるか流れないか
が決まる。この電流の有無を検出し、記憶データの論理
状態“１”又は“０”を判定する。

【００４８】消去動作は、従来と同様に、ブロック単位
又はメモリセルアレイ一括して行われ、全ての選択トラ
ンジスタをオフした状態で、消去単位の全ワード線に０
Ｖ、非選択ＮＡＮＤ列の全ワード線および基板又はウェ
ルに高電圧Ｖ_PPを印加する。その結果、選択ブロックの
メモリトランジスタのみ、基板側から正孔が窒化膜およ
び窒化膜と酸化膜の界面付近に存在する捕獲準位（電荷
トラップ）に注入され、メモリトランジスタのしきい値
電圧は負方向にシフトして、例えばノーマリーオンの消
去状態（論理状態は例えば“１”に対応）になる。

【００４９】一方、データのプログラム動作では、ワー
ド線に接続されたメモリトランジスタ一括に、いわゆる
ページ単位で行われる。具体的には、通常、選択ブロッ
ク行のソース側に近いページから書き込みを行うが、ま
ず、ソース線側の選択トランジスタをオフした状態で、
選択ビット線に例えば０Ｖ、ビット線側の選択トランジ
スタのゲート（ビット線選択信号線）および非選択ビッ
ト線に例えば電源電圧Ｖ_DD程度（例えば５Ｖ程度）を印
加しておく。そして、非選択ワード線には、非選択セル
が導通する程度の電圧、選択ワード線には高いプログラ
ム電圧Ｖ_PPを印加する。すると、選択ブロックのＮＡＮ
Ｄ列端に接続された選択トランジスタがオンしてビット
線電位（例えば、０Ｖ）が供給されているので、ビット
線から少数キャリアが急速に供給されて、この選択ブロ
ックのＮＡＮＤ列は、チャネルが早く形成される。その
結果、プログラムすべき選択メモリトランジスタのみ、
窒化膜中および窒化膜と酸化膜との界面付近に存在する
捕獲準位に電子が注入されて、選択メモリトランジスタ
のしきい値電圧は正方向にシフトして上記消去状態より
高い、例えばノーマリーオフの書き込み状態になる。

【００５０】一方、非選択ブロックでは、そのビット線
側の選択トランジスタがビット線選択信号線の印加電圧
から選択ゲートのしきい値電圧を引いた僅かな電位上昇
で導通状態から遮断状態に推移するので、表面にチャネ
ル形成領域を有するウェル自体は接地電位に固定されて
いるものの、チャネル形成領域端の表面領域が電位固定
されていないことから、また、従来のように素子間に共
通なソース・ドレイン不純物領域がなく、少数キャリア
の急速な供給源がない。このため、ビット線から所定電
位（例えば、接地電位）が供給されている選択ＮＡＮＤ
列側と比較してチャネルの形成が遅く、空乏化した状態
が長く（一定時間）保持される。そして、この空乏層が
形成されている間に、非選択ＮＡＮＤ列の素子間半導体
領域はその電位が第２の制御電極２２との容量結合によ
ってプルアップされ、この結果、当該素子間半導体領
域、ひいては隣接するチャネル形成領域に所定の書き込
み阻止電位が誘起され、誤書き込み防止が達成される。

【００５１】このように本実施形態では、従来でソース
・ドレイン不純物領域が形成されていた素子間半導体領
域を第２の制御電極２２との容量結合により空乏化した
状態でセルフブーストすることから、この間にプログラ
ム電圧Ｖ_PPの印加パルス（書き込みパルス）が終了する
時間的な余裕が生じ、即ち書き込み禁止時間が長くな
る。結果として、誤書き込みに対する時間的なマージン
が拡大する。また、このチャネル形成を遅くできること
は、ある時刻でみると、トンネル絶縁膜にかかる電位差
に関し、誤書き込みが生じる限界値との電圧マージンが
拡大することを意味する。とくに、本例では電荷蓄積手
段が平面内で離散化されているので、上記電圧マージン
をさらに大きくできる。すなわち、ＦＧ型では第２の制
御電極の印加電圧を大きくすると、空乏層（素子間半導
体領域）の電位が上昇するが第２の制御電極との容量結
合によって電荷蓄積手段（浮遊ゲート）電位もある程度
上昇してしまうが、本例では電荷蓄積手段が平面内で離
散化されているので、これと第２の制御電極とは殆ど容
量結合しないので、誤書き込みを引き起こすトンネル絶
縁膜にかかる電位差を急速に低下させることができる。

【００５２】不揮発性メモリ装置では、プログラム動作
が、一般に、書き込みパルスによるプログラムによって
所望のしきい値が得られたかを検証する一種の読み出し
動作を繰り返しながら実行される。すなわち、プログラ
ム後の検証において所望のしきい値が得られると、その
メモリトランジスタについては、セルフブースト動作に
より書き込み禁止状態を設定しながら次のプログラムを
行い、再度しきい値を検証する。これをワード線に接続
されたメモリトランジスタ全てのしきい値について、所
望の値が得られるまで繰り返し行う。

【００５３】本実施形態の不揮発性メモリ装置及びその
書き込み方法では、書き込み禁止時間を長くできること
によって書き込みパルス幅を従来より大きくした制御が
可能であり、特に最終的に制御するしきい値の許容幅が
狭い多値メモリ技術において、書き込みパルス幅の制御
の自由度が増大する利点がある。また、プログラム電圧
が低電圧化された場合に、素子のスケーリングが低電圧
化に適合しない等の理由から書き込み時間が遅くなる場
合でも、有効に誤書き込みを防止できる。さらに、プロ
グラム電圧が低電圧化傾向にあって、これにＶthウイン
ドウ幅の縮小化が追いつかない場合、読み出し時の非選
択メモリトランジスタを全てオンさせるには、そのゲー
トに印加されるパス電圧の低下をなかなか進めることが
できないが、本発明によりチャネル形成がされにくいこ
とは、従来では弱い書き込み状態となる高いパス電圧の
ままでも誤書き込みが起きにくい作用をともない、その
意味でも、誤書き込みを有効に防止できる。

【００５４】第２実施形態 本実施形態は、ＭＮＯＳ型不揮発性メモリ装置について
である。本実施形態の不揮発性メモリ装置は、そのメモ
リトランジスタを第１実施形態のＭＯＮＯＳ型からＭＮ
ＯＳ型に変更したこと以外、図１に示す基本的なセルア
レイの回路構成、動作は第１実施形態と変わらない。し
たがって、ここでは、ＮＡＮＤ列の断面構造と製造方法
のみを説明し、他は省略する。また、断面構成において
重複する構成は、同じ符号を付して詳しい説明はしな
い。

【００５５】図７は、本発明の第２実施形態に係る不揮
発性メモリ装置において、そのＮＡＮＤ列のビット方向
断面図である。本実施形態のメモリトランジスタＭ１１
ａ〜Ｍ１ｎａは、そのゲート絶縁膜が、ｐウェル４上に
トンネル絶縁膜３０、窒化膜３２を積層させてなる。ま
た、選択トランジスタのゲート絶縁膜３４は、第１実施
形態と同様、酸化シリコンの膜のみから構成させてもよ
いが、ここでは酸化シリコン膜と窒化シリコン膜との積
層膜としている。この場合、下層のシリコン酸化膜厚が
例えば１０ｎｍ程度の比較的に厚いことからメモリ素子
として機能しない。このＮＡＮＤ型不揮発性メモリ装置
は、第１実施形態と同様、メモリトランジスタと隣接す
る他のトランジスタ間に不純物領域がないので、誤書き
込みが有効に防止される利点がある。

【００５６】図８〜図１１は、上述した構成の不揮発性
メモリ装置の各製造過程を示す断面図である。まず、第
１実施形態と同様にして、用意した基板２に素子分離領
域と、ｐウェル４を形成し、ｐウェル４表面を例えば熱
酸化することにより、１０ｎｍほどの比較的に厚いゲー
ト酸化膜５を形成する（図８（ａ））。

【００５７】図９（ｂ）に示すように、このゲート酸化
膜５上にレジストパターンＲＰを形成し、これをマスク
としたエッチングにより、メモリトランジスタ部のゲー
ト酸化膜５を除去する。続く図９（ｃ）では、熱酸化法
により、メモリトランジスタのトンネル絶縁膜３０を形
成する。このとき、ゲート酸化膜５は僅かに酸化膜厚が
増大する。なお、トンネル絶縁膜３０は、一旦熱酸化シ
リコン膜を形成した後、少なくとも表面部分を熱窒化し
てもよい。また、トンネル絶縁膜３０上に、窒化膜３２
を例えばＣＶＤ法により数十ｎｍと比較的に厚く堆積す
る。

【００５８】以後は、第１実施形態と同様に、ポリシリ
コン層１６と高融点金属シリサイド層１８とからなるポ
リサイドを形成し（図１０（ｄ））、レジストパターン
ＲＰを用いて、これをマスクに下地の積層膜をエッチン
グしてワード線ＷＬ１１〜ＷＬ１ｎ等と選択信号線ＳＧ
１１，ＳＧ１２等を同時形成する（図１０（ｅ））。ま
た、レジストパターンＲＰを除去後、第１の層間絶縁層
２０を薄く形成し（図１１（ｆ））、この上に第２の制
御電極２２を形成した後（図１１（ｇ））、第２の層間
絶縁層２４の堆積、ビットコンタクトＢＣの形成、ビッ
ト線ＢＬａの配線等の諸工程を経て、当該不揮発性メモ
リを完成させる。

【００５９】本実施形態の不揮発性メモリ装置において
も、第１実施形態と同様な利点を有する。すなわち、従
来のようにＮＡＮＤ列内のｐウェル内表面側に、これと
逆導電型の不純物領域を有しないので、セルフブースト
により非選択ＮＡＮＤ列の書き込み禁止において、その
書き込み禁止時間を長くできる。そのため、プログラム
電圧の低電圧化により書き込み速度が遅い場合、この低
電圧化に伴ってＶthウインドウ幅の縮小化が追いつかな
い場合等にあって、誤書き込みが有効に防止できる。ま
た、書き込みパルス幅の制御の自由度が増大する。

【００６０】第３実施形態 本実施形態は、ＦＧ型不揮発性メモリ装置についてであ
る。本実施形態の不揮発性メモリ装置は、そのメモリト
ランジスタを第１実施形態のＭＯＮＯＳ型からＦＧに変
更したこと以外、図１に示す基本的なセルアレイの回路
構成、動作は第１実施形態と変わらない。

【００６１】図１２は、本第３実施形態に係るＦＧ型不
揮発性メモリ装置において、そのＮＡＮＤ列のビット方
向断面図である。この図１２に示されるように、トンネ
ル絶縁膜８と中間絶縁膜４０（第１実施形態のトップ酸
化膜に相当）との間に、第１実施形態の窒化膜に代え
て、例えばポリシリコンからなるフローティングゲート
４２が介在する。中間絶縁膜４０は、第１実施形態のト
ップ酸化膜と同様、酸化シリコン或いはＯＮＯ膜等で構
成される。同じ符号を付した他の構成は、第１実施形態
と同じである。

【００６２】このような構成のＦＧ型不揮発性メモリ装
置の製造方法は、第１実施形態における図３で窒化膜１
０でなくポリシリコン膜を成膜し、これを図４（ｂ）で
パターンニングすること、図４（ｃ）でトップ酸化膜１
２と同様にして、中間絶縁膜を形成すること、図５
（ｅ）の電極加工時に当該中間絶縁膜とポリシリコン膜
を同時にパターンニングすること以外、第１実施形態の
製造方法を示す図３〜図６と同様に行うことができる。

【００６３】本実施形態の不揮発性メモリ装置において
も、第１実施形態と同様な利点を有する。すなわち、従
来のように素子間に不純物拡散領域を有しないので、セ
ルフブーストによる書き込み禁止において書き込み禁止
時間を長くでき、非選択ＮＡＮＤ列の誤書き込みが有効
に防止でき、また書き込みパルス幅の制御の自由度が増
大するといった数々の利点を有する。

【００６４】

【発明の効果】本発明に係る不揮発性半導体記憶装置及
びその書き込み方法によれば、プログラム電圧の低下に
ともなう誤書き込みを有効に防止し、遅い書き込み制
御、例えば書き込みパルス幅を長くするといった場合の
自由度が増大する。よって、微細化、低電圧書き込み化
を推進した場合でも信頼性及び特性が優れた不揮発性半
導体記憶装置と、その書き込み方法を提供することが可
能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＮＡＮＤ型不揮発性メ
モリ装置のメモリアレイの構成を示す回路図である。

【図２】本発明の第１実施形態に係り、図１の左下に位
置するストリングを中心としたビット方向の断面図であ
る。

【図３】図２のＮＡＮＤ型不揮発性メモリ装置の各製造
過程を示す断面図であり、ゲート絶縁膜を構成する窒化
膜の成膜までを示す。

【図４】図３に続く同断面図であり、ゲート絶縁膜を構
成するトップ酸化膜の成膜までを示す。

【図５】図４に続く同断面図であり、ワード線及び選択
信号線とゲート絶縁膜のエッチング加工までを示す。

【図６】図５に続く同断面図であり、第２の制御電極形
成までを示す。

【図７】本発明の第２実施形態に係り、図１の左下に位
置するストリングを中心としたビット方向の断面図であ
る。

【図８】図７のＮＡＮＤ型不揮発性メモリ装置の各製造
過程を示す断面図であり、選択トランジスタのゲート絶
縁膜となる酸化膜形成までを示す。

【図９】図８に続く同断面図であり、ゲート絶縁膜を構
成する窒化膜の成膜までを示す。

【図１０】図９に続く同断面図であり、ワード線及び選
択信号線とゲート絶縁膜のエッチング加工までを示す。

【図１１】図１０に続く同断面図であり、第２の制御電
極形成までを示す。

【図１２】本発明の第３実施形態に係り、図１の左下に
位置するストリングを中心としたビット方向の断面図で
ある。

【図１３】従来のＮＡＮＤ型不揮発性メモリ装置のメモ
リアレイの構成を示す回路図である。

【図１４】従来例に係る図１の左下に位置するストリン
グを中心としたビット方向の断面図である。

【符号の説明】

１…メモリセルアレイ、２…半導体基板、４…ｐウェ
ル、５…酸化膜、６ａ〜６ｃ…不純物領域、８，３０…
トンネル絶縁膜、１０，３２…窒化膜、１２…トップ酸
化膜、１４，３４…ゲート絶縁膜、１６…ポリサイド
層、１８…高融点金属シリサイド層、２０…第１の層間
絶縁層（絶縁膜）、２２…第２の制御電極、２４…第２
の層間絶縁層、４０…中間絶縁膜、４２，ＦＧ…フロー
ティングゲート、Ｍ１１等…メモリトランジスタ、ＳＴ
１１ａ，ＳＴ２１ａ等…選択トランジスタ、ＣＧ…コン
トロールゲート、ＳＧ１１，ＳＧ１２等…選択信号線、
ＢＬａ等…ビット線、ＷＬ１１等…ワード線、ＢＣ…ビ
ットコンタクト。

Claims (14)

【特許請求の範囲】
1. 【請求項１】半導体のチャネル形成領域上に電荷蓄積手
   段を含む絶縁膜を介して積層された第１の制御電極に電
   圧を印加し、前記電荷蓄積手段に対し電荷を電気的に注
   入し又は当該電荷蓄積手段から電荷を引き抜くことによ
   り情報を記憶する記憶素子と、前記電荷の注入又は引き
   抜きの際に前記チャネル形成領域に所定の電位を伝達す
   る素子とを有する不揮発性半導体記憶装置であって、 前記記憶素子と前記所定電位を伝達する素子との間の半
   導体領域と容量結合し、当該半導体領域に対し素子間チ
   ャネルまたは空乏層の形成と電位の制御を行う第２の制
   御電極が、当該記憶素子と所定電圧を伝達する素子との
   間の半導体領域上に絶縁膜を介して設けられている不揮
   発性半導体記憶装置。
2. 【請求項２】前記チャネル形成領域と、前記記憶素子と
   前記所定電位を伝達する素子との間の半導体領域とは、
   同一の不純物添加領域から構成されている請求項１に記
   載の不揮発性半導体記憶装置。
3. 【請求項３】前記記憶素子が複数、行列状に配置されて
   メモリセルアレイが構成され、 前記所定電位を伝達する素子は、行方向又は列方向の複
   数の記憶素子間で共通な配線と前記記憶素子との接続お
   よび遮断を制御する選択素子である請求項１に記載の不
   揮発性半導体記憶装置。
4. 【請求項４】前記記憶素子が複数、行列状に配置されて
   メモリセルアレイが構成され、 前記所定電位を伝達する素子は、行方向又は列方向の複
   数の記憶素子間で共通な配線からの電圧を前記記憶素子
   に印加するときは導通する他の記憶素子である請求項１
   に記載の不揮発性半導体記憶装置。
5. 【請求項５】行方向又は列方向の複数の記憶素子間で共
   通な配線と前記記憶素子との接続および遮断をそれぞれ
   制御する複数の選択素子と、 当該複数の選択素子の制御電極、前記複数の記憶素子の
   第１の制御電極、前記第２の制御電極、前記配線の印加
   電圧をそれぞれ制御して、書き込みを行う選択記憶素子
   に隣接した前記素子間半導体領域に反転層を形成し、当
   該反転層に、対応する導通状態の選択素子を介して前記
   所定電位を供給する一方で、第１の制御電極が前記選択
   記憶素子と共通接続された非選択な記憶素子に隣接した
   素子間半導体領域を、対応する選択素子を遮断し電気的
   に浮遊状態として空乏化し、当該素子間半導体領域に所
   定の書き込み阻止電位を誘起させるバイアス制御手段と
   を更に有する請求項１に記載の不揮発性半導体記憶装
   置。
6. 【請求項６】ビット線と共通電位線との間に、それぞれ
   選択素子を介して複数の記憶素子が直列接続されてなる
   記憶素子列を、行列状に複数配置させてメモリアレイが
   構成され、 前記第２の制御電極が、前記記憶素子列の各記憶素子
   間、記憶素子列両端の記憶素子と選択素子間に設けられ
   ている請求項１に記載の不揮発性半導体記憶装置。
7. 【請求項７】前記第２の制御電極は、前記第１の制御電
   極および前記電荷蓄積手段に対し絶縁膜を介して覆うプ
   レート形状を有し、かつ、少なくとも行方向に並ぶ複数
   の前記記憶素子列間で共通に設けられている請求項６に
   記載の不揮発性半導体記憶装置。
8. 【請求項８】前記電荷蓄積手段は、少なくとも前記チャ
   ネル形成領域と対向する面内で離散化されている請求項
   １に記載の不揮発性半導体記憶装置。
9. 【請求項９】前記記憶素子は、前記チャネル形成領域上
   に、トンネル絶縁膜、窒化膜、トップ酸化膜を前記第１
   の制御電極との間に積層させてなり、 前記電荷蓄積手段は、上記積層膜内で離散化して形成さ
   れた電荷トラップである請求項８に記載の不揮発性半導
   体記憶装置。
10. 【請求項１０】前記記憶素子は、前記チャネル形成領域
    上に、トンネル絶縁膜、窒化膜を前記第１の制御電極と
    の間に積層させてなり、 前記電荷蓄積手段は、上記積層膜内で離散化して形成さ
    れた電荷トラップである請求項８に記載の不揮発性半導
    体記憶装置。
11. 【請求項１１】半導体のチャネル形成領域上に、電荷蓄
    積手段を含む絶縁膜を介して制御電極を積層させてなる
    複数の記憶素子を行列状に配置させてメモリセルアレイ
    が構成され、前記制御電極にプログラム電圧を印加する
    ことにより前記電荷蓄積手段に電荷を電気的に注入し又
    は当該電荷蓄積手段から電荷を引き抜いて情報を記憶す
    る不揮発性半導体記憶装置の書き込み方法であって、 書き込みを行う前記記憶素子について、そのチャネル形
    成領域に隣接した半導体領域に少数キャリアによる反転
    層を形成し、当該反転層を上記プログラム電圧印加によ
    る電位との電位差により書き込みが行われる所定電位で
    保持して書き込みを行い、 前記記憶素子と制御電極同士が接続された情報を書き込
    まない他の記憶素子について、そのチャネル形成領域に
    隣接した半導体領域に上記書き込み中に空乏層を形成
    し、書き込み阻止電位を誘起させる不揮発性半導体記憶
    装置の書き込み方法。
12. 【請求項１２】前記電荷蓄積手段は、少なくとも前記チ
    ャネル形成領域と対向する面内で離散化されている請求
    項１１に記載の不揮発性半導体記憶装置の書き込み方
    法。
13. 【請求項１３】前記記憶素子は、前記チャネル形成領域
    上に、トンネル絶縁膜、窒化膜、トップ酸化膜を前記制
    御電極との間に積層させてなり、 前記電荷蓄積手段は、上記積層膜内で離散化して形成さ
    れた電荷トラップである請求項１２に記載の不揮発性半
    導体記憶装置の書き込み方法。
14. 【請求項１４】前記記憶素子は、前記チャネル形成領域
    上に、トンネル絶縁膜、窒化膜を前記制御電極との間に
    積層させてなり、 前記電荷蓄積手段は、上記積層膜内で離散化して形成さ
    れた電荷トラップである請求項１２に記載の不揮発性半
    導体記憶装置の書き込み方法。