JP2012114199A - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 88
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 88
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 83
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000002955 isolation Methods 0.000 claims description 53
- 238000003860 storage Methods 0.000 claims description 40
- 230000002093 peripheral effect Effects 0.000 claims description 26
- 230000003647 oxidation Effects 0.000 claims description 25
- 238000007254 oxidation reaction Methods 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 230000001590 oxidative effect Effects 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract description 7
- 238000009825 accumulation Methods 0.000 abstract 6
- 239000010410 layer Substances 0.000 description 58
- 238000000034 method Methods 0.000 description 34
- 230000005684 electric field Effects 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 238000010893 electron trap Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001603 reducing effect Effects 0.000 description 4
- 238000011282 treatment Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MFHHXXRRFHXQJZ-UHFFFAOYSA-N NONON Chemical compound NONON MFHHXXRRFHXQJZ-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920001709 polysilazane Polymers 0.000 description 2
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 description 2
- 229960004583 pranlukast Drugs 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 125000003277 amino group Chemical group 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000011529 conductive interlayer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板にゲート絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上に形成され、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜の前記シリコン窒化膜について、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜よりも薄くし、前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜よりも厚くした。
【選択図】図２
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板にゲート絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上に形成され、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜の前記シリコン窒化膜について、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜よりも薄くし、前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜よりも厚くした。
【選択図】図２
Description
本発明の実施形態は、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されたメモリセルを備えた半導体装置および半導体装置の製造方法に関する。
例えばフラッシュメモリ装置においては、多数のメモリセルがワード線方向およびビット線方向に配列されており、各メモリセルは、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されている。フラッシュメモリ装置の高集積化に伴い、浮遊ゲート電極幅および素子分離溝幅が縮小されている。素子分離溝幅が縮小されると、電極間絶縁膜の形成後、制御ゲート電極の材料であるポリシリコンの埋め込みが難しくなる。これを解消するには、電極間絶縁膜を薄膜化する必要がある。しかし、メモリセルの寸法が縮小すると、書き込み時に電極間絶縁膜へ電界の集中する浮遊ゲート電極頂部もしくはエッジの割合が増大することから、高電界リーク電流が増大するため、所望の閾値まで書き込めなくなる。
また、電極間絶縁膜として、シリコン窒化膜をシリコン酸化膜で挟んだＯＮＯ構造の積層絶縁膜を用いる場合、主に電界集中により電極間絶縁膜のうちの浮遊ゲート電極頂部(もしくはエッジ)の部分で、電極間絶縁膜の窒化膜中に電子トラップが発生し、トラップされた電子がデトラップすることによって、電荷保持特性を劣化させてしまう。
また、電極間絶縁膜を薄膜化すると、寿命(耐圧）を劣化させてしまうことがわかっている。電極間絶縁膜は、周辺回路領域において、デバイスを動作させるための素子（例えば電圧を生成するキャパシタなど)の構成要素として利用される。ここで、長期間デバイスを使用する場合、周辺回路領域の電極間絶縁膜を利用した素子が不具合を発生しないためには、電極間絶縁膜の寿命(耐圧）を高める必要があるが、電極間絶縁膜の薄膜化は寿命(耐圧）を劣化させるので、上記素子の不具合を発生させてしまう。このため、上記電極間絶縁膜の絶縁特性を更に改善することが要請されている。
そこで、浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置および半導体装置の製造方法を提供する。
本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成され、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備えた。前記電極間絶縁膜の前記２層のシリコン酸化膜で挟まれた前記シリコン窒化膜について、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜の膜厚よりも薄くした。前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜の膜厚よりも厚くした。
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程とを備えた。そして、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に、少なくともシリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造の電極間絶縁膜を形成するとともに、前記電極間絶縁膜の前記シリコン窒化膜を異方性酸化する工程を備えた。更に、前記電極間絶縁膜上に制御電極層を形成する工程とを備えた。
以下、第１実施形態について、図面を参照して説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）１のメモリセル領域における平面図を示している。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読出、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
（第１実施形態）
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）１のメモリセル領域における平面図を示している。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読出、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
図２は、各メモリセルのワード線方向（チャネル幅方向）に沿う断面図（図１中のＡ−Ａ線に沿う断面図）を示している。上記図２に示すように、シリコン基板（半導体基板）２の表層には素子分離溝３が複数形成されている。これらの素子分離溝３は複数の活性領域Ｓａを図２のワード線方向に分離する。
素子分離溝３内に素子分離絶縁膜４が形成されることにより、素子分離領域Ｓｂが構成されている。素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２（の活性領域Ｓａ）の表面から上方に突出した上部とから構成される。素子分離絶縁膜４は、例えばポリシラザン等の塗布膜からなるシリコン酸化膜により形成される。
素子分離領域Ｓｂにより区画されたシリコン基板２の複数の活性領域Ｓａ上のそれぞれには、ゲート絶縁膜（トンネル絶縁膜）５が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。上記ゲート絶縁膜５上には、電荷蓄積層として浮遊ゲート電極膜ＦＧが形成されている。この浮遊ゲート電極膜ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成される。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面とを有する。
素子分離絶縁膜４の上面４ａ、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面には、電極間絶縁膜７（インターポリ絶縁膜、導電層間絶縁膜）が形成されている。電極間絶縁膜７は、素子分離絶縁膜４の上面４ａ、浮遊ゲート電極膜ＦＧの側面および浮遊ゲート電極膜ＦＧの上面に順に積層形成された第１のシリコン酸化膜８、第１のシリコン窒化膜９および第２のシリコン酸化膜１０から構成される。即ち、電極間絶縁膜７は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ）の積層構造を有しており、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成される。
ここで、第１のシリコン窒化膜９のうちの浮遊ゲート電極膜ＦＧの頂部（上面）上に形成された部分９ａの膜厚寸法をＡ１とし、第１のシリコン窒化膜９のうちの浮遊ゲート電極膜ＦＧの側面上に形成された部分９ｂの膜厚寸法をＡ２とすると、Ａ１＜Ａ２となるように形成されている。そして、第１のシリコン窒化膜９のうちの素子分離絶縁膜４の上面上に形成された部分９ｃの膜厚寸法をＡ３とすると、Ａ３≒Ａ１＜Ａ２となるように形成されている。
また、第２のシリコン酸化膜１０のうちの浮遊ゲート電極膜ＦＧの頂部（上面）上に形成された部分１０ａの膜厚寸法をＢ１とし、第２のシリコン酸化膜１０のうちの浮遊ゲート電極膜ＦＧの側面上に形成された部分１０ｂの膜厚寸法をＢ２とすると、Ｂ１＞Ｂ２となるように形成されている。そして、第２のシリコン酸化膜１０のうちの素子分離絶縁膜４の上面上に形成された部分１０ｃの膜厚寸法をＢ３とすると、Ｂ３≒Ｂ１＞Ｂ２となるように形成されている。
尚、第１のシリコン酸化膜８の膜厚寸法については、浮遊ゲート電極膜ＦＧの頂部（上面）上に形成された部分の膜厚寸法と、浮遊ゲート電極膜ＦＧの側面上に形成された部分の膜厚寸法と、素子分離絶縁膜４の上面上に形成された部分の膜厚寸法とは、ほぼ等しい膜厚寸法になっている。
電極間絶縁膜７上には、制御ゲート電極膜ＣＧとしての導電層１１（制御電極層）がワード線方向に沿って形成されている。この導電層１１は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結するワード線ＷＬとして機能する。導電層１１は、例えば多結晶シリコン層と、当該多結晶シリコン層の直上に形成されたタングステン、コバルト、ニッケルなどの何れかの金属がシリサイド化されたシリサイド層とから構成される。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極膜ＦＧ、電極間絶縁膜７、制御ゲート電極膜ＣＧの積層ゲート構造によって構成される。
また、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは図示しない分断領域ＧＶにおいて電気的に分断される。尚、分断領域ＧＶ内には図示しない層間絶縁膜などが形成される。メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置して図示しない拡散層（ソース／ドレイン領域）が形成される。メモリセルトランジスタＴｒｍは、ゲート絶縁膜５及びゲート電極ＭＧ並びにソース／ドレイン領域を含んで構成される。
上記不揮発性半導体記憶装置１は、図示しない周辺回路からワード線ＷＬ及びシリコン基板２のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書込可能に構成されている。この場合、書込時には、周辺回路が書込選択のワード線ＷＬに高電圧を印加すると共に、シリコン基板２のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬに低電圧を印加すると共に、シリコン基板２のＰウェルに高電圧を印加する。
次に、上記構成の不揮発性半導体記憶装置１の製造方法について、図９ないし図１４を参照して説明する。尚、図９（ａ）ないし図１４（ａ）は、不揮発性半導体記憶装置１のメモリセル領域の製造方法を示す断面図（図１中のＡ−Ａ線に沿う断面図）、図９（ｂ）ないし図１４（ｂ）は、不揮発性半導体記憶装置１の周辺回路領域の製造方法を示す断面図である。
まず、図９に示すように、不純物がドーピングされたシリコン基板２の上面にトンネル絶縁膜としてのゲート絶縁膜５を熱酸化法により例えば６ｎｍ程度の厚さ形成する。続いて、ゲート絶縁膜５の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となるリンドープ多結晶シリコン層６を例えば１００ｎｍ程度の厚さ形成する。
次いで、ＣＶＤ法によってマスク膜としてのシリコン窒化膜１２を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜１３を形成する。この後、シリコン酸化膜１３上に、フォトレジスト（図示しない）を塗布し、露光現像することにより上記フォトレジストをパターニングする。
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜１３をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜１３をマスクにしてＲＩＥ法によりシリコン窒化膜１２をエッチングし、次いで、ＲＩＥ法により多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜５及びシリコン基板２をエッチングすることにより素子分離のための溝（素子分離溝）３を形成する（図１０参照）。この場合、活性領域の幅寸法及び素子分離溝３の幅寸法は、いずれも例えば５０ｎｍ程度である。
続いて、シリコン酸化膜１３上および素子分離溝３内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜４としてシリコン酸化膜を形成することによって素子分離溝３を埋め込む。この後、図１１に示すように、ＣＭＰ(chemical mechanical polish)法によりシリコン窒化膜１２をストッパーにして平坦化を行うことにより、シリコン窒化膜１２上のシリコン酸化膜１３を除去し、素子分離溝３内にシリコン酸化膜（素子分離絶縁膜）４を残す。
次いで、マスク材であるシリコン窒化膜１２を化学薬液等でエッチングして除去（剥離）し、多結晶シリコン層６の上面を露出させる。続いて、シリコン酸化膜（素子分離絶縁膜）４の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層６の側面の上側部分が露出するまで素子分離絶縁膜４をエッチングし、露出させる側面の高さは、例えば５０ｎｍ程度とする。これによって、図１２に示すような素子分離絶縁膜４を素子分離溝３に埋め込んだ構成を得る。
次に、図２に示すように、電極間絶縁膜７を全面（即ち、素子分離絶縁膜４の上面４ａ、浮遊ゲート電極膜ＦＧの上部側面、並びに、浮遊ゲート電極膜ＦＧの上面）に形成する。このとき、周辺回路領域においては、デバイスを動作させるための素子として、メモリセル領域の素子に比べて面積の大きい素子(例えば電圧を生成するキャパシタなど)の構成要素としての電極間絶縁膜７を形成する。尚、上記キャパシタの具体的構造については、後で説明する。また、上記電極間絶縁膜７の形成方法の詳細についても、後で説明する。
続いて、電極間絶縁膜７上に、厚さが例えば１００ｎｍ程度の導電層（制御ゲート電極膜ＣＧ）１１を形成する。この導電層１１は、多結晶シリコン膜及びタングステンシリサイド膜の積層構造である。さらに、ＲＩＥのマスク膜としてシリコン窒化膜（図示しない）をＣＶＤ法により堆積する。次に、シリコン窒化膜上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。続いて、第２のレジストマスクをマスクにしてＲＩＥ法によりマスク膜（シリコン窒化膜）、導電層１１、電極間絶縁膜７及び多結晶シリコン層６を順次エッチングする。これにより、浮遊ゲート電極膜（電荷蓄積層）ＦＧ、電極間絶縁膜７及び制御ゲート電極膜（制御電極）ＣＧの積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも５０ｎｍ程度である。
次に、膜厚が例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法およびＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層（図示しない）を形成する。続いて、ＣＶＤ法等を用いて層間絶縁膜（図示しない）を形成する。この後、公知の技術を用いて配線等（図示しない）を形成する。
以上のようにして、シリコン基板（半導体基板上）２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜７と、電極間絶縁膜７上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層とを備えた不揮発性半導体記憶装置１が得られる。
このようにして得られた不揮発性半導体記憶装置１の各メモリセルでは，シリコン基板２と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜５に印加され、ゲート絶縁膜５にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し。データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置１では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置１としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型フラッシュメモリ装置がある。
ここで、電極間絶縁膜７の形成方法について具体的に説明する。図１２に示すように、多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の上面および側面の表面露出を行う工程を実行した後、図１３に示すように、電極間絶縁膜７として、例えばＬＰ（Low Pressure）−ＣＶＤ法により、第１のシリコン酸化膜８/第１のシリコン窒化膜９/第２のシリコン酸化膜１０（即ち、ＯＮＯ）の積層構造を形成する。
次に、図１４に示すように、電極間絶縁膜７、即ち、第１のシリコン酸化膜８/第１のシリコン窒化膜９/第２のシリコン酸化膜１０の積層膜に対して、異方性酸化を実行する。上記異方性酸化により、第１のシリコン窒化膜９のうちの浮遊ゲート電極膜ＦＧの頂部（上面）上に形成された部分９ａの膜厚寸法をＡ１とし、第１のシリコン窒化膜９のうちの浮遊ゲート電極膜ＦＧの側面上に形成された部分９ｂの膜厚寸法をＡ２とすると、Ａ１＜Ａ２となる。そして、上記異方性酸化により、第１のシリコン窒化膜９のうちの素子分離絶縁膜４の上面上に形成された部分９ｃの膜厚寸法をＡ３とすると、Ａ３≒Ａ１＜Ａ２となる。
また、第２のシリコン酸化膜１０については、上記異方性酸化により、第２のシリコン酸化膜１０のうちの浮遊ゲート電極膜ＦＧの頂部（上面）上に形成された部分１０ａの膜厚寸法をＢ１とし、第２のシリコン酸化膜１０のうちの浮遊ゲート電極膜ＦＧの側面上に形成された部分１０ｂの膜厚寸法をＢ２とすると、Ｂ１＞Ｂ２となる。そして、上記異方性酸化により、第２のシリコン酸化膜１０のうちの素子分離絶縁膜４の上面上に形成された部分１０ｃの膜厚寸法をＢ３とすると、Ｂ３≒Ｂ１＞Ｂ２となる。
ここで、本実施形態の上記した構造の電極間絶縁膜７の作用効果について説明する。電極間絶縁膜７の第２のシリコン酸化膜１０の膜厚について、浮遊ゲート電極膜ＦＧの頂部上に形成された部分１０ａの膜厚寸法Ｂ１を厚くし、浮遊ゲート電極膜ＦＧの側面上に形成された部分１０ｂの膜厚寸法Ｂ２を薄くしたので、浮遊ゲート電極膜ＦＧのエッジ部もしくは浮遊ゲート電極膜ＦＧの頂部の電界集中によるリーク電流を低減することができ、書き込み速度および書き込み飽和閾値を改善することができる。
即ち、微細化により浮遊ゲート電極膜ＦＧの頂部の形状が、曲率の大きい（曲がり具合がきつい）凸形状となると、書き込みを行う高電界印加時に浮遊ゲート電極膜ＦＧの頂部で電界集中が発生し、電極間絶縁膜のリーク電流が増大してしまう。また、浮遊ゲート電極膜ＦＧの頂部上面が平面状である場合でも、上記頂部のエッジの部分で同様の問題が発生する。
これに対して、本実施形態によれば、電極間絶縁膜７の物理膜厚及び電気膜厚である等価酸化膜厚（ＥＯＴ（equivalent oxide thickness））を浮遊ゲート電極膜ＦＧの頂部部分で厚くし、浮遊ゲート電極膜ＦＧの側面部分で薄く形成することができた。このような構造により、電界集中の発生する浮遊ゲート電極膜ＦＧの頂部の部分の電極間絶縁膜７の膜厚を側面の部分より厚く形成して電界を緩和することで、書き込み時の高電界リークを低減することが可能となる。この書き込み時のリーク電流低減効果によって、書き込み速度および書き込み飽和閾値を改善できる。
また、電極間絶縁膜７において、浮遊ゲート電極膜ＦＧの頂部の占める割合が大きい場合には、浮遊ゲート電極膜ＦＧの頂部における酸化膜の膜厚を調整することが望ましい。具体的には、浮遊ゲート電極膜ＦＧの頂部の酸化膜の膜厚が増加すると、電極間絶縁膜の電気容量を低下させることから、書き込み時にゲート絶縁膜（トンネル絶縁膜）にかかる電圧(カップリング比)を低くしてしまう。このため、書き込み特性を劣化させてしまい、デバイス動作の不具合を起こすことがある。この不具合を解消する方法としては、所望のカップリング比を実現するために、浮遊ゲート電極膜ＦＧの側面の電極間絶縁膜と接する面積を増大させるか、または、電極間絶縁膜の膜厚を薄くすることによって、電気容量を増加させる方法がある。電極間絶縁膜にかかる電界は、電極間絶縁膜の膜厚に反比例するから、浮遊ゲート電極膜ＦＧのエッジ部分での電界を緩和する目的で言えば、浮遊ゲート電極膜ＦＧの頂部部分の電極間絶縁膜の膜厚増加が、浮遊ゲート電極膜ＦＧのエッジ部分で増加する電界の割合を超えない程度に調整しておくことが望ましい。
さらに、１層のシリコン窒化膜を２層のシリコン酸化膜ではさんだ積層構造、即ち、ＯＮＯ構造では、中央のシリコン窒化膜へ電子をトラップさせることによって、電界緩和を誘発し、書き込み時の高電界リーク電流を低減している。その反面、この電子トラップ量は、図４に示すように、シリコン窒化膜の膜厚を厚くするほど大きくなり、電子トラップ量が増加すると、図５に示すように、放置時の電子のデトラップ量が増加してしまう。この結果、シリコン窒化膜の膜厚を厚くすると、図６に示すように、電荷保持特性の劣化を発生させてしまうことがある。上記した電子トラップは、電極間絶縁膜の通過電流量に伴って増加するため、浮遊ゲート電極膜ＦＧの頂部で支配的である。
これに対して、本実施形態では、書き込み動作時に電界が集中し電流が多く流れていた浮遊ゲート電極膜ＦＧの頂部部分の電極間絶縁膜７の膜厚において、シリコン窒化膜９の膜厚を薄くし、シリコン酸化膜１０の膜厚を厚く形成するように構成した。これにより、浮遊ゲート電極膜ＦＧの頂部で電気膜厚が厚い電極間絶縁膜７を形成して、電界を緩和すると共に、書き込み時に発生するリーク電流を低減している。また、浮遊ゲート電極膜ＦＧの頂部部分において、シリコン酸化膜１０の膜厚を厚くすることでもはや電界が緩和されており、この部分におけるシリコン窒化膜９の膜厚は薄くして電子トラップ量の増加を回避している。
ここで、本実施形態の不揮発性半導体装置の書き込み飽和特性と電荷保持特性を測定した結果と、従来構造（異方性酸化をしない図１３に示す積層構造の電極間絶縁膜を備えた構造）の不揮発性半導体装置の書き込み飽和特性と電荷保持特性を測定した結果とを、図７及び図８に示す。この図７及び図８から、本実施形態によれば、浮遊ゲート電極膜ＦＧの頂部でシリコン酸化膜１０の膜厚を厚くシリコン窒化膜９の膜厚を薄く形成することにより、電極間絶縁膜７を通過する電流量が減少すると共に、電子トラップ量を低減することから、電子のデトラップ量を低減することができ、電荷保持特性を向上させることができる。
ところで、隣接する浮遊ゲート電極膜ＦＧの間にある電極間絶縁膜７、即ち、素子分離絶縁膜４の上面４ａの部分の電極間絶縁膜７のシリコン酸化膜８，１０に挟まれたシリコン窒化膜９も、浮遊ゲート電極膜ＦＧの頂部のシリコン窒化膜９と同様に電子トラップを起こすことがある。これに対しても、本実施形態によれば、浮遊ゲート電極膜ＦＧの間にある電極間絶縁膜７のシリコン窒化膜９の膜厚を薄くしたので、電子トラップの発生量を低減することができ、隣接セルの誤動作を低減することができる。
また、本実施形態では、メモリセル領域内においては、浮遊ゲート電極膜ＦＧの側面部分の電極間絶縁膜７の膜厚（電気膜厚）を浮遊ゲート電極膜ＦＧの頂部部分の膜厚（電気膜厚）よりも薄く形成することにより、メモリセル領域での電極間絶縁膜７の薄膜化を実現すると共に、周辺回路領域では、電極間絶縁膜７の膜厚（電気膜厚）を厚く形成することができる（図１４参照）。
具体的には、メモリセル領域では、浮遊ゲート電極膜ＦＧの頂部部分の電極間絶縁膜７に対して、浮遊ゲート電極膜ＦＧの側面部分の電極間絶縁膜７のシリコン窒化膜９の膜厚が厚く、シリコン窒化膜９上のシリコン酸化膜１０の膜厚が薄いため、電極間絶縁膜７の電気膜厚も上記側面部分で薄くなる。これに対して、周辺回路領域、特には、キャパシタを作る周辺キャパシタ領域では、浮遊ゲート電極膜ＦＧの頂部の平面を利用したキャパシタ構造を有しているため、浮遊ゲート電極膜ＦＧの頂部の電極間絶縁膜７の膜厚が主に特性に反映される。メモリセル領域よりも電極頂部部分の割合が大きい周辺キャパシタ領域では、電極間絶縁膜７の電気膜厚が厚くなる。これにより、本実施形態によれば、メモリセル領域では所望のカップリングを実現しながら、周辺回路領域のキャパシタの寿命を向上させることができる。
ここで、本実施形態において、周辺回路領域に作成したキャパシタの構成の一例を、図１５に示す。この図１５に示すように、メモリセル領域の多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）上および周辺回路領域の多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）上に電極間絶縁膜７を形成した後、フォトリソグラフィ技術およびエッチング技術を用いることにより、多結晶シリコン層６を露出させる開口部１４を周辺回路領域の電極間絶縁膜７に形成する。この開口部１４は、例えば、メモリセル領域の選択トランジスタに関し、浮遊ゲート電極膜ＦＧ（多結晶シリコン層６）と制御ゲート電極膜ＣＧ（導電層１１）とを導通させるために電極間絶縁膜７に設けられる開口部（図示しない）と同時に形成することができる。
そして、電極間絶縁膜７上に導電層１１（制御ゲート電極膜ＣＧ）を形成した後、フォトリソグラフィ技術およびエッチング技術を用いることにより、導電層１１を分離する溝１５を導電層１１および電極間絶縁膜７に形成する。この溝１５により分離された導電層１１が、開口部１４を介して多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）に接続されたキャパシタ電極１６ａと、電極間絶縁膜７を介して多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）と絶縁されたキャパシタ電極１６ｂとなる。更に、キャパシタ電極１６ａに接続されたコンタクト電極１７ａと、キャパシタ電極１６ｂに接続されたコンタクト電極１７ｂとを形成する。
これにより、電極間絶縁膜７をキャパシタ絶縁膜とするキャパシタを周辺回路領域に形成することができる。キャパシタ絶縁膜としての電極間絶縁膜７の電気膜厚が従来構成よりも厚いので、キャパシタの寿命を向上させることができる。
次に、電極間絶縁膜７の中のシリコン窒化膜９を酸化してシリコン酸化膜を形成する処理について説明する。
通常、理想的なシリコン窒化膜（膜密度が２．６ｇ／ｃｍ3）を酸化することによって、シリコン酸化膜（膜密度が２．２ｇ／ｃｍ3）を形成すると、１ｎｍのシリコン窒化膜から約１．５ｎｍのシリコン酸化膜を形成可能である。実際には、形成されるシリコン酸化膜の形成膜厚は、酸化されるシリコン窒化膜の膜密度に依存する。例えば、膜密度の低いシリコン窒化膜を酸化してシリコン酸化膜を形成すると、シリコン窒化膜の膜厚とシリコン酸化膜の膜厚を合計した膜厚（物理膜厚）が、酸化前のシリコン窒化膜の膜厚（物理膜厚）と変わらない場合もある。このような場合、物理膜厚が変わらなくても、ＳｉＯ／ＳｉＮの比が大きくなると、誘電率の低いシリコン酸化膜の割合が増えることになり、結果的に電気膜厚が厚くなるという作用効果を得ることができる。
通常、理想的なシリコン窒化膜（膜密度が２．６ｇ／ｃｍ3）を酸化することによって、シリコン酸化膜（膜密度が２．２ｇ／ｃｍ3）を形成すると、１ｎｍのシリコン窒化膜から約１．５ｎｍのシリコン酸化膜を形成可能である。実際には、形成されるシリコン酸化膜の形成膜厚は、酸化されるシリコン窒化膜の膜密度に依存する。例えば、膜密度の低いシリコン窒化膜を酸化してシリコン酸化膜を形成すると、シリコン窒化膜の膜厚とシリコン酸化膜の膜厚を合計した膜厚（物理膜厚）が、酸化前のシリコン窒化膜の膜厚（物理膜厚）と変わらない場合もある。このような場合、物理膜厚が変わらなくても、ＳｉＯ／ＳｉＮの比が大きくなると、誘電率の低いシリコン酸化膜の割合が増えることになり、結果的に電気膜厚が厚くなるという作用効果を得ることができる。
また、このようにシリコン窒化膜を酸化してシリコン酸化膜を形成する場合には、シリコン窒化膜が堆積窒化膜であることが望ましい。例えば、ＬＰ−ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法を用いるとよい。Ｓｉ原料としては、ジシラン、ＤＣＳ（Dichlorosilane、ＳｉＨ2Ｃｌ2）、ＨＣＤ（Hexa Chloro Disilane、Ｓｉ2Ｃｌ6）等の無機材料や、Ｓｉにアミノ基を結合させた有機Ｓｉソースを用い、Ｎ原料としては、ＮＨ3やラジカル窒素等を用いて窒化膜を堆積させることができる。
次に、本実施形態において、電極間絶縁膜７（のシリコン窒化膜９）を異方性酸化する方法について詳しく説明する。本実施形態で用いた異方性酸化法においては、酸素ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、酸素ラジカルと酸素イオンを発生させ、電極間絶縁膜７のシリコン窒化膜９を異方性酸化してシリコン酸化膜を形成した。この場合、マイクロ波強度を５００〜５０００Ｗと設定し、酸素イオンをシリコン基板方向に引き込むためのバイアスを０．１〜２０００ｍＷ／ｃｍ2と設定し、処理圧力を１０〜８００Ｐａと設定し、シリコン基板温度を室温〜８００℃と設定した。また、成膜レートを向上させる目的で、水素ガスと酸素ガスとを反応させて発生した酸化剤により異方性酸化する方法を用いても良い。この場合には、酸素ガスと水素ガスの混合ガスの流量の０．０１〜３０％を水素ガス比と設定して、酸化処理することが可能である。また、永久磁石を用いて、永久磁石の磁力線とＲＦ電極に印加した高周波電界との相互作用により発生したプラズマを利用して、上記条件下で異方性酸化処理する方法も適用可能である。
（その他の実施形態）
以上説明した実施形態に加えて以下のような構成を採用しても良い。
上記した実施形態では、電極間絶縁膜７として、第１のシリコン酸化膜８、第１のシリコン窒化膜９および第２のシリコン酸化膜１０から構成されたＯＮＯ積層構造の積層膜を用いたが、これに限られるものではなく、ＮＯＮＯ、ＯＮＯＮまたはＮＯＮＯＮ積層構造の積層膜を用いても良く、内部にＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）の積層構造を有する電極間絶縁膜であれば良い。尚、ウェハ面内の均一性を確保したい場合には、原子層成長法などの方法を用いてシリコン酸化膜やシリコン窒化膜の成膜を行うことが好ましい。
以上説明した実施形態に加えて以下のような構成を採用しても良い。
上記した実施形態では、電極間絶縁膜７として、第１のシリコン酸化膜８、第１のシリコン窒化膜９および第２のシリコン酸化膜１０から構成されたＯＮＯ積層構造の積層膜を用いたが、これに限られるものではなく、ＮＯＮＯ、ＯＮＯＮまたはＮＯＮＯＮ積層構造の積層膜を用いても良く、内部にＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）の積層構造を有する電極間絶縁膜であれば良い。尚、ウェハ面内の均一性を確保したい場合には、原子層成長法などの方法を用いてシリコン酸化膜やシリコン窒化膜の成膜を行うことが好ましい。
また、上記実施形態では、電極間絶縁膜７のシリコン窒化膜９を異方性酸化する場合に、第１のシリコン酸化膜８、第１のシリコン窒化膜９および第２のシリコン酸化膜１０を積層形成した後、シリコン窒化膜９を異方性酸化するように構成したが、これに代えて、、第１のシリコン酸化膜８および第１のシリコン窒化膜９を積層形成した後、シリコン窒化膜９を異方性酸化し、その後、第２のシリコン酸化膜１０を形成するように構成しても良い。また、ＯＮＯＮまたはＮＯＮＯＮ積層構造の電極間絶縁膜の場合は、ＯＮＯまたはＮＯＮＯの積層状態で異方性酸化する、或いは、ＯＮまたはＮＯＮの積層状態で異方性酸化するように構成することが好ましい。
また、電極間絶縁膜７のシリコン窒化膜９を異方性酸化するかわりに、酸素ガスを用いたプラズマ酸化法を低圧で用いることにより、酸素イオンを基板方向に引き込むためのバイアスを加えることなく、浮遊ゲート電極膜ＦＧの頂部（上面）部分におけるシリコン窒化膜９を選択的に酸化できる。即ち、シリコン窒化膜９のうちの浮遊ゲート電極膜ＦＧの頂部(上面)部分におけるシリコン酸化膜の形成膜厚を、浮遊ゲート電極膜ＦＧの側面部分よりも厚く形成することができる。尚、上記プラズマ酸化法の低圧条件としては、例えば１０〜３００Ｐａに設定することが好ましい。このようなプラズマ酸化法を用いることによっても、浮遊ゲート電極膜ＦＧの側面部分に比べて浮遊ゲート電極膜ＦＧの頂部部分のシリコン窒化膜９の膜厚を薄く、且つ、シリコン酸化膜１０の膜厚を厚く形成することができる。これにより、書き込み時の電界を緩和して高電界リークを低減することができ、この書き込み時のリーク電流低減効果によって、同様にしてデバイス特性を改善することができる。
尚、シリコン窒化膜９の酸化量は、酸化処理条件により任意に調整可能である。また、異方性酸化処理法は、ラジカル酸化法に限定されるものではなく、異方性をもった酸化条件であれば、同様の効果が得られることはいうまでもない。また、上述した各酸化処理は数回に分けて実施してもよく、特に処理回数に制限は無いが、メモリセル領域内の電極間絶縁膜７の電気膜厚が、所望の膜厚となるように酸化量を調整すればよい。
以上のように、本実施形態の半導体装置によると、浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜がシリコン窒化膜をシリコン酸化膜で挟んだ構造を含む構成の場合に、シリコン窒化膜を異方性酸化すること等により、電極間絶縁膜の電気膜厚が、浮遊ゲート電極膜の頂部部分で厚く、側面部分で薄い膜構造を形成したので、電極間絶縁膜の絶縁特性をより一層改善することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１は不揮発性半導体記憶装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離溝、４は素子分離絶縁膜、５はゲート絶縁膜、６は多結晶シリコン層（電荷蓄積層）、７は電極間絶縁膜、８は第１のシリコン酸化膜、９は第１のシリコン窒化膜、１０は第２のシリコン酸化膜、１１は導電層（制御ゲート電極膜）、１４は開口部、１５は溝、１６はキャパシタ電極、１７はコンタクト電極である。
Claims (5)
- 半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成され、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜の前記２層のシリコン酸化膜で挟まれた前記シリコン窒化膜について、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜の膜厚よりも薄くし、
前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜の膜厚よりも厚くしたことを特徴とする半導体装置。 - 前記電極間絶縁膜の前記２層のシリコン酸化膜で挟まれた前記シリコン窒化膜について、前記素子分離絶縁膜上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜の膜厚よりも薄くし、
前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記素子分離絶縁膜上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜の膜厚よりも厚くしたことを特徴とする請求項１記載の半導体装置。 - 前記半導体基板には、メモリセル領域および周辺回路領域が設けられ、
前記周辺回路領域の前記制御電極層が分離されることで前記電極間絶縁膜上に形成された第１および第２のキャパシタ電極と、
前記電極間絶縁膜に形成され、前記第１のキャパシタ電極を前記電荷蓄積層に接続する開口部とを備えたことを特徴とする請求項１または２記載の半導体装置。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、
前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に、少なくともシリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造の電極間絶縁膜を形成するとともに、前記電極間絶縁膜の前記シリコン窒化膜を異方性酸化する工程と、
前記異方性酸化の後前記電極間絶縁膜上に制御電極層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、
前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に、少なくともシリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造の電極間絶縁膜を形成するとともに、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚が、前記電荷蓄積層の側面部分上の前記シリコン窒化膜の膜厚よりも薄く、前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚が、前記電荷蓄積層の側面部分上の前記シリコン酸化膜の膜厚よりも厚くなるように、前記電極間絶縁膜の前記シリコン窒化膜を酸化する工程と、
前記酸化の後前記電極間絶縁膜上に制御電極層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010261128A JP2012114199A (ja) | 2010-11-24 | 2010-11-24 | 半導体装置および半導体装置の製造方法 |
| KR1020110092462A KR101294495B1 (ko) | 2010-11-24 | 2011-09-14 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US13/237,486 US8471319B2 (en) | 2010-11-24 | 2011-09-20 | Semiconductor device having multilayered interelectrode insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010261128A JP2012114199A (ja) | 2010-11-24 | 2010-11-24 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012114199A true JP2012114199A (ja) | 2012-06-14 |
Family
ID=46063528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010261128A Pending JP2012114199A (ja) | 2010-11-24 | 2010-11-24 | 半導体装置および半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8471319B2 (ja) |
| JP (1) | JP2012114199A (ja) |
| KR (1) | KR101294495B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120085360A (ko) * | 2011-01-24 | 2012-08-01 | 삼성전자주식회사 | 게이트 구조물, 게이트 구조물 형성 방법 및 이를 이용한 반도체 소자 제조 방법 |
| US8994089B2 (en) * | 2011-11-11 | 2015-03-31 | Applied Materials, Inc. | Interlayer polysilicon dielectric cap and method of forming thereof |
| JP5723340B2 (ja) | 2012-09-11 | 2015-05-27 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| US8802561B1 (en) * | 2013-04-12 | 2014-08-12 | Sandisk 3D Llc | Method of inhibiting wire collapse |
| US9123823B2 (en) | 2013-09-05 | 2015-09-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US9240417B1 (en) | 2014-08-27 | 2016-01-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| CN112086510A (zh) * | 2019-06-13 | 2020-12-15 | 联华电子股份有限公司 | 存储器元件的结构 |
| US11588031B2 (en) * | 2019-12-30 | 2023-02-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure for memory device and method for forming the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040059816A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20040065031A (ko) * | 2003-01-13 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP4762036B2 (ja) * | 2006-04-14 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
| JP4921848B2 (ja) * | 2006-05-09 | 2012-04-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2008098510A (ja) * | 2006-10-13 | 2008-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008277694A (ja) | 2007-05-07 | 2008-11-13 | Toshiba Corp | 半導体装置 |
| JP2009130120A (ja) | 2007-11-22 | 2009-06-11 | Toshiba Corp | 半導体装置 |
| JP5361328B2 (ja) | 2008-10-27 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP2010147241A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010283127A (ja) | 2009-06-04 | 2010-12-16 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2010
- 2010-11-24 JP JP2010261128A patent/JP2012114199A/ja active Pending
-
2011
- 2011-09-14 KR KR1020110092462A patent/KR101294495B1/ko not_active IP Right Cessation
- 2011-09-20 US US13/237,486 patent/US8471319B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8471319B2 (en) | 2013-06-25 |
| US20120126299A1 (en) | 2012-05-24 |
| KR101294495B1 (ko) | 2013-08-07 |
| KR20120056195A (ko) | 2012-06-01 |
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